KR100564213B1 - 고정 비율 전송 매체에서의 전송을 위해 가변 비율 데이터를 처리하는 방법 및 장치 - Google Patents

Abstract

전송을 위해 데이터 프레임을 처리하기 위한 장치는 보조 채널을 사용하여 곧 도착될 데이터 프레임을 표시하는 플래그를 부가하기 위한 복조 플래그 발생기(2); 데이터 프레임 및 소정의 CRC 포멧에 따라 발생된 체크 비트 시퀀스를 발생시키고, 데이터 프레임에 부가하기 위한 CRC 발생기(4); 소정 값의 8 비트 테일을 프레임에 부가하기 위한 테일 비트 발생기(6); 소정의 인코더 포멧에 따라 프레임을 인코딩하기 위한 인코더(8); 및 인코딩된 심볼들을 재배열하기 위한 인터리버(10)을 포함한다. 장치는 스펙트럼 확산 통신 시스템에서 고속 디지털 데이터를 전송하는 데에 적합하다. 1.2288 Mcps 및 3.6268 Mcps 대역 전송을 위한 데이터 처리 방법이 개시되어 있다. 또한, 비율 세트 1 및 비율 세트 2의 두 디지털 데이터들의 순방향 및 역방향 링크 전송을 위한 방법이 개시되어 있다. 비율 세트 1 디지털 데이터는 IS-95 표준안의 MUX 옵션 1으로서 정의된 비율들에서의 가변 비율 데이터를 포함한다. 비율 세트 2 디지털 데이터는 IS-95 표준안 부록에 MUX 옵션 2로서 정의된 비율들에서의 가변 비율 데이터를 포함한다. 패킷 교환 기술 및 회로 교환 기술을 사용하는 응용들을 위한 데이터 전송 방법이 또한 개시되어 있다.

Description

고정 비율 전송 매체에서의 전송을 위해 가변 비율 데이터를 처리하는 방법 및 장치{A METHOD OF AND APPARATUS FOR PROCESSING VARIABLE RATE DATA FOR TRANSMISSION IN A FIXED RATE TRANSMISSION MEDIUM}

본 발명은 고정 비율 전송 매체에서 전송을 위해 가변 비율 데이터를 처리하는 방법 및 장치에 관한 것이다.

본 발명은 셀룰러 CDMA 시스템과 같은 통신 자원을 공유하는 다중 사용자들과 관련된다. 코드 분할 다중 접속(CDMA) 변조 기술의 용도는 다수의 시스템 사용자들이 동시에 통신할 수 있게 하기 위한 기술들중의 하나이다. 시분할 다중 접속기술, 주파수 분할 다중 접속 및 진폭 압신 단일 측파대와 같은 AM 변조와 같은, 다른 다중 접속 통신 기술들이 당업계에 공지되어 있다. 그러나, CDMA의 스펙트럼 확산 변조 기술은 다중 접속 통신 시스템들을 위한 이러한 다른 변조 기술들을 뛰어넘기에 충분한 이점들을 갖추고 있다. 다중 접속 통신 시스템에서 CDMA 기술들의 사용이 본 발명의 출원인과 동일한 출원인에게 허여된 "위성 또는 지상 리피터들을 사용하는 스펙트럼 확산 다중 접속 통신 시스템" 라는 명칭의 미국 특허 번호 4,901,307 에 개시되어 있으며, 본 발명의 참조 문헌으로써 제시한다. 또한, 다중 접속 통신 시스템에서 CDMA 기술들의 사용이 본 발명의 출원인과 동일한 출원인에 게 허여된 "CDMA 셀룰러 전화 시스템에서 신호 파형들을 발생시키기 위한 시스템 및 방법" 라는 명칭의 미국 특허 번호 5,103,459 에 개시되어 있으며, 본 발명의 참조 문헌으로써 제시한다.

그 본연의 특성에 의해 광대역 신호가 되는 CDMA는 넓은 대역폭에 걸쳐 신호 에너지를 확산시키므로써 주파수 다이버시티의 형태를 제공한다. 따라서, 주파수 선택적 페이딩은 단지 CDMA 신호 대역의 작은 부분에만 영향을 미친다. 경로 다이버시티는 다른 전달 지연들을 갖는 신호를 개별적으로 수신 및 처리되게 함으로써 스펙트럼 확산 처리를 통해 다중 경로 환경을 이용함으로써 얻는다. 또한, 공간 또는 경로 다이버시티는 이동 사용자 및 두개 이상의 기지국들 사이의 동시 링크를 통한 다중 신호 경로들을 제공함으로써 얻을 수 있다. 경로 다이버시티를 이용하는 예들이 본 발명의 출원인과 동일한 출원인에게 허여된 "CDMA 셀룰러 전화 시스템에서의 다이버시티 수신기"라는 명칭의 미국 특허 번호 5,109,390 및 "CDMA 셀룰러 전화 시스템에서의 소프트 핸드오프"라는 명칭의 미국 특허 번호 5,101,501에 개시되어 있으며, 본 발명의 참조 문헌들로서 제시한다.

통신 자원 할당의 효율성을 향상시키는 데에 사용될 수 있는 부가적인 기술은 그들의 서비스를 제공하는데 필요한 최소량의 통신 자원만을 사용하도록 자원을 이용하는 사용자들이 가변적인 비율로 데이터를 제공할 수 있게 한다. 가변 비율 데이터 소스의 일예가 가변 비율 보코더이다. 상기 가변 비율 보코더에 대한 상세 설명이 본 발명의 출원인과 동일한 출원인에게 허여된 "가변 비율 보코더"라는 명칭의 미국 특허 번호 5,414,796 에 개시되어 있으며, 본 발명의 참조 문헌으로서 제시한다. 음성은 본래 침묵 즉, 멈추는 기간들을 포함하므로, 이러한 기간들을 표시하는데 필요한 데이터의 량을 감소시킬 수 있다. 가변 비율 보코더는 이러한 침묵 기간들에 대한 데이터 비율을 감소시키므로써, 이러한 사실을 최대한 활용한다. 화자가 실질적으로 발언할 때 가변 비율 인코더는 최대 비율로 음성 데이터들 제공하므로써, 전송 프레임들의 최대 용량을 사용한다. 가변 비율 음성 코더가 최대 비율 미만의 비율로 음성 데이터를 제공하는 경우, 전송 프레임들에는 여분의 용량이 있다. 데이터 소스가 가변 비율로 데이터를 공급하고 있는 경우에서의 고정된 크기의 전송 프레임들에 부가적인 데이터를 전송하기 위한 방법이 본 발명의 출원인과 동일한 출원인에게 허여된 "전송을 위해 데이터를 포멧하기 위한 방법 및 장치"라는 명칭의 미국 특허 번호 5,504,773에 개시되어 있으며, 본 발명의 참조 문헌으로서 제시한다. 위의 특허에는, 전송용 데이터 패킷내의 다른 소스들로부터의 다른 형태의 데이터들을 결합하기 위한 방법 및 장치가 개시되어 있다.

최근, 무선 네트워크를 통한 디지털 데이터의 전송의 중요성이 크게 증대하고 있다. 예컨데, 무선 네트워크를 통한 영상, 비디오, 또는 다른 디지털 데이터의 전송이 매우 중요하게 되었다. 디지털 네트워크들이 음성 데이터 전송의 최적 이행을 제공하기 위해 설계되어었다. 디지털 데이터의 또 다른 형태는 적절한 동작을 위해 충분히 보다 높은 데이터 비율을 요구한다.

스펙트럼 확산 통신 시스템에서 높은 속도의 순방향 링크 데이터를 제공하는 한 방법은 단일의 고 스피드 사용자에게 데이터를 전송하기 위해 다중의 직교 채널들을 제공하는 것이다. 다중 직교 채널들을 통해 고 속도의 디지털 데이터를 전송 하기 위한 방법이 본 발명의 출원인과 동출원인에 의해 1995년 4월 28일자로 출원된 "통계적 다중화를 사용하는 통신 시스템에서 가변 비율 데이터를 제공하기 위한 방법 및 장치"라는 명칭의 미국 특허 출원 번호 08/431,180에 상세히 개시되어 있으며, 본 발명의 참조 문헌으로서 제시한다.

고속 가변 비율 데이터를 전송하는 일 관점은 원격국이 다중 채널들을 복조해야 한다는 것이다. 다중 채널들의 복조에서는 이동 응용예들에서 중요한 베터리 파워를 사용한다. 데이터 채널들의 불필요한 복조를 감소시키는 한 방법은 높은 속도의 데이터가 나타나지 않았을 때, 고속 데이터의 출현을 원격국에 경보하기 위해 부가적인 채널들의 사용을 계획하는 것이다. 고속 전송을 계획하기 위한 방법 및 장치가 본 발명의 출원인과 동일한 출원인이 "스펙트럼 확산 통신 시스템에서 계획된 비율의 데이터를 제공하기 위한 방법 및 장치(Method and apparatus for providing rate scheduled data in a spread spectrum communication system)"라는 명칭으로 1996년 5월 31일자로 출원한 미국 특허 출원 번호 08/656,649에 게시되어 있으며, 본 발명의 참조 문헌으로서 제시한다.

다수의 보조 채널들을 통한 데이터 전송에 대한 다른 방안은 단일의 공통 채널보다 큰 데이터 비율들을 전송할 수 있는 단일의 보조 채널을 통해 고속의 데이터를 전송하는 것이다. 이러한 고 데이터 비율 채널들은 다수의 트래픽 채널들의 직교 변조를 결합함으로써 제공될 수 있다. 스펙트럼 확산 통신 시스템에서 고용량 채널을 제공하는 방법이 본 발명의 출원인과 동일한 출원인에 의해 1997년 1월 15일자로 출원된 "스펙트럼 확산 통신 시스템에서 고용량 채널을 제공하는 방법"이라는 명칭의 미국 특허 출원 번호 08/784,281에 개시되어 있으며, 본 발명의 참조 문헌으로서 제시한다.

역방향 링크를 통해 고속 데이터를 전송하는 방법은 원격국에서 다수의 서브채널들을 발생시키는 것이며, 여기서 각각의 서브채널은 직교 코딩 수단에 의해 다른 채널들과 구별된다. 다수의 서브채널들을 사용하여 역방향 링크를 통해 고속 데이터를 제공하는 방법이 본 발명의 출원인과 동일한 출원인에 의해 "고 데이터 비율 CDMA 무선 통신 시스템"이라는 명칭으로 1996년 5월 28일자로 출원된 미국 특허 출원 번호 08/654,443 및 "평균 전송 파워에 대해 감소된 피크치 고데이터 비율 의 CDMA 무선 통신 시스템(Reduced peak to average transmit power high data rate CDMA wireless communication system)"라는 명칭으로 1996년 6월 7일자로 출원된 미국 특허 출원 번호 08/660,438에 개시되어 있으며, 본 발명의 참조 문헌으로서 제시한다.

일 관점에서, 본 발명은 고정 비율 전송 매체에서의 전송을 위한 가변 비율 데이터를 처리하는 방법을 제공한다. 상기 방법은 가변 비율 데이터를 수신하는 단계; 상기 가변 비율 데이터를 전송용 시퀀스로 재구성하는 단계; 및 전송을 위해 정수배의 상기 재구성 시퀀스 및 상기 재구성 시퀀스의 일부를 함께 출력하는 단계로 구성되며, 여기서 그 각각이 상기 시퀀스내에서 다른 부분에서 시작하여 상기 시퀀스가 전송되는 비율이 전송 매체의 비율에 대응하는 것을 특징으로 한다.

다른 관점에서, 본 발명은 고정 비율 전송 매체에서의 전송을 위한 가변 비율 데이터를 처리하기 위한 장치를 제공한다. 상기 장치는 가변 비율 데이터를 수신하기 위한 수단; 상기 가변 비율 데이터를 전송용 시퀀스로 재구성하기 위한 수단; 및 전송을 위해 정수배의 상기 재구성 시퀀스 및 상기 재구성 시퀀스의 일부를 함께 출력하기 위한 수단으로 구성되며, 여기서 그 각각이 상기 시퀀스내에서 다른 부분에서 시작하여 상기 시퀀스가 전송되는 비율이 전송 매체의 비율에 대응하는 것을 특징으로 한다.

또 다른 관점에서, 본 발명은 1.2288 ㎒ 대역으로 전송하기 위해 172 비트들의 데이터 프레임을 처리하기 위한 장치를 제공한다. 상기 장치는 보조 채널을 사용하여 데이터의 다음 프레임을 표시하는 플래그를 부가하기 위한 복조 플래그 발생기; 소정의 CRC 포멧 및 상기 데이터 프레임에 따라 체크 비트 시퀀스를 발생시키고, 발생된 체크 비트 시퀀스를 상기 데이터 프레임에 부가하기 위한 CRC 발생기; 소정 값의 8비트의 테일(tail)을 상기 프레임에 부가하기 위한 테일 비트 발생기; 소정의 인코더 포멧에 따라 상기 프레임을 인코딩하기 위한 인코딩 수단; 및 인코딩된 심볼들을 재배열하기 위한 인터리버 수단으로 구성된다.

본 발명은 순방향 및 역방향 링크 고속 디지털 데이터를 전송하기 위한 방법 및 장치에 의해 구현된다. 순방향 및 역방향 링크 전송을 위해, 1.2288 Mcps 대역 및 3.6268 Mcps 대역에서의 전송을 위해 데이터를 처리하는 방법을 포함한다. 또한, 본 발명은 비율 세트 1 디지털 데이터 및 비율 세트 2 디지털 데이터 모두의 순방향 및 역방향 링크 데이터를 전송하기 위한 방법을 포함한다. 비율 세트 1 디지털 데이터는 IS-95 표준에서 MUX Option 1으로서 정의된 비율들의 가변 비율 데이터들을 포함한다. 비율 세트 2 디지털 데이터는 IS-95 표준에서 MUX Option 2로서 정의된 비율들의 가변 비율 데이터들을 포함한다. 또한, 본 발명은 패킷 교환 기술 및 회로 교환 기술을 사용하는 응용들을 위한 데이터를 전송하는 방법을 설명하고 있다.

이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예들의 상세한 설명으로부터 본 발명의 특징들, 목적들, 및 이점들이 보다 명확하게 될 것이다.

도 1은 고속 데이터 통신 환경의 개요도이다;

도 2a-2e는 1.2288 ㎒ 대역 전송을 위해 비율 세트 1 디지털 데이터 패킷들로 구성된 순방향 링크 디지털 데이터의 초기 및 중간 처리 과정을 설명하기 위한 도면이다;

도 3은 전송을 위한 순방향 링크 데이터의 최종 처리 과정을 설명하기 위한 도면이다;

도 4a-4e는 3.6864 ㎒ 대역 전송을 위해 비율 세트 1 디지털 데이터 패킷들로 구성된 순방향 링크 디지털 데이터의 초기 및 중간 처리 과정을 설명하기 위한 도면이다;

도 5a-5e는 1.2288 ㎒ 대역 전송을 위해 비율 세트 2 디지털 데이터 패킷들로 구성된 순방향 링크 디지털 데이터의 초기 및 중간 처리 과정을 설명하기 위한 도면이다;

도 6a-6e는 3.6864 ㎒ 대역 전송을 위해 비율 세트 2 디지털 데이터 패킷들로 구성된 순방향 링크 디지털 데이터의 초기 및 중간 처리 과정을 설명하기 위한 도면이다;

도 7은 1.2288 ㎒ 대역에서 보조 채널을 통한 전송을 위해 순방향 링크 디지털 데이터의 초기 및 중간 처리 과정을 설명하기 위한 도면이다;

도 8은 3.6864 Mcps 대역에서 보조 채널을 통한 전송을 위해 순방향 링크 디지털 데이터의 초기 및 중간 처리 과정을 설명하기 위한 도면이다;

도 9는 회로 교환 응용을 위해 1.2288 Mcps 대역에서 보조 채널을 통한 전송을 위한 순방향 링크 디지털 데이터의 초기 및 중간 처리 과정을 설명하기 위한 도면이다;

도 10은 회로 교환 응용을 위해 3.6864 Mcps 대역에서 보조 채널을 통한 전송을 위한 순방향 링크 디지털 데이터의 초기 및 중간 처리 과정을 설명하기 위한 도면이다;

도 11은 역방향 링크 디지털 데이터의 최종 처리 과정을 설명하기 위한 도면이다;

도 12a-12d는 1.2288 Mcps 대역 전송을 위해 비율 세트 1 디지털 데이터 패킷들로 구성된 역방향 링크 디지털 데이터의 초기 처리 과정을 설명하기 위한 도면이다;

도 13a-13d는 3.6864 Mcps 대역 전송을 위해 비율 세트 1 디지털 데이터 패킷들로 구성된 역방향 링크 디지털 데이터의 초기 처리 과정을 설명하기 위한 도면이다;

도 14a-14d는 1.2288 Mcps 대역 전송을 위해 비율 세트 2 디지털 데이터 패킷들로 구성된 역방향 링크 디지털 데이터의 초기 처리 과정을 설명하기 위한 도면이다;

도 15a-15d는 3.6864 Mcps대역 전송을 위해 비율 세트 2 디지털 데이터 패킷들로 구성된 역방향 링크 디지털 데이터의 초기 처리 과정을 설명하기 위한 도면이다;

도 16a-16c는 회로 교환 응용을 위해 1.2288 Mcps 대역 전송을 위한 비율 세트 2 디지털 데이터 패킷들로 구성된 역방향 링크 디지털 데이터의 초기 처리 과정을 설명하기 위한 도면이다; 및

도 17a-17c는 회로 교환 응용을 위해 3.6864 Mcps 대역 전송을 위한 비율 세트 2 디지털 데이터 패킷들로 구성된 역방향 링크 디지털 데이터의 초기 처리 과정을 설명하기 위한 도면이다.

Ⅰ. 서론

도 1을 참조하면, 기지국(104)은 기지국 제어기(102; 이하, BSC라 함) 또는 내부 동작 기능(100)으로부터의 고속 디지털 데이터를 수신한다. 기지국 제어기(102)는 공중 교환 전화 네트워크(이하, PSTN이라 함)로부터 또는 인터넷과 같은 고속 디지털 서비스들 사이의 인터페이스를 제공한다. 상기 내부 동작 기능(100)은 인터넷에 대한 디지털 인터페이스이다. 상기 내부 동작 기능은 BSC(102)에서 요구되는 복잡성을 회피하는 제한된 기능을 제공하도록 설계된다.

기지국(104)은 순방향 링크(108)를 통해 원격국(106)에 디지털 데이터를 전송한다. 본 발명에 있어서, 각 원격국에는 음성 또는 디지털 정보를 전송할 수 있는 주 채널이 할당된다. 상기 주 채널은 서비스가 지속되는 동안 원격국(106)에 의한 사용을 위해 할당된다. 원격국으로의 전송에 요구되는 데이터 비율이 주 채널의 용량을 초과하는 경우, 보조 채널이 원격국(106)에 의한 사용을 위해 임의로 할당된다.

고속 데이터의 원거리 국(106)으로의 전송을 위한 보조 채널의 사용이 본 발명 출원인과 동일한 출원인에 의해, "스펙트럼 확산 통신 시스템에서의 비율 계획 데이터를 제공하기 위한 방법 및 장치"라는 명칭으로 1996년 5월 31일자로 출원된 미국 특허 출원 번호 08/656,649, "통계적 다중화를 사용하는 통신 시스템에서 가변 비율 데이터를 제공하기 위한 방법 및 장치"라는 명칭으로 1995년 4월 28일자로 출원된 미국 특허 출원 번호 08/431,180, "비직교의 오버플로우 채널을 사용하는 통신 시스템에서 가변 비율 데이터를 제공하기 위한 방법 및 장치"라는 명칭으로 1995년 2월 28일자로 출원된 미국 특허 출원 번호 08/395,960, 및 "고속 데이터를 제공하기 위한 방법 및 장치"라는 명칭으로 1997년 1월 15일자로 출원된 미국 특허 출원 번호 08/784,281에 개시되어 있으며, 본 발명의 참조문헌으로서 제시되다.

Ⅱ. 1.2288 Mcps 대역 전송을 위한 순방향 링크 데이터 비율 세트 1의 초기 처리.

도 2A-2D는 주 채널을 통한 가변 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 최고 비율(rate), 1/2 비율, 1/4 비율, 및 1/8 비율로서 언급되는 4개의 비율들이 있다. 본 발명과 호환적인 가변 비율 음성 데이터 발생 방법이 본 발명의 출원인과 동출원인에게 허여된 "가변 비율 보코더"라는 명칭의 미국 특허 번호 5,414,796에 개시되어 있으며, 본 발명의 참조 문헌으로서 제시한다. 음성 또는 그 밖의 데이터 또는 두 데이터가 결합된 데이터가 상기 주 채널을 통해 전송될 수 있다는 점을 주지해야 한다.

도 2A는 주 채널을 통한 전송을 위한 최고 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 데이터는 172 비트를 포함하며, 복조 플래그 발생기(2; DEMOD FLAG)로 제공된다. 상기 복조 플래그 발생기(2)는 미래의 소정 수의 프레임들이 동반하는 보조 채널 또는 채널들을 통해 전송될 데이터를 포함할 것인가를 표시하는 플래그를 발생시킨다. 본 예시적인 실시예에서, 복조 플래그 비트는 미래의 두 개의 프레임들에서 기지국(104)이 상기 보조 채널을 통해 원격국(106)에 데이터를 전송할 것인지를 표시한다. 만일, 복조 플래그가 프레임상에 보충 데이터가 없을 것이라는 것을 표시하면, 이동국은 그 데이터를 복조 및 디코딩하지 않으므로써 파워를 세이브할 수 있다.

상기 173 비트들(172 비트들 더하기 복조 플래그)은 이어 패러티(parity) 비트들과 유사한 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(4)에 제공된다. CRC 비트 체크 발생기의 실행은 당업계에 잘 알려져 있으며, 그 예시적인 실시예가 "듀얼 모드 광대역 스펙트럼 확산 셀룰러 시스템을 위한 이동국-기지국 호환성 표준" 이라는 명칭의 텔레컴뮤니케이션 산업 협회 표준안 TIA/EIA/IS-95-A에 상세히 기재되어 있다. 본 예시적인 실시예에서, 상기 CRC 발생기(4)는 상기 프레임에 대해 11-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(6)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(6)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(6)로부터의 상기 192 비트들(172 정보 비트들, 복조 플래그, 11 CRC 비트들, 및 8 테일 비트들)은 인코더(8)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(8)는 구속장이 9인 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(8)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 또한, 구속장을 테일 비트들의 수에 대응하여 변경할 수 있다. 이어, 인코딩된 심볼들은 인터리버(10)에 제공되어 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들은 재배열된다. 본 예시적인 실시예에서, 상기 인터리버(10)는 비트 반전 인터리버 또는 컨벌루션 인터리버일 수 있다.

도 2B는 주 채널을 통한 전송을 위한 1/2 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 80 비트들로 구성되는 데이터는 복조 플래그 발생기(12; DEMOD FLAG)FH 제공된다. 상기 복조 플래그 발생기(2)에 대해 설명한 바와 같이, 상기 복조 플래그 발생기(12)는 미래의 프레임 소정 수의 프레임들이 동반하는 보조 채널 또는 채널들 상에서 전송되는 데이터를 포함할 것인가를 표시하는 플래그를 발생시킨다. 본 예시적인 실시예에서, 복조 플래그 비트는 미래의 두개의 프레임들에서 기지국(104)이 상기 보조 채널을 통해 원격국(106)에 데이터를 전송할 것인지를 표시한다.

이어, 상기 81 비트들은 상기 CRC 발생기(4)에 대해 설명한 바와 같이, 패러티 비트들과 유사한 체크 비트들의 세트를 발생시키는 CRC 발생기(14)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(14)는 상기 프레임에 대해 10-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(16)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(16)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(16)로부터의 상기 99 비트들(80 정보 비트들, 복조 플래그, 10 CRC 비트들, 및 8 테일 비트들)은 인코더(18)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(18)는 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(18)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(10)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들은 재배열하는 인터리버(20)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(22)에 제공된다. 상기 반복 발생기(22)의 기능은 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 예컨데, 도 2a-2d에서, 입력 데이터 비율에 관계없이 상기 초기 처리 과정의 출력은 384 비트들이다. 당업계에 공지된 바와 같이, 수신 시스템은 전송 데이터의 개선된 추정을 제공하기 위해 상기 반복된 심볼들을 결합할 수 있기 때문에, 반복이 존재하는 경우 상기 전송 파워를 감소시킬 수 있다. 상기 반복은 또한 페이딩 채널 환경에서 동작을 개선시키는 시간 다이버시티를 제공한다.

상기 198 인코딩된 비트들은 상기 인터리버(20)로부터 상기 반복 발생기(22)에 제공된다. 상기 반복 발생기(22)는 상기 인코딩된 심볼들 중 186 비트들을 반복하고, 상기 반복된 심볼들을 그 프레임들에 부가한다. 본 예시적인 실시예에 있어서, 상기 반복 과정은 의사 무작위 추출로 선택된 시작점에 따라 반복의 시점을 선택하는 것에서부터 출발한다. 본 예시적인 실시예에서, 의사 무작위 추출 발생기(23)는 상기 반복 과정의 시점을 선택하고, 그 정보를 상기 반복 발생기(22)에 제공한다. 예컨데, 만일 의사 무작위 추출 발생기(23)가 그 프레임의 시점으로 198 인코딩된 심볼들중 100번째 심볼을 선택하면, 반복 발생기는 100-198 심볼들 및 1-87 심볼들을 선택하게 된다. 비슷하게, 상기 의사 무작위 추출에 의해 선택된 시점들은 프레임내에서 반복을 완수하기 위해 확장될 수 있다.

도 2C는 주 채널을 통한 전송을 위한 1/4 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 40 정보 비트들로 구성된 1/4 비율 데이터 패킷은 복조 플래그 발생기(24)에 제공된다. 상기 복조 플래그(2)에 대해 설명한 바와 같이, 상기 복조 플래그 발생기(24)는 미래의 프레임 소정 수의프레임들이 보조 채널 또는 채널들을 통해 전송되는 데이터를 포함할 것인지를 표시하는 플래그를 발생시킨다. 본 예시적인 실시예에서, 상기 복조 플래그 비트는 미래의 두 개의 프레임들에서 상기 기지국(104)이 원격국(106)에 보조 채널을 통해 데이터를 전송할 것인지를 표시한다.

이어, 상기 41 비트들은 상기 CRC 발생기(4)에 대해 위에서 설명한 바와 같이, 패러티 비트들과 유사한 체크 비트들의 세트를 발생시키는 CRC 발생기(26)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(26)는 상기 프레임에 대해 8-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(28)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(28)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(28)로부터의 상기 57 비트들(40 정보 비트들, 복조 플래그, 8 CRC 비트들, 및 8 테일 비트들)은 인코더(18)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(30)는 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(30)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 에러 정정/검출 인코더들일 수 있다. 이어, 상기 인코딩된 심볼들은 상기 인터리버(10)에 대해 위에서 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들은 재배열하는 인터리버(32)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(34)에 제공된다. 상기 반복 발생기(34)의 기능은 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 상기 반복 발생기(34)는 출력 패킷내에서 114 비트들을 3회 반복하고, 상기 114 인코딩된 심볼들중 42 비트들을 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에 있어서, 상기 반복 과정은 의사 무작위 추출 발생기(35)에 의해 제공된 의사 무작위 추출 선택 시작점에 따라 제공된다.

도 2D는 주 채널을 통한 전송을 위한 1/8 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 16 정보 비트들로 구성된 1/8 비율 데이터 패킷은 복조 플래그 발생기(36)에 제공된다. 상기 복조 플래그(2)에 대해 설명한 바와 같이, 상기 복조 플래그 발생기(36)는 미래의 프레임 소정 수의프레임들이 보조 채널 또는 채널들을 통해 전송되는 데이터를 포함할 것인지를 표시하는 플래그를 발생시킨다.

이어, 상기 17 비트들은 상기 CRC 발생기(4)에 대해 위에서 설명한 바와 같이, 패러티 비트들과 유사한 체크 비트들의 세트를 발생시키는 CRC 발생기(38)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(38)는 상기 프레임에 대해 6-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(40)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(40)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(40)로부터의 상기 31 비트들(16 정보 비트들, 복조 플래그, 6 CRC 비트들, 및 8 테일 비트들)은 인코더(42)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(42)는 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(42)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 에러 정정/검출 인코더들일 수 있다. 이어, 상기 인코딩된 심볼들은 상기 인터리버(10)에 대해 위에서 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들은 재배열하는 인터리버(44)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(46)에 제공된다. 상기 반복 발생기(46)의 기능은 상기 반복 발생기(22)에 대해 설명한 바와 같이, 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 상기 반복 발생기(46)는 출력 패킷내에서 62 비트들을 6회 반복하고, 상기 인코딩된 심볼들중 12 비트들을 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에 있어서, 상기 반복 과정은 의사 무작위 추출 발생기(67)에 의해 제공된 의사 무작위 추출 선택 시작점에 따라 제공된다.

도 2E는 전송용 데이터 프레임의 중간 처리 과정을 설명하기 위한 도면이다. 도 2A, 2B, 2C, 및 2D에 대해 각각 설명한 바와 같이, 최대 비율, 1/2 비율, 1/4 비율, 및 1/8 비율의 출력 패킷들은 배타적-OR(52)의 제1 입력에 제공된다. 긴 코드 발생기(54)는 데이터가 전송되는 사용자에 대한 긴 코드 마스크에 따라 확산 코드를 발생시킨다. 상기 긴 코드 발생기(54)의 설계 및 실시는 당업자에게 공지되어 있으며, 앞서 언급한 IS-95 표준안에 상세히 기재되어 있다. 본 예시적인 실시예에 있어서, 상기 긴 코드 발생기(54)는 1.2288 Mcps 비율로 긴 코드를 발생시킨다. 데시메이터(56)는 상기 긴 코드의 비율을 19.2 kcps로 다운시킨다. 본 예시적인 실시예에서, 데시메이터(56)는 각 심볼 주기의 첫 번째 칩을 선택하므로써 이러한 동작을 수행한다.

상기 데시메이터(56)로부터의 상기 감소된 비율 PN 시퀀스는 상기 배타적-OR(52)의 제2 입력에 제공된다. 스크램블된 패킷은 파워 제어 비트 펀쳐링(puncturing) 요소(58)에 제공된다. 원격국(106)의 전송 파워에 대한 조절을 표시하는 비트들은 당업자에게 공지된 펀쳐링 방법으로 상기 스크램블된 패킷에서 펀쳐링된다. 이어, 상기 패킷은 다중화기/맵핑 수단(60)에 제공된다. 본 예시적인 실시예에서, 다중화기/맵핑 수단(60)은 스크램블된 0 심볼을 +1 값으로 맵핑(mapping)하며, 스크램블된 1 심볼을 -1 값으로 맵핑한다. 다중화기/맵핑 수단(60)은 이어 맵핑된 심볼들을 I 및 Q 출력에 택일적으로 출력한다.

다중화기/맵핑 수단(60)으로부터의 출력들은 곱셈기들(62 및 64)의 제1 입력들에 제공된다. 곱셈기들(62 및 64)의 제2 입력들에는 ±1 값들로 구성된 128 비트 왈쉬(Walsh) 시퀀스가 제공된다. 상기 왈쉬 시퀀스는 당업계에 공지된 바와 같이, 모든 다른 왈쉬 시퀀스들과 직교하며, 상기 원격국에 전송된 신호들을 그 지역의 다른 원격국들에 전송된 신호들과 구분할 수 있도록 상기 이동국에 의해 사용된다.

Ⅲ. 순방향 링크 데이터 최종 처리 과정

도 3은 신호 처리의 최종 단계를 설명하기 위한 도면이다. 곱셈기들(62 및 64)의 상기 I 및 Q 출력들은 채널 이득 요소(129)에 제공된다. 상기 채널 이득 요소(129)는 기지국(104) 및 원격국(106) 사이의 링크를 폐쇄하기에 적합한 신호 이득을 제공한다. 본 실시예는 본 발명의 참조 문헌으로서 본 발명의 출원인과 동일한 출원인에게 허여된 "CDMA 셀룰러 이동 전화 시스템에서의 전송 파워를 제어하기 위한 방법 및 장치"라는 명칭의 미국 특허 번호 5,056,109와 같은 폐쇄 루프 파워 제어 시스템을 사용할 수 있다. 폐쇄 루프 파워 제어 시스템에서, 상기 원격국은 수신된 신호의 품질을 표시하는 신호를 기지국에 되돌려 보낸다. 상기 수신된 신호의 품질 표시에 따라 상기 기지국은 원격국으로의 전송 파워를 조절한다.

상기 이득이 조절된 I 신호는 합산 수단(120)에 제공되며, 상기 합산 수단(120)은 상기 이득이 조절된 I 신호를 상기 기지국과 통신하는 다른 원격국들에 전송하기 위한 이득이 조절된 I 신호들 및 전송된 신호와 관련된 복조를 위해 사용되는 파일럿 신호들과 결합한다. 상기 합산 수단(120)의 출력은 곱셈기들(121 및 124)의 제1 입력들에 제공된다. 상기 곱셈기(121)의 제2 입력에는 짧은 PN 발생기(152; PN_I)의 출력이 입력된다. 상기 짧은 PN 발생기(152)에 의해 제공되는 짧은 PN 코드는 상기 기지국(104)과 연관된 오프세트를 갖는 PN 시퀀스이다. 다른 기지국들은 상기 PN 시퀀스와는 다른 오프세트들을 사용한다. 곱셈기(124)의 제2 입력은 짧은 PN 발생기(154; PN_Q)의 출력이다. 상기 짧은 PN 발생기(154)에 의해 제공되는 짧은 PN 코드는 상기 기지국(104)과 연관된 오프세트를 갖는 PN 시퀀스이다. 상기 PN 시퀀스의 발생은 당업계에 공지되어 있으며, 앞서 언급한 미국 특허 번호 5,103,459 및 IS-95 표준안에 상세히 설명되어 있다.

상기 이득이 제어된 Q 신호는 상기 합산 수단(150)에 제공된다. 상기 합산 수단(150)은 상기 이득이 조절된 Q 신호를 상기 기지국과 통신하는 다른 원격국들에 전송하기 위한 이득이 조절된 Q 신호들 및 전송된 신호와 관련된 복조를 위해 사용되는 파일럿 신호들과 결합한다. 대안적인 실시예에서, 상기 파일럿신호는 I 및 Q 채널들중 한 채널로만 전송될 수 있다. 상기 합산 수단(150)의 출력은 곱셈기들(122 및 123)의 제1 입력들에 제공된다. 상기 곱셈기(122)의 제2 입력은 짧은 PN 발생기(152; PN_I)의 출력이다. 상기 곱셈기(124)의 제2 입력은 짧은 PN 발생기(154; PN_Q)의 출력이다.

곱셈기들(121 및 123)의 출력들은 감산 수단(129)에 제공된다. 상기 감산 수단(129)은 상기 곱셈기(121)의 출력으로부터 곱셈기(123)의 출력을 감산한다. 곱셈기들(122 및 124)의 출력들은 합산 수단(125)에 제공된다. 감산 수단(129)의 출력은 곱셈기(126)에 제공되며, 상기 곱셈기(126)는 상기 신호를 I-성분 캐리어 신호 cos(Wct)로 곱하고, 그 결과를 합산 수단(128)에 제공한다. 합산 수단(125)의 출력은 곱셈기(127)에 제공되며, 상기 곱셈기(127)는 상기 신호를 Q-성분 캐리어 신호 sin(Wct)로 곱하고, 그 결과를 합산 수단(128)에 제공한다. 합산 수단(128)은 업컨버트된 성분의 신호들를 합하고, 전송을 위해 그 신호를 출력시킨다.

Ⅳ. 3.6864 Mcps 대역 전송을 위한 순방향 링크 데이터 세트 1 초기 및 중간 처리 과정.

도 4A-4D는 3.6864 Mcps 신호 대역으로 전송하는 주 채널상의 비율 세트 1의 가변 비율 데이터를 초기 처리하는 과정의 대안적인 실시예를 설명하기 위한 도면이다. 본 예시적인 실시예에서, 최대 비율, 1/2 비율, 1/4 비율, 및 1/8 비율로서 언급되는 4개의 비율들이 있다.

도 4A는 3.6864 대역에서 주 채널을 통한 전송을 위한 최고 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 데이터는 172 비트들을 포함하며, 복조 플래그 발생기(200; DEMOD FLAG)에 제공된다. 상기 복조 플래그 발생기(200)는 소정수의 미래의 프레임들이 동반하는 보조 채널 또는 채널들 상에서 전송되는 데이터를 포함할 것인가를 표시하는 플래그를 발생시킨다. 본 예시적인 실시예에서, 복조 플래그 비트는 미래의 두 개의 프레임들에서 기지국(104)이 상기 보조 채널을 통해 원격국(106)에 데이터를 전송할 것인지를 표시한다.

상기 173 비트들(172 비트들 더하기 복조 플래그)은 이어 패러티(parity) 비트들과 유사한 방식으로 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(202)에 제공된다. CRC 비트 체크 발생기의 실행은 당업계에 잘 알려져 있으며, 그 예시적인 실시예가 "듀얼 모드 광대역 스펙트럼 확산 셀룰러 시스템을 위한 이동국-기지국 호환성 표준" 이라는 명칭의 텔레컴뮤니케이션 산업 협회 표준안 TIA/EIA/IS-95-A에 상세히 기재되어 있다. 본 예시적인 실시예에서, 상기 CRC 발생기(202)는 상기 프레임당 11-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(204)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(204)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(204)로부터의 상기 192 비트들(172 정보 비트들, 복조 플래그, 11 CRC 비트들, 및 8 테일 비트들)은 인코더(206)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(206)는 구속장이 9인 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(206)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 인터리버(208)에 제공되어 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들은 재배열된다. 본 예시적인 실시예에서, 상기 인터리버(208)는 비트 반전 인터리버 또는 컨벌루션 인터리버일 수 있다.

상기 인터리버의 출력(208)은 반복 발생기(210)에 제공된다. 상기 반복 발생기(210)의 기능은 상기 패킷내의 정보 비트들의 수에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 예컨데, 도 4A-4D에서, 입력 데이터 비율에 관계없이 상기 초기 처리 과정의 출력은 576 비트들이다. 당업계에 공지된 바와 같이, 상기 수신 시스템은 전송 데이터의 개선된 추정을 제공하기 위해 상기 반복된 심볼들을 결합할 수 있기 때문에, 반복이 존재하는 경우 상기 전송 파워는 감소 될 수 있다.

상기 384 인코딩된 비트들은 상기 인터리버(208)로부터 상기 반복 발생기(210)에 제공된다. 상기 반복 발생기(210)는 부가적으로 반복된 192 심볼들 및 상기 384 인코딩된 심볼들을 포함하는 패킷을 발생시킨다. 본 예시적인 실시예에 있어서, 상기 반복 발생기(210)는 의사 무작위 추출로 선택된 시작점에 따라 반복의 시점을 선택하는 것에서부터 출발한다. 본 예시적인 실시예에서, 의사 무작위 추출 발생기(209)는 상기 반복 과정의 시점을 선택하고, 그 정보를 상기 반복 발생기(210)에 제공한다.

도 4B는 3.6864 Mcps에서 주 채널을 통한 전송을 위한 1/2 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 80 비트들로 구성되는 데이터는 복조 플래그 발생기(212; DEMOD FLAG)에 제공된다. 상기 복조 플래그 발생기(200)에 대해 설명한 바와 같이, 상기 복조 플래그 발생기(212)는 미래의 소정 수의 프레임들이 보조 채널 또는 채널들을 통해 전송되는 데이터를 포함할 것인가를 표시하는 플래그를 발생시킨다.

이어, 상기 81 비트들은 상기 CRC 발생기(202)에 대해 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC 발생기(214)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(214)는 상기 프레임에 대해 10-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(216)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(216)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(216)로부터의 상기 99 비트들(80 정보 비트들, 복조 플래그, 10 CRC 비트들, 및 8 테일 비트들)은 인코더(218)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(218)는 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(218)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(10)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(220)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(222)에 제공된다. 상기 반복 발생기(222)의 기능은 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 상기 198 인코딩된 비트들은 상기 인터리버(220)로부터 상기 반복 발생기(222)에 제공된다. 상기 반복 발생기(222)는 상기 인코딩된 심볼들 중 186 비트들을 반복하고, 상기 반복된 심볼들을 그 프레임들에 부가한다. 본 예시적인 실시예에 있어서, 상기 반복 과정은 의사 무작위 추출로 선택된 시작점에 따라 반복의 시점을 선택하는 것에서부터 출발한다. 본 예시적인 실시예에서, 의사 무작위 추출 발생기(221)는 상기 반복 과정의 시점을 선택하고, 그 정보를 상기 반복 발생기(222)에 제공한다.

도 4C는 주 채널을 통한 전송을 위한 1/4 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 40 정보 비트들로 구성된 1/4 비율 데이터 패킷은 복조 플래그 발생기(224)에 제공된다. 상기 복조 플래그(200)에 대해 설명한 바와 같이, 상기 복조 플래그 발생기(224)는 미래의 프레임 소정 수의 프레임들이 보조 채널 또는 채널들을 통해 전송되는 데이터를 포함할 것인지를 표시하는 플래그를 발생시킨다.

이어, 상기 41 비트 패킷은 상기 CRC 발생기(202)에 대해 위에서 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC 발생기(226)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(226)는 상기 프레임에 대해 8-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(228)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(228)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(228)로부터의 상기 57 비트들(40 정보 비트들, 복조 플래그, 8 CRC 비트들, 및 8 테일 비트들)은 인코더(230)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(230)는 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(230)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 에러 정정/검출 인코더들일 수 있다. 이어, 상기 인코딩된 심볼들은 상기 인터리버(208)에 대해 위에서 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(232)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(234)에 제공된다. 상기 반복 발생기(234)의 기능은 상기 반복 발생기(210)에 대해 설명한 바와 같이, 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 상기 반복 발생기(234)는 출력 패킷내에서 114 비트들을 5회 반복하고, 상기 인코딩된 심볼들중 6 비트들을 반복한다. 위에서 설명한 바와 같이, 본 예시적인 실시예에 있어서, 상기 반복될 상기 패킷의 6 비트들은 의사 무작위 추출 발생기(233)에 의해 제공된 의사 무작위 추출 선택 시작점에 따라 결정된 의사 무작위 추출 시점에 의해 선택된다.

도 4D는 주 채널을 통한 전송을 위한 1/8 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 16 정보 비트들로 구성된 1/8 비율 데이터 패킷은 복조 플래그 발생기(236)에 제공된다. 상기 복조 플래그(200)에 대해 설명한 바와 같이, 상기 복조 플래그 발생기(236)는 미래의 프레임 소정 수의 프레임들이 보조 채널 또는 채널들을 통해 전송되는 데이터를 포함할 것인지를 표시하는 플래그를 발생시킨다.

이어, 상기 17 비트들은 상기 CRC 발생기(202)에 대해 상술한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC 발생기(238)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(238)는 상기 프레임에 대해 6-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(240)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(240)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(40)로부터의 상기 31 비트들(16 정보 비트들, 복조 플래그, 6 CRC 비트들, 및 8 테일 비트들)은 인코더(242)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(242)는 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(242)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 에러 정정/검출 인코더들일 수 있다. 이어, 상기 인코딩된 심볼들은 상기 인터리버(208)에 대해 위에서 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(244)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(246)에 제공된다. 상기 반복 발생기(46)의 기능은 상기 반복 발생기(210)에 대해 설명한 바와 같이, 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 상기 반복 발생기(246)는 출력 패킷내에서 62 비트들을 9회 반복하고, 상기 인코딩된 심볼들중 18 비트들을 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에 있어서, 상기 반복 과정의 시점들은 의사 무작위 추출 발생기(245)에 의해 제공된 의사 무작위 추출 선택 시작점에 의해 선택된다.

도 4E는 전송용 데이터 프레임의 중간 처리 과정을 설명하기 위한 도면이다. 도 4A, 4B, 4C, 및 4D 각각에 대해 설명한 바와 같이, 최대 비율, 1/2 비율, 1/4 비율, 및 1/8 비율의 출력 패킷들은 배타적-OR(252)의 제1 입력에 제공된다. 긴 코드 발생기(254)는 데이터가 전송되는 사용자에 대한 긴 코드 마스크에 따라 확산 코드를 발생시킨다. 상기 긴 코드 발생기(254)의 설계 및 실시는 당업자에게 공지되어 있으며, 앞서 언급한 IS-95 표준안에 상세히 기재되어 있다. 본 예시적인 실시예에 있어서, 상기 긴 코드 발생기(254)는 1.2288 Mcps 비율로 긴 코드를 발생시킨다. 데시메이터(256)는 상기 긴 코드의 비율을 19.2 kcps로 다운시킨다. 본 예시적인 실시예에서, 데시메이터(256)는 각 심볼 주기의 제1 칩을 선택하므로써 이러한 동작을 수행한다.

상기 데시메이터(256)로부터의 상기 감소된 비율의 PN 시퀀스는 상기 배타적-OR(252)의 제2 입력에 제공된다. 스크램블된 패킷은 파워 제어 비트 펀쳐링(puncturing) 요소(258)에 제공된다. 원격국(106)의 전송 파워에 대한 조절을 표시하는 비트들은 당업자에게 공지된 펀쳐링 방법으로 상기 스크램블된 패킷에서 펀쳐링된다. 이어, 상기 패킷은 다중화기/맵핑 수단(260)에 제공된다. 본 예시적인 실시예에서, 다중화기/맵핑 수단(260)은 스크램블된 0 심볼을 +1 값으로 맵핑(mapping)하며, 스크램블된 1 심볼을 -1 값으로 맵핑한다. 다중화기/맵핑 수단(260)은 이어 맵핑된 심볼들을 I 및 Q 출력에 택일적으로 출력한다.

다중화기/맵핑 수단(260)으로부터의 출력들은 곱셈기들(262 및 264)의 제1 입력들에 제공된다. 곱셈기들(262 및 264)의 제2 입력들에는 ±1 값들로 구성된 256 비트 왈쉬(Walsh) 시퀀스가 제공된다. 상기 왈쉬 시퀀스는 당업계에 공지된 바와 같이, 모든 다른 왈쉬 시퀀스들과 직교하며, 상기 원격국에 전송된 신호들을 그 지역의 다른 원격국들에 전송된 신호들과 구분할 수 있도록 상기 이동국에 의해 사용된다.

상기 신호 처리의 마지막 단계는 위에서 도 3에 대해 설명한 바와 같이, 이행된다.

Ⅴ. 1.2288 Mcps 대역에서의 전송을 위한 순방향 링크 데이터 비율 세트 2의 초기 처리 과정.

도 5A-5D는 1.2288 Mcps 신호 대역으로 전송하는 주 채널상의 비율 세트 2의 가변 비율 데이터를 초기 처리하는 과정의 제1 실시예를 설명하기 위한 도면이다. 도 5A-5D에서의 가변 비율 데이터의 데이터 비율은 multiplex 2 option 과 같은 IS-95 표준안의 부록에 설명된 정보 데이터 비율들에 대응한다. 본 예시적인 실시예에서, 최대 비율, 1/2 비율, 1/4 비율, 및 1/8 비율로서 언급되는 4개의 비율들이 있다.

도 5A는 주 채널을 통한 전송을 위한 최고 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 데이터는 267 비트들을 포함하며, 복조 플래그 발생기(300)제공된다. 상기 복조 플래그 발생기(300)는 미래의 소정수의 프레임들이 보조 채널 또는 채널들을 통해 전송되는 데이터를 포함할 것인가를 표시하는 플래그를 발생시킨다. 본 예시적인 실시예에서, 복조 플래그 비트는 미래의 두 개의 프레임들에서 기지국(104)이 본 실시예에서 또한 설명하게 될 보조 채널을 통해 원격국(106)에 데이터를 전송할 것인지를 표시한다.

상기 268 비트들은 이어 패러티(parity) 비트들과 유사한 방식으로 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(302)에 제공된다. CRC 비트 체크 발생기의 구성은 당업계에 잘 알려져 있으며, 그 예시적인 실시예가 "듀얼 모드 광대역 스펙트럼 확산 셀룰러 시스템을 위한 이동국-기지국 호환성 표준"이라는 명칭의 텔레컴뮤니케이션 산업 협회 표준안 TIA/EIA/IS-95-A에 상세히 기재되어 있다. 본 예시적인 실시예에서, 상기 CRC 발생기(302)는 상기 프레임당 12-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(304)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(304)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(304)로부터의 상기 288 비트들(267 정보 비트들, 복조 플래그, 12 CRC 비트들, 및 8 테일 비트들)은 인코더(306)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(306)는 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(306)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 인터리버(308)에 제공되어 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들은 재배열된다. 본 예시적인 실시예에서, 상기 인터리버(308)는 데이터를 버퍼로부터 행으로 독출하고 상기 버퍼에 열로 기록하는 블록 인터리버이다. 대안적인 실시예에서, 상기 인터리버(308)는 비트 반전 인터리버 또는 컨벌루션 인터리버일 수 있다.

상기 인터리버의 출력(308)은 반복 발생기(310)에 제공된다. 상기 반복 발생기(310)의 기능은 상기 패킷내의 정보 비트들의 수에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 5A-5D에서, 상기 초기 처리 과정의 출력은 상기 입력 데이터 비율에 관계없이 768 비트들이다.

상기 576 인코딩된 비트들은 상기 인터리버(308)로부터 상기 반복 발생기(310)에 제공된다. 상기 반복 발생기(310)는 부가적으로 반복된 192 인코딩된 심볼들 및 상기 본래의 576 인코딩된 심볼들의 한 버젼을 포함하는 패킷을 발생시킨다. 본 예시적인 실시예에 있어서, 상기 반복 발생기(310)는 의사 무작위 추출 발생기(309)에 의해 제공된 의사 무작위 추출로 선택된 시작점에 따라 반복 시점을 선택한다.

도 5B는 1.2288 Mcps 대역에서 주 채널을 통한 전송을 위한 비율 세트 2의 1/2 비율 데이터 초기 처리 과정을 설명하기 위한 도면이다. 125 비트들로 구성되는 데이터는 복조 플래그 발생기(312)에 제공된다. 상기 복조 플래그 발생기(300)에 대해 설명한 바와 같이, 상기 복조 플래그 발생기(312)는 미래의 소정 수의 프레임들이 보조 채널 또는 채널들을 통해 전송되는 데이터를 포함할 것인가를 표시하는 플래그를 발생시킨다. 본 예시적인 실시예에서, 상기 복조 플래그 비트는 미래의 두 개의 프레임들에서 상기 기지국(104)이 원격국(106)에 본 실시예에서 설명하게 될 상기 보조 채널을 통해 데이터를 전송할 것인지를 표시한다.

이어, 상기 125 비트들은 상기 CRC 발생기(302)에 대해 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC 발생기(314)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(314)는 상기 프레임에 대해 10-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(316)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(316)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(316)로부터의 상기 144 비트들(125 정보 비트들, 복조 플래그, 10 CRC 비트들, 및 8 테일 비트들)은 인코더(318)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(318)는 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(318)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(308)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(320)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(322)에 제공된다. 상기 반복 발생기(322)의 기능은 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 상기 288 인코딩된 비트들은 상기 인터리버(320)로부터 상기 반복 발생기(322)에 제공된다. 상기 반복 발생기(322)는 상기 인코딩된 심볼들을 2번 반복하고, 상기 288 인코딩된 비트들중 부가적인 192비트들을 반복한다. 본 예시적인 실시예에 있어서, 상기 반복 발생기(322)는 의사 무작위 추출로 선택된 시작점에 따라 반복의 시점을 선택한다. 본 예시적인 실시예에서, 의사 무작위 추출 발생기(321)는 상기 반복 과정의 시점을 선택하고, 그 정보를 상기 반복 발생기(322)에 제공한다.

도 5C는 상기 주 채널을 통한 전송을 위한 1/4 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 55 정보 비트들로 구성된 1/4 비율 데이터 패킷은 복조 플래그 발생기(324)에 제공된다. 상기 복조 플래그(300)에 대해 설명한 바와 같이, 상기 복조 플래그 발생기(324)는 미래의 소정 수의 프레임들이 보조 채널 또는 채널들을 통해 전송되는 데이터를 포함할 것인지를 표시하는 플래그를 발생시킨다.

이어, 상기 56 비트 패킷은 상기 CRC 발생기(302)에 대해 위에서 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC 발생기(326)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(326)는 상기 프레임에 대해 8-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(328)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(328)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(328)로부터의 상기 72 비트들(55 정보 비트들, 복조 플래그, 8 CRC 비트들, 및 8 테일 비트들)은 인코더(330)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(330)는 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(330)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 에러 정정/검출 인코더들일 수 있다. 이어, 상기 인코딩된 심볼들은 상기 인터리버(308)에 대해 위에서 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(332)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(334)에 제공된다. 상기 반복 발생기(334)의 기능은 상기 반복 발생기(310)에 대해 설명한 바와 같이, 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 상기 반복 발생기(334)는 출력 패킷내에서 114 비트들 5회 반복하고, 상기 인코딩된 심볼들중 48 비트들을 반복한다. 위에서 설명한 바와 같이, 본 예시적인 실시예에 있어서, 반복되는 상기 패킷의 48 비트들은 의사 무작위 추출 발생기(333)에 의해 제공된 의사 무작위 추출 선택 시작점에 따라 결정된 의사 무작위 추출 시점에 의해 선택된다.

도 5D는 주 채널을 통한 전송을 위한 1/8 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 21 정보 비트들로 구성된 1/8 비율 데이터 패킷은 복조 플래그 발생기(336)에 제공된다. 상기 복조 플래그(300)에 대해 설명한 바와 같이, 상기 복조 플래그 발생기(336)는 미래의 소정 수의 프레임들이 보조 채널 또는 채널들을 통해 전송되는 데이터를 포함할 것인지를 표시하는 플래그를 발생시킨다. 본 예시적인 실시예에서, 상기 복조 프레임은 미래의 두 개의 프레임들에서 상기 기지국(104)이 데이터를 원격국(106)으로 상기 보조 채널을 통해 전송할 것인지를 표시한다.

이어, 상기 22 비트 패킷은 상기 CRC 발생기(302)에 대한 위의 설명에서와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC 발생기(338)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(338)는 상기 프레임에 대해 6-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(340)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(340)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(340)로부터의 상기 36 비트들(21 정보 비트들, 복조 플래그, 6 CRC 비트들, 및 8 테일 비트들)은 인코더(342)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(342)는 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(342)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 에러 정정/검출 인코더들일 수 있다. 이어, 상기 인코딩된 심볼들은 상기 인터리버(308)에 대해 위에서 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(344)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(346)에 제공된다. 상기 반복 발생기(346)의 기능은 상기 반복 발생기(310)에 대해 설명한 바와 같이, 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 상기 반복 발생기(346)는 출력 패킷내에서 72 비트들 10회 반복하고, 상기 인코딩된 심볼들중 48 비트들을 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에 있어서, 상기 반복 과정의 시점들은 의사 무작위 추출 발생기(345)에 의해 제공된 의사 무작위 추출 선택 시작점에 의해 선택된다.

도 5E는 전송용 데이터 프레임의 중간 처리 과정을 설명하기 위한 도면이다. 도 5A, 5B, 5C, 및 5D 각각에 대해 설명한 바와 같이, 최대 비율, 1/2 비율, 1/4 비율, 및 1/8 비율의 출력 패킷들은 배타적-OR(352)의 제1 입력에 제공된다. 긴 코드 발생기(354)는 데이터가 전송되는 사용자에 대한 긴 코드 마스크에 따라 확산 코드를 발생시킨다. 상기 긴 코드 발생기(354)의 설계 및 실시는 당업자에게 공지되어 있으며, 앞서 언급한 IS-95 표준안에 상세히 기재되어 있다. 본 예시적인 실시예에 있어서, 상기 긴 코드 발생기(354)는 1.2288 Mcps 비율로 긴 코드를 발생시킨다. 데시메이터(356)는 상기 긴 코드의 비율을 19.2 kcps로 다운시킨다. 본 예시적인 실시예에서, 데시메이터(356)는 각 심볼 주기의 첫번째 칩을 선택하므로써 이러한 동작을 수행한다.

상기 데시메이터(356)로부터의 상기 감소된 비율의 PN 시퀀스는 상기 배타적-OR(352)의 제2 입력에 제공된다. 스크램블된 패킷은 파워 제어 비트 펀쳐링(puncturing) 요소(358)에 제공된다. 원격국(106)의 전송 파워에 대한 조절을 표시하는 비트들은 당업자에게 공지된 펀쳐링 방법으로 상기 스크램블된 패킷에서 펀쳐링된다. 이어, 상기 패킷은 다중화기/맵핑 수단(360)에 제공된다. 본 예시적인 실시예에서, 다중화기/맵핑 수단(360)은 스크램블된 0 심볼을 +1 값으로 맵핑(mapping)하며, 스크램블된 1 심볼을 -1 값으로 맵핑한다. 다중화기/맵핑 수단(360)은 이어 맵핑된 심볼들을 I 및 Q 출력에 택일적으로 출력한다.

다중화기/맵핑 수단(360)으로부터의 출력들은 곱셈기들(362 및 364)의 제1 입력들에 제공된다. 곱셈기들(362 및 364)의 제2 입력들에는 ±1 값들로 구성된 64 비트 왈쉬(Walsh) 시퀀스가 제공된다. 상기 왈쉬 시퀀스는 앞서 언급한 "스펙트럼 확산 통신 시스템에서 고속 데이터를 제공하기 위한 방법 및 장치"라는 명칭으로 1997년 1월 15일자로 출원된 미국 특허 출원 번호 08/784/281에 설명된 바와 같이,두개의 128 비트 왈쉬 시퀀스들의 조합에 따라 결정된다. 상기 왈쉬 시퀀스는 당업계에 공지된 바와 같이, 다른 모든 왈쉬 시퀀스들과 직교하며, 상기 원격국에 전송된 신호들을 그 지역의 다른 원격국들에 전송된 신호들과 구분할 수 있도록 상기 이동국에 의해 사용된다.

상기 신호 처리의 최종 단계는 위에서 도 3에 대해 설명한 바와 같이, 이행된다.

Ⅵ. 3.6864 Mcps 대역에서의 전송을 위한 순방향 링크 데이터 비율 세트 2의 초기 처리 과정.

도 6A-6D는 3.6864 Mcps 신호 대역으로 전송하는 주 채널상의 가변 비율 데이터의 제2 세트의 가변 비율 데이터를 초기 처리하는 과정의 제1 실시예를 설명하기 위한 도면이다. 도 6A-6D에서의 가변 비율 데이터의 데이터 비율은 multiplex 2 option과 같은 IS-95 표준안의 부록에 설명된 정보 데이터 비율들에 대응한다. 본 예시적인 실시예에서, 최대 비율, 1/2 비율, 1/4 비율, 및 1/8 비율로서 언급되는 4개의 비율들이 있다. 말 또는 음성 데이터 또는 두개의 합성 데이터는 상기 주 채널을 통해 전송될 수 있다는 점을 주지해야 한다.

도 6A는 상기 주 채널을 통한 전송을 위한 최고 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 데이터는 267 비트들을 포함하며, 복조 플래그 발생기(400)제공된다. 상기 복조 플래그 발생기(400)는 미래의 소정 수의 프레임들이 보조 채널 또는 채널들을 통해 전송되는 데이터를 포함할 것인가를 표시하는 플래그를 발생시킨다. 본 예시적인 실시예에서, 복조 플래그 비트는 미래의 두개의 프레임들에서 기지국(104)이 본 실시예에서 또한 설명하게 될 보조 채널을 통해 원격국(106)에 데이터를 전송할 것인가를 표시한다.

상기 268 비트들은 이어 패러티(parity) 비트들과 유사한 방식으로 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(402)에 제공된다. CRC 비트 체크 발생기의 구현은 당업계에 잘 알려져 있으며, 그 예시적인 실시예가 "듀얼 모드 광대역 스펙트럼 확산 셀룰러 시스템을 위한 이동국-기지국 호환성 표준"이라는 명칭의 텔레컴뮤니케이션 산업 협회 표준안 TIA/EIA/IS-95-A에 상세히 기재되어 있다. 본 예시적인 실시예에서, 상기 CRC 발생기(402)는 상기 프레임당 12-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(404)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(404)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(404)로부터의 상기 288 비트들(267 정보 비트들, 복조 플래그, 12 CRC 비트들, 및 8 테일 비트들)은 인코더(406)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(406)는 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(406)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 인터리버(408)에 제공되어 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들은 재배열된다. 본 예시적인 실시예에서, 상기 인터리버(408)는 데이터를 버퍼로부터 행으로 독출하고 상기 버퍼에 열로 기록하는 블록 인터리버이다. 택일적인 실시예에서, 상기 인터리버(408)는 비트 반전 인터리버 또는 컨벌루션 인터리버일 수 있다.

도 6B는 3.6864 Mcps 대역에서 주 채널을 통한 전송을 위한 1/2 비율 데이터 초기 처리 과정을 설명하기 위한 도면이다. 125 비트들로 구성되는 데이터는 복조 플래그 발생기(412)에 제공된다. 상기 복조 플래그 발생기(400)에 대해 설명한 바와 같이, 상기 복조 플래그 발생기(412)는 미래의 소정 수의 프레임들이 보조 채널 또는 채널들을 통해 전송될 데이터를 포함할 것인가를 표시하는 플래그를 발생시킨다. 본 예시적인 실시예에서, 상기 복조 플래그 비트는 미래의 두 개의 프레임들에서 상기 기지국(104)이 원격국(106)에 또한 본 실시예에서 설명하게 될 상기 보조 채널을 통해 데이터를 전송할 것인가를 표시한다.

이어, 상기 125 비트들은 상기 CRC 발생기(302)에 대해 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC 발생기(414)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(414)는 상기 프레임에 대해 10-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(416)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(416)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(416)로부터의 상기 144 비트들(125 정보 비트들, 복조 플래그, 10 CRC 비트들, 및 8 테일 비트들)은 인코더(418)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(418)는 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(418)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(408)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(420)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(422)에 제공된다. 상기 반복 발생기(422)의 기능은 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 상기 초기 처리의 출력은 입력 데이터 비율에 관계없이 576비트들을 포함한다. 상기 288 인코딩된 비트들은 상기 인터리버(420)로부터 상기 반복 발생기(422)에 제공된다. 상기 반복 발생기(422)는 상기 인코딩된 심볼들을 2번 반복한다. 본 예시적인 실시예에 있어서, 상기 반복의 시작 위치는 PN 발생기(421)에 의해 제공된 시작 위치에 따라 의사 무작위 추출로 선택된다.

도 6C는 상기 주 채널을 통한 전송을 위한 1/4 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 55 정보 비트들로 구성된 1/4 비율 데이터 패킷은 복조 플래그 발생기(424)에 제공된다. 상기 복조 플래그(400)에 대해 설명한 바와 같이, 상기 복조 플래그 발생기(424)는 미래의 소정 수의 프레임들이 보조 채널 또는 채널들을 통해 전송되는 데이터를 포함할 것인지를 표시하는 플래그를 발생시킨다.

이어, 상기 56 비트 패킷은 상기 CRC 발생기(402)에 대해 위에서 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC 발생기(426)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(426)는 상기 프레임에 대해 8-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(428)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(428)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(428)로부터의 상기 72 비트들(55 정보 비트들, 복조 플래그, 8 CRC 비트들, 및 8 테일 비트들)은 인코더(430)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(430)는 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(430)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 에러 정정/검출 인코더들일 수 있다. 이어, 상기 인코딩된 심볼들은 상기 인터리버(408)에 대해 위에서 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(432)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(434)에 제공된다. 상기 반복 발생기(434)의 기능은 상기 반복 발생기(410)에 대해 설명한 바와 같이, 상기 데이터의 비율에 관계없이 그 출력 비율을 일정하게 유지시킨다. 상기 반복 발생기(434)는 출력 패킷내에서 114 비트들을 4회 반복한다. 위에서 설명한 바와 같이, 본 예시적인 실시예에 있어서, 상기 반복들은 의사 무작위 추출 발생기(433)에 의해 결정된 의사 무작위 추출 선택 시작점에 따라 제공된다.

도 6D는 주 채널을 통한 전송을 위한 1/8 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 21 정보 비트들로 구성된 1/8 비율 데이터 패킷은 복조 플래그 발생기(436)에 제공된다. 상기 복조 플래그(400)에 대해 설명한 바와 같이, 상기 복조 플래그 발생기(436)는 미래의 소정 수의 프레임들이 보조 채널 또는 채널들을 통해 전송되는 데이터를 포함할 것인지를 표시하는 플래그를 발생시킨다. 본 예시적인 실시예에서, 상기 복조 프레임은 미래의 두 개의 프레임들에서 상기 기지국(104)이 데이터를 원격국(106)으로 상기 보조 채널을 통해 전송하게될 것인가를 표시한다.

이어, 상기 22 비트 패킷은 상기 CRC 발생기(402)에 대한 위의 설명에서와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC 발생기(438)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(438)는 상기 프레임에 대해 6-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(440)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(440)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(440)로부터의 상기 36 비트들(21 정보 비트들, 복조 플래그, 6 CRC 비트들, 및 8 테일 비트들)은 인코더(442)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(442)는 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(342)는 리드 솔로몬(Reed Solomon) 인코더 또는 그 밖의 다른 에러 정정/검출 인코더들일 수 있다. 이어, 상기 인코딩된 심볼들은 상기 인터리버(408)에 대해 위에서 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(444)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(446)에 제공된다. 상기 반복 발생기(446)의 기능은 상기 반복 발생기(422)에 대해 설명한 바와 같이, 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 상기 반복 발생기(446)는 출력 패킷내에서 72 비트들을 8회 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에 있어서, 상기 반복 과정의 시점들은 의사 무작위 추출 발생기(445)에 의해 제공된 의사 무작위 추출 선택 시작점에 의해 선택된다.

도 6E는 전송을 위해 데이터 프레임의 중간 처리 과정을 설명하기 위한 도면이다. 도 6A, 6B, 6C, 및 6D 각각에 대해 설명한 바와 같이, 최대 비율, 1/2 비율, 1/4 비율, 및 1/8 비율의 출력 패킷들은 배타적-OR(452)의 제1 입력에 제공된다. 긴 코드 발생기(454)는 데이터가 전송되는 사용자에 대한 긴 코드 마스크에 따라 확산 코드를 발생시킨다. 상기 긴 코드 발생기(454)의 설계 및 실시는 당업자에게 공지되어 있으며, 앞서 언급한 IS-95 표준안에 상세히 기재되어 있다. 본 예시적인 실시예에 있어서, 상기 긴 코드 발생기(454)는 1.2288 Mcps 비율로 긴 코드를 발생시킨다. 데시메이터(456)는 상기 긴 코드의 비율을 19.2 kcps로 다운시킨다. 본 예시적인 실시예에서, 데시메이터(456)는 각 심볼 주기의 첫번째 칩을 선택하므로써 이러한 동작을 수행한다.

상기 데시메이터(456)로부터의 상기 감소된 비율의 PN 시퀀스는 상기 배타적-OR(452)의 제2 입력에 제공된다. 스크램블된 패킷은 파워 제어 비트 펀쳐링(puncturing) 요소(458)에 제공된다. 원격국(106)의 전송 파워에 대한 조절을 표시하는 비트들은 당업자에게 공지된 펀쳐링 방법으로 상기 스크램블된 패킷에서 펀쳐링된다. 이어, 상기 패킷은 다중화기/맵핑 수단(460)에 제공된다. 본 예시적인 실시예에서, 다중화기/맵핑 수단(460)은 스크램블된 0 심볼을 +1 값으로 맵핑(mapping)하며, 스크램블된 1 심볼을 -1 값으로 맵핑한다. 다중화기/맵핑 수단(360)은 이어 맵핑된 심볼들을 I 및 Q 출력에 택일적으로 출력한다.

다중화기/맵핑 수단(460)으로부터의 출력들은 곱셈기들(462 및 464)의 제1 입력들에 제공된다. 곱셈기들(462 및 464)의 제2 입력들에는 ±1 값들로 구성된 64 비트 왈쉬(Walsh) 시퀀스가 제공된다. 상기 왈쉬 시퀀스는 앞서 언급한 "스펙트럼 확산 통신 시스템에서 고속 데이터를 제공하기 위한 방법 및 장치"라는 명칭으로 1997년 1월 15일자로 출원된 미국 특허 출원 번호 08/784/281에 설명된 바와 같이,두개의 256 비트 왈쉬 시퀀스들의 조합에 따라 결정된다. 상기 왈쉬 시퀀스는 당업계에 공지된 바와 같이, 다른 모든 왈쉬 시퀀스들과 직교하며, 상기 원격국에 전송된 신호들을 그 지역의 다른 원격국들에 전송된 신호들과 구분할 수 있도록 상기 이동국에 의해 사용된다.

상기 신호 처리의 최종 단계는 위에서 도 3에 대해 설명한 바와 같이, 이행된다.

Ⅶ. 1.2288 Mcps 대역에서의 전송을 위한 순방향 링크 보조 채널 처리 과정.

도 7은 1.2288 Mcps 대역에서의 보조 채널의 예시적인 실시예를 설명하기 위한 도면이다. 디지털 데이터의 패킷들은 CRC 발생기(500)의 입력에 제공된다. 예시적인 실시예에서, 패킷들은 20 ms 마다 하나의 비율로 제공된다. 상기 정보 비트들의 패킷들은 데이터의 21, 45, 189, 381, 또는 765 옥텟들(8비트 그룹핑)을 포함한다. CRC 발생기(500)는 16 CRC 비트들의 셋트를 발생시키고, 상기 셋트들을 그 패킷에 부가한다. CRC 발생기(500)의 출력은 테일 비트 발생기(502)에 제공된다. 본 예시적인 실시예에서, 테일 비트 발생기는 모두 제로값인 8-비트 테일을 상기 패킷에 부가한다.

상기 테일 비트 발생기(502)의 출력은 인코더(504)에 제공된다. 상기 인코더(504)는 에러 정정 및 검출을 위해 상기 데이터를 인코딩한다. 본 예시적인 실시예에서, 상기 인코더(504)는 구속장이 9인 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(504)는 리드 솔로몬(Reed Solomon) 인코더와 같은 다른 인코더일 수 있다. 이어, 상기 인코더(504)로부터의 상기 인코딩된 심볼들은 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(506)에 제공된다. 본 예시적인 실시예에서, 비록 컨벌루션 또는 비트 반전 인터리버가 동등하게 적용가능하지만, 상기 인터리버(506)은 블록 인터리버이다.

상기 인터리버(506)의 출력은 배타적-OR(508)의 제1 입력에 제공된다. 긴 코드 발생기(510)는 데이터를 스크램블하기 위해 제공되는 앞서 설명한 바와 같이 긴 PN 확산 코드를 발생시킨다. 상기 긴 PN 코드는 1.2288 Mcps 비율로 데시메이터(512)에 제공된다. 상기 데시메이터(512)는 상기 시퀀스를 상기 배타적-OR(508)의 제1 입력에 제공된 상기 인코딩된 심볼들의 비율로 감소시킨다.

상기 배타적-OR(508)의 출력은 다중화기/맵핑 수단(514)에 제공된다. 본 예시적인 실시예에서, 다중화기/맵핑 수단(514)은 스크램블된 0 심볼을 +1 값으로 및 스크램블된 1 심볼을 -1 값으로 맵핑한다. 이어, 상기 다중화기/맵핑 수단(514)은 맵핑된 심볼들을 I 및 Q 출력에 택일적으로 출력한다.

상기 다중화기/맵핑 수단(514)으로부터의 출력들은 곱셈기들(516 및 518)의 제1 입력들에 제공된다. 곱셈기들(516 및 518)의 제2 입력들에는 다수의 256 비트 왈쉬(Walsh) 시퀀스들의 조합에 따라 결정된 ±1 의 값들로 구성된 가변 길이 왈쉬 시퀀스가 제공된다. 상기 왈쉬 시퀀스는 앞서 언급한 "스펙트럼 확산 통신 시스템에서 고속 데이터를 제공하기 위한 방법 및 장치"라는 명칭으로 1997년 1월 15일자로 출원된 미국 특허 출원 번호 08/784,281에 설명되어 있다. 상기 입력 프레임이 21, 45, 93, 189, 381, 및 765 옥텟들로 구성된 경우, 상기 확산 시퀀스는 128, 64, 32, 16, 8, 및 4 비트 왈쉬 시퀀스들로 각각 구성된다.

상기 신호 처리의 최종 단계는 위에서 도 3에 대해 설명한 바와 같이, 이행된다.

Ⅷ. 3.3864 Mcps 대역에서의 전송을 위한 순방향 링크 데이터 비율 세트 2 초기 처리 과정.

도 8은 3.3864 Mcps 대역에서의 보조 채널의 예시적인 실시예를 설명하기 위한 도면이다. 디지털 데이터의 패킷들은 CRC 발생기(600)의 입력에 제공된다. 예시적인 실시예에서, 패킷들은 20 ms 마다 하나의 비율로 제공된다. 상기 정보 비트들의 패킷들은 데이터의 33, 69, 1419, 285, 573, 1149, 또는 2301 옥텟들을 포함한다. CRC 발생기(600)는 16 CRC 비트들의 셋트를 발생시키고, 상기 셋트를 그 패킷에 부가한다. 상기 CRC 발생기(600)의 출력은 테일 비트 발생기(602)에 제공된다. 본 예시적인 실시예에서, 테일 비트 발생기는 모두 제로값인 8-비트 테일을 상기 패킷에 부가한다.

상기 테일 비트 발생기(602)의 출력은 인코더(604)에 제공된다. 상기 인코더(604)는 에러 정정 및 검출을 위해 상기 데이터를 인코딩한다. 본 예시적인 실시예에서, 상기 인코더(604)는 구속장이 9인 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(604)는 리드 솔로몬(Reed Solomon) 인코더와 같은 다른 인코더일 수 있다. 이어, 상기 인코더(604)로부터의 상기 인코딩된 심볼들은 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(606)에 제공된다. 본 예시적인 실시예에서, 비록 컨벌루션 또는 비트 반전 인터리버가 동등하게 적용가능하지만, 상기 인터리버(606)은 블록 인터리버이다.

상기 인터리버(606)의 출력은 배타적-OR(608)의 제1 입력에 제공된다. 긴 코드 발생기(610)는 데이터를 스크램블하기 위해 앞서 설명한 바와 같이 긴 PN 확산 코드를 발생시킨다. 상기 긴 PN 코드는 3.6864 Mcps 비율로 데시메이터(612)에 제공된다. 상기 데시메이터(612)는 상기 시퀀스를 상기 배타적-OR(608)의 제1 입력에 제공된 상기 인코딩된 심볼들의 비율로 감소시킨다.

상기 배타적-OR(608)의 출력은 다중화기/맵핑 수단(614)에 제공된다. 본 예시적인 실시예에서, 다중화기/맵핑 수단(614)은 스크램블된 0 심볼을 +1 값으로 및 스크램블된 1 심볼을 -1 값으로 맵핑한다. 이어, 상기 다중화기/맵핑 수단(614)은 상기 맵핑된 심볼들을 I 및 Q 출력에 택일적으로 출력한다.

상기 다중화기/맵핑 수단(614)으로부터의 출력들은 곱셈기들(616 및 618)의 제1 입력들에 제공된다. 곱셈기들(616 및 618)의 제2 입력들에는 다수의 256 비트 왈쉬(Walsh) 시퀀스들의 조합에 따라 결정된 ±1 값들로 구성된 가변 길이 왈쉬 시퀀스가 제공된다. 상기 왈쉬 시퀀스는 앞서 언급한 "스펙트럼 확산 통신 시스템에서 고속 데이터를 제공하기 위한 방법 및 장치"라는 명칭으로 1997년 1월 15일자로 출원된 미국 특허 출원 번호 08/784,281에 설명되어 있다. 상기 입력 프레임이 33, 69, 141, 285, 573, 1149, 및 2301 옥텟들로 구성된 경우, 상기 확산 시퀀스는 256, 128, 64, 32, 16, 8, 및 4 비트 왈쉬 시퀀스들로 각각 구성된다.

상기 신호 처리의 최종 단계는 위에서 도 3에 대해 설명한 바와 같이, 이행된다.

Ⅸ. 회로 스위칭 모드에서 1.2288 Mcps 대역에서의 전송을 위한 순방향 링크 보조 채널 초기 처리 과정.

도 9는 1.2288 Mcps 대역에서의 보조 채널의 대안적인 실시예를 설명하기 위한 도면으로 여기서, 전송되는 데이터 비율들은 고정된 표준 비율들에 있다. 이것은 무선 전송을 위해 패킷들을 채울 수 있도록 반복 발생기를 제공함으로써 달성된다. 디지털 패킷들은 CRC 발생기(700)에 제공된다. 예시적인 실시예에서, 패킷들은 20 ms 마다 하나의 비율로 제공된다. 상기 정보 비트들의 패킷들은 데이터의 72, 84, 160, 360, 또는 720 옥텟들을 포함한다. CRC 발생기(700)는 16 CRC 비트들의 셋트를 발생시키고, 상기 셋트를 그 패킷에 부가한다. 상기 CRC 발생기(700)의 출력은 테일 비트 발생기(702)에 제공된다. 본 예시적인 실시예에서, 테일 비트 발생기는 모두 제로값인 8-비트 테일을 상기 패킷에 부가한다.

상기 테일 비트 발생기(702)의 출력은 인코더(704)에 제공된다. 상기 인코더(704)는 에러 정정 및 검출을 위해 상기 데이터를 인코딩한다. 본 예시적인 실시예에서, 상기 인코더(704)는 구속장이 9인 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(704)는 리드 솔로몬(Reed Solomon) 인코더와 같은 다른 인코더일 수 있다. 이어, 상기 인코더(704)로부터의 상기 인코딩된 심볼들은 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(706)에 제공된다. 본 예시적인 실시예에서, 비록 컨벌루션 또는 비트 반전 인터리버가 동등하게 적용가능하지만, 상기 인터리버(706)은 블록 인터리버이다.

상기 인터리버(706)의 출력은 반복 발생기(707)에 제공된다. 상기 반복 발생기(707)는 재배열된 인코딩된 심볼들의 제1 버젼 및 상기 프레임을 채우기 위한 그 심볼들의 서브세트의 제2 버젼을 포함하는 패킷을 발생시킨다. 본 예시적인 실시예에서, 상기 반복 발생기(707)는 입력된 패킷이 72 옥텟들을 포함하고 있는 경우에는 336 심볼들, 상기 입력 패킷이 84 옥텟들을 포함하는 경우에는 144 심볼들, 상기 입력 패킷이 160 옥텟들을 포함하는 경우에는 464 심볼들, 상기 입력 패킷이 360 옥텟들을 포함하는 경우에는 336 심볼들, 및 상기 입력 패킷이 720 옥텟들을 포함하는 경우에는 720 심볼들을 포함하는 인코딩된 심볼들의 반복된 서브세트를 부가한다. 본 예시적인 실시예에서, 상기 심볼들의 반복된 서브세트는 PN 발생기(705)에 의해 제공되는 의사 무작위 추출로 선택된 시점에 따라 선택된다.

상기 반복 발생기(707)로부터의 출력은 배타적-OR(708)의 제1 입력에 제공된다. 긴 코드 발생기(710)는 데이터를 스크램블하기 위해 앞서 설명한 바와 같이 긴 PN 확산 코드를 발생시킨다. 상기 긴 PN 코드는 1.2288 Mcps 비율로 데시메이터(712)에 제공된다. 상기 데시메이터(712)는 상기 시퀀스를 상기 배타적-OR(708)의 제1 입력에 제공된 상기 인코딩된 심볼들의 비율로 감소시킨다.

상기 배타적-OR(708)의 출력은 다중화기/맵핑 수단(714)에 제공된다. 본 예 시적인 실시예에서, 다중화기/맵핑 수단(714)은 스크램블된 0 심볼을 +1 값으로 및 스크램블된 1 심볼을 -1 값으로 맵핑한다. 이어, 상기 다중화기/맵핑 수단(714)은 상기 맵핑된 심볼들을 I 및 Q 출력에 택일적으로 출력한다.

상기 다중화기/맵핑 수단(714)으로부터의 출력들은 곱셈기들(716 및 718)의 제1 입력들에 제공된다. 곱셈기들(716 및 718)의 제2 입력들에는 다수의 256 비트 왈쉬(Walsh) 시퀀스들의 조합에 따라 결정된 ±1 값들로 구성된 가변 길이 왈쉬 시퀀스가 제공된다. 상기 왈쉬 시퀀스는 앞서 언급한 "스펙트럼 확산 통신 시스템에서 고속 데이터를 제공하기 위한 방법 및 장치"라는 명칭으로 1997년 1월 15일자로 출원된 미국 특허 출원 번호 08/784,281에 설명되어 있다. 상기 입력 프레임이 72, 84, 160, 360, 및 720 옥텟들로 구성된 경우, 상기 확산 시퀀스는 64, 32, 16, 8, 및 4 비트 왈쉬 시퀀스들로 각각 구성된다.

상기 신호 처리의 최종 단계는 위에서 도 3에 대해 설명한 바와 같이, 이행된다.

Ⅹ. 회로 스위칭 모드에서 3.6864 Mcps 대역에서의 전송을 위한 순방향 링크 보조 채널 초기 처리 과정.

도 10은 3.6864 Mcps 대역에서의 보조 채널의 대안적인 실시예를 설명하기 위한 도면으로 여기서, 전송되는 데이터 비율들은 고정된 표준 비율들에 있다. 이것은 무선 전송을 위해 패킷들을 채울 수 있도록 반복 발생기를 제공함으로써 달성된다. 디지털 패킷들은 CRC 발생기(800)에 제공된다. 예시적인 실시예에서, 패킷들은 20 ms 마다 하나의 비율로 제공된다. 상기 정보 비트들의 패킷들은 데이터의 72, 84, 160, 360, 720, 960, 1280, 또는 1440 옥텟들을 포함한다. CRC 발생기(800)는 16 CRC 비트들의 셋트를 발생시키고, 상기 셋트를 그 패킷에 부가한다. 상기 CRC 발생기(800)의 출력은 테일 비트 발생기(802)에 제공된다. 본 예시적인 실시예에서, 테일 비트 발생기(802)는 모두 제로값인 8-비트 테일을 상기 패킷에 부가한다.

상기 테일 비트 발생기(802)의 출력은 인코더(804)에 제공된다. 상기 인코더(804)는 에러 정정 및 검출을 위해 상기 데이터를 인코딩한다. 본 예시적인 실시예에서, 상기 인코더(804)는 구속장이 9인 비율 1/2 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(804)는 리드 솔로몬(Reed Solomon) 인코더와 같은 다른 인코더일 수 있다. 이어, 상기 인코더(804)로부터의 상기 인코딩된 심볼들은 소정의 인터리빙 포멧에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(706)에 제공된다. 본 예시적인 실시예에서, 비록 컨벌루션 또는 비트 반전 인터리버가 동등하게 적용가능하지만, 상기 인터리버(806)은 블록 인터리버이다.

상기 인터리버(806)의 출력은 반복 발생기(807)에 제공된다. 상기 반복 발생기(807)는 재배열된 인코딩된 심볼들의 제1 버젼 및 상기 프레임을 채우기 위해 심볼들의 서브세트의 제2 버젼을 포함하는 패킷을 발생시킨다. 본 예시적인 실시예에서, 상기 반복 발생기(807)는 입력된 패킷이 72 옥텟들을 포함하고 있는 경우에는 1,104 심볼들, 상기 입력 패킷이 84 옥텟들을 포함하는 경우에는 912 심볼들, 상기 입력 패킷이 160 옥텟들을 포함하는 경우에는 2,000 심볼들, 상기 입력 패킷이 360 옥텟들을 포함하는 경우에는 3408 심볼들, 상기 입력 패킷이 720 옥텟들을 포함하는 경우에는 6864 심볼들, 상기 입력 패킷이 960 옥텟들을 포함하는 경우에는 3,024 심볼들, 상기 입력 패킷이 1,280 옥텟들을 포함하는 경우에는 16,336 심볼들, 및 상기 입력 패킷이 1,440 옥텟들을 포함하는 경우에는 13,776 심볼들을 포함하는 인코딩된 심볼들의 반복된 서브세트를 부가한다. 본 예시적인 실시예에서, 상기 심볼들의 반복된 서브세트는 PN 발생기(805)에 의해 제공되는 의사 무작위 추출로 선택된 시점에 따라 선택된다.

상기 반복 발생기(807)로부터의 출력은 배타적-OR(808)의 제1 입력에 제공된다. 긴 코드 발생기(810)는 데이터를 스크램블하기 위해 제공되는 앞서 설명한 바와 같이 긴 PN 확산 코드를 발생시킨다. 상기 긴 PN 코드는 1.2288 Mcps 비율로 데시메이터(812)에 제공된다. 상기 데시메이터(812)는 상기 시퀀스를 상기 배타적-OR(808)의 제1 입력에 제공된 상기 인코딩된 심볼들의 비율로 감소시킨다.

상기 배타적-OR(808)의 출력은 다중화기/맵핑 수단(814)에 제공된다. 본 예시적인 실시예에서, 다중화기/맵핑 수단(814)은 스크램블된 0 심볼을 +1 값으로 및 스크램블된 1 심볼을 -1 값으로 맵핑한다. 이어, 상기 다중화기/맵핑 수단(814)은 상기 맵핑된 심볼들을 I 및 Q 출력에 택일적으로 출력한다.

상기 다중화기/맵핑 수단(814)으로부터의 출력들은 곱셈기들(816 및 818)의 제1 입력들에 제공된다. 곱셈기들(816 및 818)의 제2 입력들에는 다수의 256 비트 왈쉬 시퀀스들의 조합에 따라 결정된 ±1 값들로 구성된 가변 길이 왈쉬 시퀀스가 제공된다. 상기 왈쉬 시퀀스는 앞서 언급한 "스펙트럼 확산 통신 시스템에서 고속 데이터를 제공하기 위한 방법 및 장치"라는 명칭으로 1997년 1월 15일자로 출원된 미국 특허 출원 번호 08/784,281에 설명되어 있다. 상기 입력 프레임이 72, 84, 160, 360, 720, 960, 1,280, 및 1,440 옥텟들로 구성된 경우, 상기 확산 시퀀스는 64, 64, 32, 16, 8, 및 4 비트 왈쉬 시퀀스들로 각각 구성된다.

상기 신호 처리의 최종 단계는 위에서 도 3에 대해 설명한 바와 같이, 이행된다.

ⅩⅠ. 역방향 링크 왈쉬 커버링 및 PN 확산.

도 11은 역방향 링크의 중간 신호 처리 과정을 설명하기 위한 도이다. 도 11의 신호 처리 과정이 앞서 언급한 바와 같이, 본 발명의 출원인과 동일한 출원인이 출원한 미국 특허 출원 번호 08/654,443 및 08/660,438에 상세히 개시되어 있으며, 본 발명의 참조 문헌으로서 제시한다. 본 예시적인 실시예에서, 상기 원격국은 짧은 직교 코드에 의해 상호 구분되는 3개의 분리된 서브채널들을 통해 데이터를 기지국에 전송한다. 다른 원격국들로부터의 전송들은 당업계에 공지된 바와 같이, 각 원격국들의 고유 의사 잡음 코드들에 의해 상호 분리된다.

고속 디지털 데이터가 맵핑 수단(850)에 제공된다. 본 예시적인 실시예에서, 상기 맵핑 수단(850)은 이진값 "0"를 +1 값으로 및 이진값 "1"을 -1 값으로 맵핑한다. 상기 데이터 매핑 열은 이어 곱셈기(852)의 제1 입력에 제공된다. 상기 곱셈기(852)의 제2 입력에는 상기 원격국에 의해 전송된 정보의 데이터 채널을 다른 채널과 구분하기 위해 제공되는 4비트 왈쉬 시퀀스(++--)가 제공된다.

상기 곱셈기(852)의 출력은 채널 이득 조절 수단(854)에 제공된다. 본 예시적인 실시예에서, 각 채널의 이득은 허용 가능한 수신 신호 품질의 차이를 고려하여 대응하는 이득 조절 수단들(854, 858, 및 860)에 의해 각각 제어된다. 상기 채널 이득 조절 수단(854)의 출력은 곱셈기들(870 및 872)의 제1 입력들에 제공된다. 상기 곱셈기(870)의 제2 입력에는 곱셈기(864)의 출력이 제공된다. 곱셈기(864)는 앞서 설명한 바와 같이 상기 긴 코드 PN 코드를 짧은 동상 PN 코드(PN_I)로 곱한다. 상기 곱셈기(872)의 제2 입력에는 곱셈기(866)의 출력이 제공된다. 곱셈기(864)는 앞서 설명한 바와 같이 상기 긴 코드 PN 코드를 짧은 직교 PN 코드(PN_Q)로 곱한다.

그 발생이 당업계에 공지된 파일럿 채널 신호는 파워 제어 및 데이터 채널들의 코히어런트 복조를 위해 제공된다. 상기 ±1 값들로 구성된 파일럿 채널은 이득 조절 수단(860)에 제공된다. 상기 이득 조절 수단(860)은 앞서 설명한 바와 같이, 파일럿 채널의 이득을 조절한다. 상기 이득 조절 수단(860)의 출력은 배타적-OR(862)의 제1 입력에 제공된다.

상기 파워 제어 비트들은 원격국으로의 전송 파워를 증가 또는 감소시킬 것을 기지국에 요청하는 ±1 값들로 구성된다. 상기 파워 제어 비트들은 파워 제어 신호의 이득을 조절하는 이득 조절 수단(858)에 제공된다. 상기 이득 조절 수단(858)로부터의 이득 제어 신호는 상기 배타적-OR 수단(862)의 제2 입력에 제공된다. 상기 배타적-OR 수단(862)의 출력은 곱셈기들(868 및 874)의 제1 입력들에 제공된다. 곱셈기들(868 및 874)의 제2 입력들에는 곱셈기들(864 및 866)의 출력들이 각각 제공된다.

상기 곱셈기(868)의 출력은 감산 수단(876)의 제1 입력에 제공된다. 상기 감산 수단(876)의 감산 입력에는 곱셈기(872)의 출력이 제공된다. 상기 감산 수단(876)의 출력은 전송을 위한 증폭, 상향 변환, 및 필터링을 위해 제공된다. 상기 곱셈기(870)의 출력은 합산 수단(878)의 제1 입력에 제공된다. 상기 합산 수단(878)의 제2 입력에는 곱셈기(874)의 출력이 제공된다. 상기 합산 수단(878)으로부터의 결과로서의 합산 신호는 지연 요소(880)에 제공되어 1/2 칩 지연된다. 이것은 합성된 I 및 Q 신호의 제로 교차들의 수를 감소시켜 증폭시의 비선형성을 감소시킨다.

ⅩⅡ. 1.2288 Mcps 대역 전송의 역방향 링크 초기 처리 과정.

도 12A-12D는 1.2288 Mcps 대역 역방향 링크 전송을 위한 가변 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 앞서 순방향 링크에 대해 설명한 바와 같이, 본 예시적인 실시예에서, 최대 비율, 1/2 비율, 1/4 비율, 및 1/8 비율로서 언급되는 4개의 비율들이 있다.

도 12A는 역방향 링크를 통한 전송을 위한 최고 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 172 비트로 구성된 최대 비율 데이터는 에러 표시 비트 발생기(900; EIB)에 제공된다. 상기 에러 표시 비트 발생기(900)는 2 비트의 메시지를 발생시킨다. 제1 EIB는 순방향 링크 주 채널을 통해 전송된 마지막 패킷이 원격국에 의해 올바르게 수신되었는지를 표시한다. 제2 EIB는 순방향 링크 보조 채널을 통해 전송된 마지막 패킷이 원격국에 의해 올바르게 수신되었는지를 표시한다.

이어, 상기 174 비트들은 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(902)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(902)는 상기 프레임을 위해 12-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(904)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(904)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(904)로부터의 상기 194 비트들(172 정보 비트들, 2 EIB들, 12 CRC 비트들, 및 8 테일 비트들)은 인코더(906)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(906)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(906)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(908)에 제공된다. 본 예시적인 실시예에서, 상기 인터리버(908)는 비트 반전 인터리버 또는 컨벌루션 인터리버일 수 있다.

상기 재배열된 심볼 데이터는 반복 발생기(910)에 제공된다. 상기 반복 발생기(910)의 기능은 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 입력 데이터 비율에 관계없이 상기 초기 처리 과정의 출력은 6144 비트들이다. 상기 776 인코딩된 비트들은 인터리버(908)로부터 반복 발생기(910)에 제공된다. 상기 반복 발생기(910)는 상기 인코딩된 심볼들을 7번 반복하고 776 인코딩된 심볼들중 712 심볼들을 반복한다. 앞서 설명한 바와 같이, 상기 반복은 의사 잡음 발생기(911)에 의해 제공되는 의사 무작위 추출로 선택된 시작 위치에 따라 제공된다.

도 12B는 역방향 링크 전송을 위한 1/2 비율 데이터 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 80 비트로 구성된 데이터는 EIB 발생기(912)에 제공된다. 상기 EIB 발생기(900)에 대해 설명한 바와 같이, EIB 발생기(912)는 주 및 보조 채널을 통해 디코딩 및 수신된 마지막 패킷들이 올바르게 수신되었는가를 표시하는 두 비트 신호를 발생시킨다.

이어, 82 비트들은 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(914)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(914)는 상기 프레임을 위해 10-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(916)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(916)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(916)로부터의 상기 100 비트들(80 정보 비트들, 2 EIB들, 10 CRC 비트들, 및 8 테일 비트들)은 인코더(918)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(918)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(918)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(908)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(920)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(922)에 제공된다. 상기 반복 발생기(922)의 기능은 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 입력 데이터 비율에 관계없이 상기 초기 처리 과정의 출력은 6144 비트들이다. 상기 400 인코딩된 비트들은 인터리버(920)로부터 반복 발생기(922)에 제공된다. 상기 반복 발생기(922)는 상기 인코딩된 심볼들을 15번 반복하고 400 인코딩된 심볼들중 144 심볼들을 반복한다. 앞서 설명한 바와 같이, 상기 반복의 시점들은 의사 잡음 발생기(921)에 의해 제공되는 의사 무작위 추출로 선택된 시작 점들에 따라 선택된다.

도 12C는 역방향 링크를 통한 전송을 위해 1/4 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 40 정보 비트들로 구성된 1/4 비율 데이터 패킷이 EIB 발생기(924)에 제공된다. 상기 EIB 발생기(900)에 대해 설명한 바와 같이, EIB 발생기(924)는 원격국에 의해 디코딩된 마지막 패킷들이 올바르게 디코딩되었는가를 표시하는 두 비트 신호를 발생시킨다.

이어, 상기 42 비트 패킷은 위에서 CRC 발생기(902)에 대해 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(926)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(926)는 상기 프레임을 위해 8-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(928)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(928)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(928)로부터의 상기 58 비트들(40 정보 비트들, 2 EIB들, 8 CRC 비트들, 및 8 테일 비트들)은 인코더(930)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(930)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(930)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(908)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(932)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(934)에 제공된다. 상기 반복 발생기(934)의 기능은 상기 반복 발생기(910)에 대해 위에서 설명한 바와 같이, 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 상기 반복 발생기(922)는 상기 출력 패킷내에서 232비트들을 26번 반복하고 232 인코딩된 심볼들중 112 심볼들을 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에서, 상기 반복들은 의사 잡음 발생기(933)에 의해 제공되는 의사 무작위 추출로 선택된 시작 점들에 따라 제공된다.

도 12D는 역방향 링크를 통한 전송을 위해 1/8 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 16 정보 비트들로 구성된 1/8 비율 데이터 패킷이 EIB 발생기(936)에 제공된다. 상기 EIB 발생기(900)에 대해 설명한 바와 같이, EIB 발생기(936)는 순방향 링크 주 및 보조 채널들을 통해 수신된 프레임들이 올바르게 수신되었는가를 표시하는 두 비트 메시지를 부가시킨다.

이어, 상기 18 비트 패킷은 위에서 CRC 발생기(902)에 대해 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(938)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(938)는 상기 프레임에 대해 6-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(940)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(940)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(940)로부터의 상기 32 비트들(16 정보 비트들, 2 EIB들, 6 CRC 비트들, 및 8 테일 비트들)은 인코더(942)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(942)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(942)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(908)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(944)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(946)에 제공된다. 상기 반복 발생기(946)는 상기 출력 패킷내에서 128비트들을 48번 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에서, 상기 반복들의 시점들은 의사 잡음 발생기(945)에 의해 제공되는 의사 무작위 추출 시점들에 따라 제공된다.

ⅩⅢ. 회로 스위칭 모드에서 3.6864 Mcps 대역 전송의 순방향 링크 보조 채널 초기 처리 과정.

도 13A-13D는 3.6864 Mcps 대역 역방향 링크 전송을 위한 비율 세트 1의 가변 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 앞서 순방향 링크에 대해 설명한 바와 같이, 본 예시적인 실시예에서, 최대 비율, 1/2 비율, 1/4 비율, 및 1/8 비율로서 언급되는 4개의 비율들이 있다.

도 13A는 역방향 링크를 통한 전송을 위한 최대 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 172 비트로 구성된 최대 비율 데이터는 에러 표시 비트 발생기(1000; EIB)에 제공된다. 상기 에러 표시 비트 발생기(1000)는 두 비트 메시지를 발생시킨다. 제1 EIB는 순방향 링크 주 채널을 통해 전송된 마지막 패킷이 원격국에 의해 올바르게 수신되었는지를 표시한다. 제2 EIB는 순방향 링크 보조 채널을 통해 전송된 마지막 패킷이 원격국에 의해 올바르게 수신되었는지를 표시한다.

이어, 상기 174 비트들은 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(1002)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(1002)는 상기 프레임에 대해 12-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(1004)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(1004)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(1004)로부터의 상기 194 비트들(172 정보 비트들, 2 EIB들, 12 CRC 비트들, 및 8 테일 비트들)은 인코더(1006)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(1006)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(1006)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(1008)에 제공된다. 본 예시적인 실시예에서, 상기 인터리버(1008)는 데이터를 행으로 버퍼로부터 독출하고 열로 버퍼에 기록하는 블록 인터리버이다. 대안적인 실시예들에서, 상기 인터리버(1008)는 비트 반전 인터리버 또는 컨벌루션 인터리버일 수 있다.

상기 재배열된 심볼 데이터는 반복 발생기(1010)에 제공된다. 상기 반복 발생기(1010)의 기능은 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 입력 데이터 비율에 관계없이 상기 초기 처리 과정의 출력은 6144 비트들이다. 상기 776 인코딩된 비트들은 인터리버(1008)로부터 반복 발생기(1010)에 제공된다. 상기 반복 발생기(1010)는 상기 인코딩된 심볼들을 7번 반복한다. 앞서 설명한 바와 같이, 상기 반복은 의사 잡음 발생기(1009)에 의해 제공되는 의사 무작위 추출로 선택된 시작 위치에 따라 제공된다. 본 예시적인 실시예에서, 상기 반복들은 PN 발생기(1009)에 의해 제공되는 의사 무작위 추출로 선택된 새로운 시점들에서 시작된다.

도 13B는 역방향 링크 전송을 위한 1/2 비율 데이터 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 80 비트로 구성된 데이터는 EIB 발생기(1012)에 제공된다. 상기 EIB 발생기(1000)에 대해 설명한 바와 같이, EIB 발생기(1012)는 주 및 보조 채널을 통해 디코딩 및 수신된 마지막 패킷들이 올바르게 수신되었는가를 표시하는 두 비트 신호를 발생시킨다.

이어, 82 비트들은 상기 CRC 발생기(1002)에 대해 위에서 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(1014)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(1014)는 상기 프레임을 위해 10-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(1016)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(1016)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(1016)로부터의 상기 100 비트들(80 정보 비트들, 2 EIB들, 10 CRC 비트들, 및 8 테일 비트들)은 인코더(1118)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(1018)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(918)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(1008)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(1020)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(1022)에 제공된다. 상기 반복 발생기(1022)는 상기 인코딩된 심볼들을 15번 반복하고 400 인코딩된 심볼들중 144 심볼들을 반복한다. 앞서 설명한 바와 같이, 상기 반복의 시점들은 의사 잡음 발생기(1021)에 의해 제공되는 의사 무작위 추출로 선택된 시작 점들에 따라 선택된다. 상기 반복 발생기(1022)의 출력은 상기 패킷을 3번 반복하는 반복 발생기(1023)에 제공된다. 본 예시적인 실시에에서, 각 반복은 PN 발생기(1021)에 의해 제공되는 의사 무작위 추출로 선택된 시점에서 시작된다.

도 13C는 역방향 링크를 통한 전송을 위해 1/4 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 40 정보 비트들로 구성된 1/4 비율 데이터 패킷이 EIB 발생기(1024)에 제공된다. 상기 EIB 발생기(1000)에 대해 설명한 바와 같이, EIB 발생기(1024)는 원격국에 의해 디코딩된 마지막 패킷들이 올바르게 디코딩되었는가를 표시하는 두 비트 메시지를 발생시킨다.

이어, 상기 42 비트 패킷은 위에서 CRC 발생기(1002)에 대해 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(1026)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(1026)는 상기 프레임에 대해 8-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(1028)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(1028)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(1028)로부터의 상기 58 비트들(40 정보 비트들, 2 EIB들, 8 CRC 비트들, 및 8 테일 비트들)은 인코더(1030)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(1030)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(1030)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(1008)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(1032)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(1034)에 제공된다. 상기 반복 발생기(1034)는 상기 출력 패킷내에서 232비트들을 26번 반복하고 232 인코딩된 심볼들중 112 심볼들을 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에서, 상기 반복들은 의사 잡음 발생기(1033)에 의해 결정되는 의사 무작위 추출로 선택된 시작 점들에 따라 제공된다. 상기 반복 발생기(1033)의 출력은 상기 패킷을 3번 반복하는 반복 발생기(1035)에 제공된다. 본 예시적인 실시에에서, 반복들은 PN 발생기(1033)에 의해 선택된 시점에 따라 의사 무작위 추출로 선택된다.

도 13D는 역방향 링크를 통한 전송을 위해 1/8 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 16 정보 비트들로 구성된 1/8 비율 데이터 패킷이 EIB 발생기(1036)에 제공된다. 상기 EIB 발생기(1000)에 대해 설명한 바와 같이, EIB 발생기(1036)는 순방향 링크 주 및 보조 채널들을 통해 수신된 프레임들이 올바르게 수신되었는가를 표시하는 두 비트 메시지를 부가시킨다.

이어, 상기 18 비트 패킷은 위에서 CRC 발생기(1002)에 대해 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(1038)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(1038)는 상기 프레임에 대해 6-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(1040)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(1040)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(1040)로부터의 상기 32 비트들(16 정보 비트들, 2 EIB들, 6 CRC 비트들, 및 8 테일 비트들)은 인코더(1042)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(1042)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(1042)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(1008)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(1044)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(1046)에 제공된다. 상기 반복 발생기(1046)는 상기 출력 패킷내에서 상기 인코딩된 심볼들을 48번 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에서, 상기 반복들의 시점들은 의사 잡음 발생기(1045)에 의해 제공되는 의사 무작위 추출 시점들에 따라 선택된다.

상기 반복 발생기(1046)의 출력은 상기 패킷을 3번 반복하는 반복 발생기(1047)에 제공된다. 본 예시적인 실시에에서, 각 반복은 PN 발생기(1045)에 의해 제공된 의사 무작위 추출로 선택된 시점에서 시작된다.

ⅩⅣ. 1.2288 Mcps 대역 역방향 링크 전송을 위한 비율 세트 2의 데이터 처리 과정.

도 14A-14D는 1.2288 Mcps 대역 역방향 링크 전송을 위한 제2 비율 세트의 가변 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 앞서 순방향 링크에 대해 설명한 바와 같이, 본 예시적인 실시예에서, 최대 비율, 1/2 비율, 1/4 비율, 및 1/8 비율로서 언급되는 4개의 비율들이 있다.

도 14A는 역방향 링크를 통한 전송을 위한 최대 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 267 비트로 구성된 최대 비율 데이터 패킷은 에러 표시 비트 발생기(1100; EIB)에 제공된다. 상기 에러 표시 비트 발생기(1100)는 두 비트 메시지를 발생시킨다. 제1 EIB는 순방향 링크 주 채널을 통해 전송된 마지막 패킷이 원격국에 의해 올바르게 수신되었는지를 표시한다. 제2 EIB는 순방향 링크 보조 채널을 통해 전송된 마지막 패킷이 원격국에 의해 올바르게 수신되었는지를 표시한다.

이어, 상기 269 비트들은 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(1102)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(1102)는 상기 프레임에 대해 12-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(1104)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(1104)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(1104)로부터의 상기 289 비트들(267 정보 비트들, 2 EIB들, 12 CRC 비트들, 및 8 테일 비트들)은 인코더(1106)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(1106)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(1106)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(1108)에 제공된다. 본 예시적인 실시예에서, 상기 인터리버(1108)는 데이터를 행으로 버퍼로부터 독출하고 열로 버퍼에 기록하는 블록 인터리버이다. 대안적인 실시예들에서, 상기 인터리버(1108)는 비트 반전 인터리버 또는 컨벌루션 인터리버일 수 있다.

상기 재배열된 심볼 데이터는 반복 발생기(1110)에 제공된다. 상기 반복 발생기(1110)의 기능은 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 입력 데이터 비율에 관계없이 상기 초기 처리 과정의 출력은 6144 비트들이다. 상기 1156 인코딩된 비트들은 상기 인터리버(1108)로부터 상기 반복 발생기(1110)에 제공된다. 상기 반복 발생기(1110)는 상기 인코딩된 심볼들을 5번 반복하고 상기 1156 인코딩된 심볼들중 364 심볼들을 반복한다. 앞서 설명한 바와 같이, 상기 반복은 의사 잡음 발생기(1109)에 의해 제공되는 의사 무작위 추출로 선택된 시작 위치에 따라 제공된다.

도 14B는 역방향 링크 전송을 위한 1/2 비율 데이터 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 125 비트로 구성된 데이터는 EIB 발생기(1102)에 제공된다. 상기 EIB 발생기(1100)에 대해 설명한 바와 같이, EIB 발생기(1112)는 주 및 보조 채널을 통해 디코딩 및 수신된 마지막 패킷들이 올바르게 수신되었는가를 표시하는 두 비트 신호를 발생시킨다.

이어, 127 비트들은 CRC 발생기(1102)에 대해 위에서 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(1114)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(1114)는 상기 프레임을 위해 10-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(1116)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(1116)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(1116)로부터의 상기 145 비트들(125 정보 비트들, 2 EIB들, 10 CRC 비트들, 및 8 테일 비트들)은 인코더(1118)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(1118)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(1118)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(1108)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(1120)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(1122)에 제공된다. 상기 반복 발생기(1122)는 상기 인코딩된 심볼들을 10번 반복하고 580 인코딩된 심볼들중 344 심볼들을 반복한다. 앞서 설명한 바와 같이, 상기 반복의 시점들은 PN 발생기(1121)에 의해 제공되는 의사 무작위 추출로 선택된 시작 점들에 따라 선택된다.

도 14C는 역방향 링크를 통한 전송을 위해 1/4 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 55 정보 비트들로 구성된 1/4 비율 데이터 패킷이 EIB 발생기(1124)에 제공된다. 상기 EIB 발생기(1100)에 대해 설명한 바와 같이, EIB 발생기(1124)는 원격국에 의해 디코딩된 마지막 패킷들이 올바르게 디코딩되었는가를 표시하는 두 비트 메시지를 발생시킨다.

이어, 상기 57 비트 패킷은 위에서 CRC 발생기(1102)에 대해 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(1126)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(1126)는 상기 프레임에 대해 8-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(1128)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(1128)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(1128)로부터의 상기 73 비트들(55 정보 비트들, 2 EIB들, 8 CRC 비트들, 및 8 테일 비트들)은 인코더(1130)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(1130)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(1130)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(1108)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(1132)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(1034)에 제공된다. 상기 반복 발생기(1134)는 상기 출력 패킷내에서 292비트들을 21번 반복하고 292 인코딩된 심볼들중 선택된 12 심볼들을 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에서, 상기 반복들은 의사 잡음 발생기(1133)에 의해 결정되는 의사 무작위 추출로 선택된 시작 점들에 따라 제공된다.

도 14D는 역방향 링크를 통한 전송을 위해 1/8 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 21 정보 비트들로 구성된 1/8 비율 데이터 패킷이 EIB 발생기(1136)에 제공된다. 상기 EIB 발생기(1100)에 대해 설명한 바와 같이, EIB 발생기(1136)는 순방향 링크 주 및 보조 채널들을 통해 수신된 프레임들이 올바르게 수신되었는가를 표시하는 두 비트 메시지를 부가시킨다.

이어, 상기 23 비트 패킷은 위에서 CRC 발생기(1102)에 대해 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(1138)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(1138)는 상기 프레임에 대해 6-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(1140)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(1140)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(1140)로부터의 상기 37 비트들(21 정보 비트들, 2 EIB들, 6 CRC 비트들, 및 8 테일 비트들)은 인코더(1142)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(1142)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(1142)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(1408)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(1144)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(1446)에 제공된다. 상기 반복 발생기(1046)는 상기 출력 패킷내에서 상기 인코딩된 심볼들을 41번 반복하고, 상기 148 인코딩된 심볼들중 선택된 76 심볼들을 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에서, 상기 반복들의 시점들은 의사 잡음 발생기(1145)에 의해 제공되는 의사 무작위 추출 시점들에 따라 선택된다.

ⅩⅤ. 3.6864 Mcps 대역 역방향 링크 전송을 위한 비율 세트 2 데이터의 처리 과정.

도 15A-15D는 3.6864 Mcps 대역 역방향 링크 전송을 위한 제2 비율 세트의 가변 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 3.6864 Mcps 대역 전송을 위한 데이터 초리 처리 과정 및 1.2288 Mcps 대역 전송을 위한 데이터 초기 처리 과정 사이의 유일한 차이점은 각각의 결과적인 패킷이 3번 반복된다는 것이다. 앞서 순방향 링크에 대해 설명한 바와 같이, 본 예시적인 실시예에서, 최대 비율, 1/2 비율, 1/4 비율, 및 1/8 비율로서 언급되는 4개의 비율들이 있다.

도 15A는 역방향 링크를 통한 전송을 위한 최대 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 267 비트로 구성된 최대 비율 데이터 패킷은 에러 표시 비트 발생기(1200; EIB)에 제공된다. 상기 에러 표시 비트 발생기(1200)는 두 비트 메시지를 발생시킨다. 제1 EIB는 순방향 링크 주 채널을 통해 전송된 마지막 패킷이 원격국에 의해 올바르게 수신되었는지를 표시한다. 제2 EIB는 순방향 링크 보조 채널을 통해 전송된 마지막 패킷이 원격국에 의해 올바르게 수신되었는지를 표시한다.

이어, 상기 269 비트들은 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(1202)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(1202)는 상기 프레임에 대해 12-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(1204)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(1204)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(1204)로부터의 상기 289 비트들(267 정보 비트들, 2 EIB들, 12 CRC 비트들, 및 8 테일 비트들)은 인코더(1206)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(1206)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(1206)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(1208)에 제공된다. 본 예시적인 실시예에서, 상기 인터리버(1208)는 데이터를 행으로 버퍼로부터 독출하고 열로 버퍼에 기록하는 블록 인터리버이다. 대안적인 실시예들에서, 상기 인터리버(1208)는 비트 반전 인터리버 또는 컨벌루션 인터리버일 수 있다.

상기 재배열된 심볼 데이터는 반복 발생기(1210)에 제공된다. 상기 반복 발생기(1210)의 기능은 상기 데이터의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 입력 데이터 비율에 관계없이 상기 초기 처리 과정의 출력은 6144 비트들이다. 상기 1,156 인코딩된 비트들은 상기 인터리버(1208)로부터 상기 반복 발생기(1210)에 제공된다. 상기 반복 발생기(1210)는 상기 인코딩된 심볼들을 5번 반복하고 상기 1156 인코딩된 심볼들중 364 심볼들을 반복한다. 앞서 설명한 바와 같이, 상기 반복은 의사 잡음 발생기(1209)에 의해 제공되는 의사 무작위 추출로 선택된 시작 위치에 따라 제공된다.

상기 반복 발생기(1210)의 상기 출력은 패킷의 데이터를 3번 반복하는 심볼 반복 발생기(1211)에 제공된다. 본 예시적인 실시예에서, 상기 반복들은 PN 발생기(1209)에 의해 제공된 의사 무작위 추출로 선택된 시점들에 따라 반복된다.

도 13B는 역방향 링크 전송을 위한 1/2 비율 데이터 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 125 비트로 구성된 데이터는 EIB 발생기(1212)에 제공된다. 상기 EIB 발생기(1200)에 대해 설명한 바와 같이, EIB 발생기(1212)는 주 및 보조 채널을 통해 수신 및 디코딩된 마지막 패킷들이 올바르게 수신되었는가를 표시하는 두 비트 신호를 발생시킨다.

이어, 127 비트들은 CRC 발생기(1202)에 대해 위에서 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(1214)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(1214)는 상기 프레임을 위해 10-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(1216)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(1216)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(1216)로부터의 상기 145 비트들(125 정보 비트들, 2 EIB들, 10 CRC 비트들, 및 8 테일 비트들)은 인코더(1218)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(1218)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(1218)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(1208)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(1220)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(1222)에 제공된다. 상기 반복 발생기(1222)는 상기 인코딩된 심볼들을 10번 반복하고 580 인코딩된 심볼들중 344 심볼들을 반복한다. 앞서 설명한 바와 같이, 상기 반복의 시점들은 PN 발생기(1221)에 의해 제공되는 의사 무작위 추출로 선택된 시작 점들에 따라 선택된다.

상기 반복 발생기(1222)의 상기 출력은 패킷의 데이터를 3번 반복하는 심볼 반복 발생기(1223)에 제공된다. 본 예시적인 실시예에서, 상기 반복들은 PN 발생기(1221)에 의해 제공된 의사 무작위 추출로 선택된 시점들에 따라 반복된다.

도 13C는 역방향 링크를 통한 전송을 위해 1/4 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 55 정보 비트들로 구성된 1/4 비율 데이터 패킷이 EIB 발생기(1224)에 제공된다. 상기 EIB 발생기(1200)에 대해 설명한 바와 같이, EIB 발생기(1224)는 원격국에 의해 디코딩된 마지막 패킷들이 올바르게 디코딩되었는가를 표시하는 두 비트 메시지를 발생시킨다.

이어, 상기 57 비트 패킷은 위에서 CRC 발생기(1202)에 대해 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(1226)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(1226)는 상기 프레임에 대해 8-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(1228)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(1228)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(1228)로부터의 상기 73 비트들(55 정보 비트들, 2 EIB들, 8 CRC 비트들, 및 8 테일 비트들)은 인코더(1230)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(1230)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(1230)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(1208)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(1232)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(1234)에 제공된다. 상기 반복 발생기(1234)의 기능은 상기 반복 발생기(1210)에 대해 설명한 바와 같이, 상기 정보 비트들의 비율에 관계없이 그 출력 비율이 일정하게 유지되도록 하는 것이다. 상기 반복 발생기(1234)는 상기 출력 패킷내에서 292비트들을 21번 반복하고 292 인코딩된 심볼들중 선택된 12 심볼들을 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에서, 상기 반복들은 의사 잡음 발생기(1233)에 의해 결정되는 의사 무작위 추출로 선택된 시작 점들에 따라 제공된다.

상기 반복 발생기(1233)의 출력은 패킷의 데이터를 3번 반복하는 심볼 반복 발생기(1225)에 제공된다. 본 예시적인 실시예에서, 상기 반복들은 PN 발생기(1233)에 의해 제공된 의사 무작위 추출로 선택된 시점들에 따라 반복된다.

도 15D는 역방향 링크를 통한 전송을 위해 1/8 비율 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 본 예시적인 실시예에서, 21 정보 비트들로 구성된 1/8 비율 데이터 패킷이 EIB 발생기(1236)에 제공된다. 상기 EIB 발생기(1200)에 대해 설명한 바와 같이, EIB 발생기(1236)는 순방향 링크 주 및 보조 채널들을 통해 수신된 프레임들이 올바르게 수신되었는가를 표시하는 두 비트 메시지를 부가시킨다.

이어, 상기 23 비트 패킷은 위에서 CRC 발생기(1202)에 대해 설명한 바와 같이, 패러티 비트들과 유사한 방식의 체크 비트들의 세트를 발생시키는 CRC(cyclic redundancy check) 발생기(1238)에 제공된다. 본 예시적인 실시예에서, 상기 CRC 발생기(1238)는 상기 프레임에 대해 6-비트 CRC를 발생시킨다. 이어, 상기 프레임은 테일 비트들의 세트를 상기 프레임에 부가하는 테일 비트 발생기(1240)에 제공된다. 본 예시적인 실시예에서, 상기 테일 비트 발생기(1140)는 모두 0인 8비트의 테일을 상기 프레임에 부가한다.

상기 테일 비트 발생기(1240)로부터의 상기 37 비트들(21 정보 비트들, 2 EIB들, 6 CRC 비트들, 및 8 테일 비트들)은 인코더(1242)에 제공된다. 본 예시적인 실시예에서, 상기 인코더(1242)는 비율 1/4 컨벌루션 인코더이다. 대안적인 실시예들에서, 상기 인코더(1242)는 리드 솔로몬 인코더 또는 그 밖의 다른 인코더들로 구현될 수 있다. 이어, 인코딩된 심볼들은 상기 인터리버(1208)에 대해 설명한 바와 같이, 소정의 인터리빙 포멧에 따라 인코딩된 심볼들을 재배열하는 인터리버(1244)에 제공된다.

상기 재배열된 심볼 데이터는 반복 발생기(1246)에 제공된다. 상기 반복 발생기(1246)는 상기 148 비트들을 41번 반복하고, 상기 인코딩된 심볼들중 12 심볼들 및 부가적인 회수 반복한다. 앞서 설명한 바와 같이, 본 예시적인 실시예에서, 상기 반복들의 시점들은 의사 잡음 발생기(1245)에 의해 제공되는 의사 무작위 추출 시점들에 따라 선택된다.

상기 반복 발생기(1246)의 출력은 패킷의 데이터를 3번 반복하는 심볼 반복 발생기(1247)에 제공된다. 본 예시적인 실시예에서, 상기 반복들은 PN 발생기(1245)에 의해 제공된 의사 무작위 추출로 선택된 시점들에 따라 반복된다.

ⅩⅥ. 패킷 모드에서의 1.2288 Mcps 대역 전송을 위한 역방향 링크 데이터 초기 처리 과정.

도 16A-16C는 1.2288 Mcps 대역 전송을 위한 패킷 모드에서의 데이터 초기 처리 과정을 설명하기 위한 도면이다. 도 16A는 원격국에 의해 전송되는 데이터의 양이 최소인 유휴 모드에서 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 도 16B는 표준 가변 비율 전송 모드에서 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 도 16C는 최대 비율의 데이터 전송을 위해 데이터의 초기 처리 과정을 설명하기 위한 도면이다.

도 16A를 참조하면, 16 비트들(또는, 2 옥텟들)로 구성된 데이터 패킷은 제어 비트 발생기(1302)에 제공된다. 상기 제어 비트 발생기(1300)는 4 제어 비트들을 상기 패킷에 부가한다. 본 예시적인 실시예에서, 상기 4 제어 비트들은 2 EIB들(앞서 설명한 바와 같이) 및 두개의 모드 비트들로 구성된다. 제1 예시적인 실시예에서, 상기 2 모드 비트들은 원격국이 미래에 몇개의 프레임들을 전송하는 비율을 표시한다. 대안적인 실시예에서, 상기 모드 비트들은 현재의 프레임 또는 곧 도착할 프레임의 내용을 표현할 수 있다. 즉, 상기 모드 비트들은 상기 프레임이 음성 데이터, 디지털 데이터, 또는 음성 및 디지털 데이터들의 합성을 포함하는지를 표시할 수 있다.

이어, 상기 패킷은 앞서 설명한 바와 같이, 8-비트 CRC를 발생시키고 그 CRC비트들을 상기 패킷에 부가하는 CRC 비트 발생기(1302)에 제공된다. 이어, 상기 패킷은 앞서 설명한 바와 같이, 8 테일 비트들를 부가하는 테일 비트 발생기(1304)에 제공된다. 이어, 상기 패킷은 구속장이 9인 1/4 비율로 비트들을 컨벌루션 인코딩하는 인코더(1306)에 제공된다. 대안적인 실시예들에서, 상기 인코더(1306)는 리드 솔로몬 인코더와 같은 다른 형태의 인코더일 수 있다.

이어, 인코딩된 심볼들은 인터리버(1308)에 제공된다. 본 예시적인 실시예에서, 상기 인터리버(1308)는 비록 적용을 기초로 다른 형태의 인터리버들을 선택할 수 있지만, 블록 인터리버이다. 이어, 상기 재배열된 심볼 데이터는 반복 발생기(1310)에 제공된다. 상기 반복 발생기(1310)는 상기 패킷을 42번 반복하고, 상기 인코딩된 심볼들 중 96 비트의 반복된 버젼을 부가한다. 앞서 설명한 바와 같이, 상기 반복은 의사 잡음 발생기(1309)에 의해 제공된 신호에 따라 의사 무작위 추출로 선택된다.

도 16B를 참조하면, 164 비트들(20 옥텟들 더하기 4 비트들), 356 비트들(44 옥텟들 더하기 4 비트들), 740 비트들(92 옥텟들 더하기 4 비트들), 또는 1508 비트들(188 옥텟들 더하기 4 비트들)로 구성되는 데이터의 패킷들이 제어 비트 발생기(1312)에 제공된다. 상기 제어 비트 발생기(1312)는 상기 제어 비트 발생기(1300)에 의해 제공되는 상기 제어 비트들에 대한 설명과 같은 기능을 하는 4 제어 비트들을 상기 패킷에 부가한다.

이어, 상기 패킷은 앞서 설명한 바와 같이, 8-비트 CRC를 발생시키고 그 CRC 비트들을 상기 패킷에 부가하는 CRC 비트 발생기(1314)에 제공된다. 이어, 상기 패킷은 앞서 설명한 바와 같이, 8 테일 비트들를 부가하는 테일 비트 발생기(1316)에 제공된다. 이어, 상기 패킷은 구속장이 9인 1/4 비율로 비트들을 컨벌루션 인코딩하는 인코더(1318)에 제공된다. 대안적인 실시예들에서, 상기 인코더(1318)는 리드 솔로몬 인코더와 같은 다른 형태의 인코더일 수 있다.

이어, 인코딩된 심볼들은 소정의 인터리버 형태에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(1320)에 제공된다. 상기 재배열된 심볼 데이터는 반복 발생기(1322)에 제공된다. 상기 반복 발생기(1322)는 상기 입력 패킷이 20 옥텟들 더하기 4비트들로 구성된 경우 상기 패킷을 8번 반복, 상기 입력 패킷이 44 옥텟들 더하기 4비트들로 구성된 경우 상기 패킷을 4번 반복, 상기 입력 패킷이 92 옥텟들 더하기 4비트들로 구성된 경우 상기 패킷을 2번 반복하고, 그리고 상기 입력 패킷이 188 옥텟들 더하기 4비트들로 구성된 경우 상기 패킷을 반복없이 제공한다. 앞서 설명한 바와 같이, 상기 반복들의 시점들은 의사 잡음 발생기(1321)에 의해 제공된 신호에 따라 의사 무작위 추출로 선택된다.

도 16C를 참조하면, 3044 비트들(380 옥텟들 더하기 4 비트들)로 구성되는 데이터의 패킷들이 제어 비트 발생기(1324)에 제공된다. 상기 제어 비트 발생기(1324)는 상기 제어 비트 발생기(1300)에 의해 제공되는 상기 제어 비트들에 대한 설명과 같은 기능을 하는 4 제어 비트들을 상기 패킷에 부가한다.

이어, 상기 패킷은 앞서 설명한 바와 같이, 16-비트 CRC를 발생시키고 그 CRC 비트들을 상기 패킷에 부가하는 CRC 비트 발생기(1326)에 제공된다. 이어, 상기 패킷은 앞서 설명한 바와 같이, 8 테일 비트들를 부가하는 테일 비트 발생기(1328)에 제공된다. 이어, 상기 패킷은 제한 길이 9의 1/4 비율로 비트들을 컨벌루션 인코딩하는 인코더(1330)에 제공된다. 대안적인 실시예들에서, 상기 인코더(1330)는 리드 솔로몬 인코더와 같은 다른 형태의 인코더일 수 있다.

이어, 인코딩된 심볼들은 소정의 인터리버 형태에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(1332)에 제공된다.

ⅩⅦ. 패킷 모드에서의 3.6864 Mcps 대역 전송을 위한 역방향 링크 데이터 초기 처리 과정.

도 17A-17C는 3.6864 Mcps 대역 전송을 위한 패킷 모드에서의 데이터 초기 처리 과정을 설명하기 위한 도면이다. 도 17A는 원격국에 의해 전송되는 데이터의 양이 최소인 유휴 모드에서 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 도 17B는 표준 가변 비율 전송 모드에서 데이터의 초기 처리 과정을 설명하기 위한 도면이다. 도 17C는 최대 비율의 데이터 전송을 위해 데이터의 초기 처리 과정을 설명하기 위한 도면이다.

도 17A를 참조하면, 16 비트들(또는, 2 옥텟들)로 구성된 데이터 패킷은 제어 비트 발생기(1400)에 제공된다. 상기 제어 비트 발생기(1400)는 4 제어 비트들을 상기 패킷에 부가한다. 본 예시적인 실시예에서, 상기 4 제어 비트들은 2 EIB들(앞서 설명한 바와 같이) 및 두개의 모드 비트들로 구성된다. 제1 예시적인 실시예에서, 상기 2 모드 비트들은 원격국이 미래에 몇개의 프레임들을 전송하는 비율을 표시한다. 대안적인 실시예에서, 상기 모드 비트들은 현재의 프레임 또는 곧 도착할 프레임의 내용을 표현할 수 있다. 즉, 상기 모드 비트들은 상기 프레임이 음성 데이터, 디지털 데이터, 또는 음성 및 디지털 데이터들의 합성을 포함하는지를 표시할 수 있다.

이어, 상기 패킷은 앞서 설명한 바와 같이, 8-비트 CRC를 발생시키고 그 CRC비트들을 상기 패킷에 부가하는 CRC 비트 발생기(1402)에 제공된다. 이어, 상기 패킷은 앞서 설명한 바와 같이, 8 테일 비트들를 부가하는 테일 비트 발생기(1404)에 제공된다. 이어, 상기 패킷은 구속장이 9인 1/4 비율로 상기 비트들을 컨벌루션 인코딩하는 인코더(1406)에 제공된다. 대안적인 실시예들에서, 상기 인코더(1406)는 리드 솔로몬 인코더와 같은 다른 형태의 인코더일 수 있다.

이어, 인코딩된 심볼들은 인터리버(1408)에 제공된다. 본 예시적인 실시예에서, 상기 인터리버(1408)는 비록 적용을 기초로 다른 형태의 인터리버들이 선택될 수 있지만, 블록 인터리버이다. 이어, 상기 재배열된 심볼들은 반복 발생기(1410)에 제공된다. 상기 반복 발생기(1410)는 상기 패킷을 128번 반복한다. 앞서 설명한 바와 같이, 상기 반복들의 시점들은 PN 발생기(1409)에 의해 제공된 신호에 따라 의사 무작위 추출로 선택된다.

도 16B를 참조하면, 164 비트들(20 옥텟들 더하기 4 비트들), 356 비트들(44 옥텟들 더하기 4 비트들), 740 비트들(92 옥텟들 더하기 4 비트들), 1508 비트들(188 옥텟들 더하기 4 비트들), 2276 비트들(284 옥텟들 더하기 4 비트들), 또는 4580 비트들(572 옥텟들 더하기 4 비트들)로 구성되는 데이터의 패킷들이 제어 비트 발생기(1412)에 제공된다. 상기 제어 비트 발생기(1412)는 상기 제어 비트 발생기(1400)에 의해 제공되는 상기 제어 비트들에 대한 설명과 같은 기능을 하는 4 제어 비트들을 상기 패킷에 부가한다.

이어, 상기 패킷은 앞서 설명한 바와 같이, 8-비트 CRC를 발생시키고 그 CRC 비트들을 상기 패킷에 부가하는 CRC 비트 발생기(1414)에 제공된다. 이어, 상기 패킷은 앞서 설명한 바와 같이, 8 테일 비트들를 부가하는 테일 비트 발생기(1416)에 제공된다. 이어, 상기 패킷은 제한 길이 9의 1/4 비율로 비트들을 컨벌루션 인코딩하는 인코더(1418)에 제공된다. 대안적인 실시예들에서, 상기 인코더(1418)는 리드 솔로몬 인코더와 같은 다른 형태의 인코더일 수 있다.

이어, 인코딩된 심볼들은 소정의 인터리버 형태에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(1420)에 제공된다. 상기 재배열된 심볼 데이터는 반복 발생기(1422)에 제공된다. 상기 반복 발생기(1322)는 상기 입력 패킷이 164 비트들(20 옥텟들 더하기 4비트들)로 구성된 경우 상기 패킷을 24번 반복, 상기 입력 패킷이 260 비트들(32 옥텟들 더하기 4비트들로 구성된 경우 상기 패킷을 16번 반복, 상기 입력 패킷이 356 비트들(44 옥텟들 더하기 4비트들)로 구성된 경우 상기 패킷을 12번 반복, 상기 입력 패킷이 548 비트들(68 옥텟들 더하기 4비트들)로 구성된 경우 상기 패킷을 8번 반복, 상기 입력 패킷이 740 비트들(92 옥텟들 더하기 4비트들)로 구성된 경우 상기 패킷을 6번 반복, 상기 입력 패킷이 1124 비트들(140 옥텟들 더하기 4비트들)로 구성된 경우 상기 패킷을 4번 반복, 상기 입력 패킷이 1508 비트들(188 옥텟들 더하기 4비트들)로 구성된 경우 상기 패킷을 3번 반복, 상기 입력 패킷이 2276 비트들(284 옥텟들 더하기 4비트들)로 구성된 경우 상기 패킷을 2번 반복하며, 그리고 상기 입력 패킷이 4580 비트들(572 옥텟들 더하기 4비트들)로 구성된 경우 상기 패킷을 반복없이 제공한다. 앞서 설명한 바와 같이, 상기 반복들의 시점들은 의사 잡음 발생기(1421)에 의해 제공된 신호에 따라 의사 무작위 추출로 선택된다.

도 17C를 참조하면, 9188 비트들(1148 옥텟들 더하기 4 비트들)로 구성되는 데이터의 패킷들이 제어 비트 발생기(1424)에 제공된다. 상기 제어 비트 발생기(1424)는 상기 제어 비트 발생기(1400)에 의해 제공되는 상기 제어 비트들에 대한 설명과 같은 기능을 하는 4 제어 비트들을 상기 패킷에 부가한다.

이어, 상기 패킷은 앞서 설명한 바와 같이, 16-비트 CRC를 발생시키고 그 CRC 비트들을 상기 패킷에 부가하는 CRC 비트 발생기(1426)에 제공된다. 이어, 상기 패킷은 앞서 설명한 바와 같이, 8 테일 비트들를 부가하는 테일 비트 발생기(1428)에 제공된다. 이어, 상기 패킷은 구속장이 9인 1/4 비율로 비트들을 컨벌루션 인코딩하는 인코더(1430)에 제공된다. 대안적인 실시예들에서, 상기 인코더(1330)는 리드 솔로몬 인코더와 같은 다른 형태의 인코더일 수 있다. 이어, 인코딩된 심볼들은 소정의 인터리버 형태에 따라 상기 인코딩된 심볼들을 재배열하는 인터리버(1432)에 제공된다.

이상, 상기 바람직한 실시예들의 상세한 설명은 당업자가 본 발명을 실시 또는 사용할 수 있게 한다. 이러한 실시예들에 대한 다양한 변형이 가능하며, 여기서 정의한 일반 원리들은 발명적인 능력의 발휘없이 다른 실시예들에 적용할 수 있다. 따라서, 본 발명은 상술한 실시예들에 의해 한정되는 것이 아니라 여기서 설명된 원리들 및 신규한 특징들과 일관된 가장 넓은 범위가 부여된다.

Claims (47)

1. 가변 비율 데이터를 수신하는 단계;

   상기 가변 비율 데이터를 전송용 시퀀스로 재구성하는 단계; 및

   전송을 위해 상기 재구성된 시퀀스의 정수배(whole number of times) 및 상기 재구성된 시퀀스의 일부를 함께 출력하는 단계를 포함하며, 여기서 이와 같이 반복된 시퀀스 각각은 상기 시퀀스내에서 다른 부분에서 시작하며, 상기 시퀀스가 전송되는 비율이 전송 매체의 비율에 대응하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
2. 제1 항에 있어서, 상기 데이터는 한번 전송된 데이터의 무결점을 판단할 수 있도록 무결 데이터를 부가하여 재구성되는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
3. 제2 항에 있어서, 상기 무결 데이터는 복조 플래그를 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
4. 제2 항 또는 제3 항에 있어서, 상기 무결 데이터로는 순환 중복 검사 데이터를 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 데이터는 데이터를 인코딩된 심볼들로 변환하여 재구성되는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
6. 제5 항에 있어서, 상기 데이터는 컨벌루션 인코딩으로 재구성되는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
7. 제5 항에 있어서, 상기 데이터는 에러 정정/검출 인코딩으로 재구성되는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
8. 제5 항에 있어서, 상기 데이터는 상기 인코딩된 심볼들을 블록 인터리빙하여 재구성되는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
9. 제8 항에 있어서, 상기 데이터를 로우(row)로 버퍼에서 읽혀들여지고(read into) 칼럼(column)으로 버퍼에서 읽혀나감(read out)으로써 상기 데이터가 재구성되는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
10. 제5 항에 있어서, 상기 데이터는 상기 인코딩된 심볼들을 비트 반전(reversal) 인터리빙함으로써 재구성되는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
11. 제5 항에 있어서, 상기 데이터는 상기 인코딩된 심볼들을 컨벌루션 인터리빙함으로써 재구성되는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
12. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 방법은 스크램블된 데이터 패킷을 발생시키기 위해 상기 재구성된 데이터 시퀀스를 스크램블하는 단계를 더 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
13. 제12 항에 있어서, 상기 재구성된 데이터 시퀀스는 확산 코드로 스크램블되는 것은 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
14. 제13 항에 있어서, 상기 확산 코드는 발생된 긴 코드를 데시메이팅함으로써 발생되는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
15. 제12 항에 있어서, 상기 방법은 전력 제어 비트로 상기 스크램블된 데이터 패킷을 펀쳐링하는 단계를 더 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
16. 제12 항에 있어서, 상기 방법은 상기 스크램블된 데이터 패킷을 I 및 Q 출력들로 다중화 및 맵핑하는 단계를 더 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
17. 제16 항에 있어서, 상기 I 및 Q 출력들은 왈쉬 시퀀스로 곱해지는 것을 특징으로 하는 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하는 방법.
18. 가변 비율 데이터를 수신하기 위한 수단;

    상기 가변 비율 데이터를 전송용 시퀀스로 재구성하기 위한 수단; 및

    전송을 위해 상기 재구성된 시퀀스의 정수배 및 상기 재구성된 시퀀스의 일부를 함께 출력하기 위한 수단을 포함하며, 여기서 이와 같이 반복된 시퀀스 각각은 상기 시퀀스내에서 다른 부분에서 시작하며, 상기 시퀀스가 전송되는 비율이 전송 매체의 비율에 대응하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
19. 제18 항에 있어서, 상기 재구성 수단은 한번 전송된 데이터의 무결점을 판단할 수 있도록 무결점 데이터를 부가하기 위한 수단을 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
20. 제19 항에 있어서, 상기 재구성 수단은 복조 플래그를 부가하기 위한 수단을 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
21. 제19 항 또는 제20 항에 있어서, 상기 부가 수단은 순환 중복 검사 데이터 발생기를 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
22. 제18 항 내지 제20 항중 어느 한 항에 있어서, 상기 재구성 수단은 상기 데이터를 인코딩된 심볼들로 변환하기 위한 수단을 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
23. 제22 항에 있어서, 상기 재구성 수단은 컨벌루션 인코딩을 포함하는 것을 특 징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
24. 제22 항에 있어서, 상기 재구성 수단은 에러 정정/검출 인코딩 수단을 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
25. 제22 항에 있어서, 상기 재구성 수단은 상기 인코딩된 심볼들을 블록 인터리빙하기 위한 수단을 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
26. 제25 항에 있어서, 상기 블록 인터리빙 수단은 버퍼를 포함하며, 상기 데이터는 상기 버퍼로부터 로우로 읽혀들여지고, 버퍼에서 칼럼으로 읽혀나가는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
27. 제22 항에 있어서, 상기 재구성 수단은 상기 인코딩된 심볼들을 비트 반전 인터리빙하기 위한 수단을 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
28. 제22 항에 있어서, 상기 재구성 수단은 상기 인코딩된 심볼들을 컨벌루션 인터리빙하기 위한 수단을 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
29. 제18 항 내지 제20 항중 어느 한 항에 있어서, 상기 장치는 스크램블된 데이터 패킷을 발생시키기 위해 상기 재구성된 데이터 시퀀스를 스크램블하기 위한 수단을 더 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
30. 제29 항에 있어서, 상기 스크램블 수단은 확산 코드와 합성시키므로써 상기 재구성된 데이터 시퀀스를 스크램블하는 수단을 포함하는 것은 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
31. 제30 항에 있어서, 상기 장치는 발생된 긴 코드를 데시메이팅함으로써 상기 확산 코드를 발생시키기 위한 수단을 더 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
32. 제29 항에 있어서, 상기 장치는 전력 제어 비트로 상기 스크램블된 데이터 패킷을 펀쳐링하기 위한 수단을 더 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
33. 제29 항에 있어서, 상기 장치는 상기 스크램블된 데이터 패킷을 I 및 Q 출력들로 다중화 및 맵핑하기 위한 수단을 더 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
34. 제33 항에 있어서, 상기 장치는 왈쉬 시퀀스로 상기 I 및 Q 출력들을 곱하기 위한 곱셈기를 더 포함하는 것을 특징으로 하는 고정 비율 전송 매체에서 전송을 위한 가변 비율 데이터를 처리하기 위한 장치.
35. 1.2288 MHz 대역 전송을 위한 172 비트의 데이터 프레임을 처리하기 위한 장치에 있어서,

    보조 채널을 사용하여 곧 도착될 데이터 프레임을 표시하는 플래그를 부가하기 위한 복조 플래그 발생기;

    상기 데이터 프레임 및 소정의 CRC 포멧에 따라 발생된 체크 비트 시퀀스를 발생시키고, 이를 상기 데이터 프레임에 부가하기 위한 CRC 발생기;

    소정 값의 8 비트 테일을 상기 프레임에 부가하기 위한 테일 비트 발생기;

    소정의 인코더 포멧에 따라 상기 프레임을 인코딩하기 위한 인코더 수단; 및

    인코딩된 심볼들을 재배열하기 위한 인터리버 수단을 포함하는 것을 특징으로 하는 장치.
36. 주(primary) 채널상에서 데이터 프레임을 처리하는 방법에 있어서,

    (a) 적어도 하나의 추가적인 장래(future) 데이터 프레임이 보조 채널상에서 제1국으로부터 제2국으로 전송될 것인지 여부를 결정하는 단계;

    (b) 적어도 하나의 추가적인 장래 데이터 프레임이 보조 채널상에서 제1국으로부터 제2국으로 전송될 것이라는 결정이 이뤄지면 제1국으로부터 제2국으로 주 채널상에서 복조 플래그 비트를 전송하는 단계를 포함하는 데이터 프레임 처리 방법.
37. 제36항에 있어서,

    상기 복조 플래그 비트를 데이터 프레임에 추가하는 단계; 및

    상기 데이터 프레임을 상기 복조 플래그 비트로 인코딩하는 단계를 추가로 포함하는 데이터 프레임 처리 방법.
38. 제37항에 있어서,

    인코딩된 시퀀스를 형성하기 위해 제1 데이터 비율에서 상기 데이터 프레임을 인코딩하는 단계;

    인터리빙된 시퀀스를 형성하기 위해 상기 인코딩된 시퀀스를 인터리빙하는 단계; 및

    상기 인터리빙된 시퀀스의 완전하지 않은(non-integer) 일부를 전송하는 단계를 추가로 포함하는 데이터 프레임 처리 방법.
39. 주 채널상에서 데이터 프레임을 처리하는 장치에 있어서,

    적어도 하나의 추가적인 장래 데이터 프레임이 보조 채널상에서 제1국으로부터 제2국으로 전송될 것인지를 결정하는 수단; 및

    적어도 하나의 추가적인 장래 데이터 프레임이 보조 채널상에서 제1국으로부터 제2국으로 전송될 것이라는 결정이 이뤄지면 제1국으로부터 제2국으로 주채널상에서 복조 플래그 비트를 전송하는 수단을 포함하는 데이터 프레임 처리 장치.
40. 제39항에 있어서,

    데이터 프레임에 복조 플래그 비트를 추가하는 수단; 및

    상기 복조 플래그 비트로 상기 데이터 프레임을 인코딩하는 수단을 추가로 포함하는 데이터 프레임 처리 장치.
41. 제40항에 있어서,

    인코딩된 시퀀스를 형성하기 위해 제1 데이터 비율에서 상기 데이터 프레임을 인코딩하는 수단;

    인터리빙된 시퀀스를 형성하기 위해 상기 인코딩된 시퀀스를 인터리빙하는 수단; 및

    상기 인터리빙된 시퀀스의 완전하지 않은(non-integer) 일부를 전송하는 수단을 추가로 포함하는 데이터 프레임 처리 장치.
42. 데이터 처리 방법에 있어서,

    데이터 프레임이 보조 채널상에서 제1국으로부터 제2국으로 전송될 것인지 여부를 결정하는 단계;및

    데이터 프레임이 보조 채널상에서 제1국으로부터 제2국으로 전송될 것이라는 결정이 이뤄지면 제1국으로부터 제2국으로 주 채널상에서 복조 플래그 비트를 전송하는 단계를 포함하는 데이터 처리 방법.
43. 데이터 처리 장치에 있어서,

    데이터 프레임이 보조 채널상에서 제1국으로부터 제2국으로 전송될 것인지 여부를 결정하는 수단;및

    데이터 프레임이 보조 채널상에서 제1국으로부터 제2국으로 전송될 것이라는 결정이 이뤄지면 제1국으로부터 제2국으로 주 채널상에서 복조 플래그 비트를 전송하는 수단을 포함하는 데이터 처리 장치.
44. 주 채널상에서 데이터 프레임을 처리하는 장치에 있어서,

    적어도 하나의 데이터 프레임이 보조 채널상에서 제1국으로부터 제2국으로 전송될 것이라는 결정이 이뤄지는 경우 복조 플래그를 발생시키도록 구현된 복조 플래그 발생기; 및

    상기 복조 플래그를 전송하도록 구현된 송신기를 포함하는 데이터 프레임 처리 장치.
45. 제44항에 있어서,

    인코딩된 시퀀스를 형성하기 위해 데이터 및 복조 플래그를 인코딩하도록 구현된 인코더를 추가로 포함하는 데이터 프레임 처리 장치.
46. 제45항에 있어서,

    인터리빙된 시퀀스를 형성하기 위해 인코딩된 시퀀스를 인터리빙하도록 구현된 인터리버를 추가로 포함하는 데이터 프레임 처리 장치.
47. 제46항에 있어서,

    복조 플래그를 전송하도록 구현된 상기 송신기는 상기 인터리빙된 시퀀스의 완전하지 않은(non-integer) 일부를 전송하도록 구현된 송신기를 포함하는 데이터 프레임 처리 장치.

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