KR100562304B1 - Test pattern of semiconductor chip - Google Patents

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Abstract

본 발명이 이루고자 하는 기술적 과제는 기본 트랜지스터 특성 외에도 인버터 특성을 동시에 모니터링 할 수 있는 CMOS테스트패턴을 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a CMOS test pattern that can simultaneously monitor the inverter characteristics in addition to the basic transistor characteristics.

본 발명에 따른 반도체칩은 테스트패턴은, NMOS트랜지스터 및 PMOS트랜지스터를 포함하고, NMOS트랜지스터의 기판 및 소스를 전기적으로 연결되고, NMOS트랜지스터의 게이트 및 PMOS트랜지스터의 게이트를 전기적으로 연결되며, NMOS트랜지스터의 드레인 및 PMOS트랜지스터의 드레인을 전기적으로 연결되고 및 PMOS트랜지스터의 기판 및 소스를 전기적으로 연결된다.In the semiconductor chip according to the present invention, a test pattern includes an NMOS transistor and a PMOS transistor, and electrically connects a substrate and a source of the NMOS transistor, electrically connects a gate of the NMOS transistor and a gate of the PMOS transistor, and an NMOS transistor. The drain and the drain of the PMOS transistor are electrically connected and the substrate and source of the PMOS transistor are electrically connected.

본 발명에 따른 CMOS테스트패턴을 이용하면, NMOS 및 PMOS트랜지스터 각각의 기본 트랜지스터 특성뿐만 아니라 CMOS인버터 특성을 동시에 모니터링할 수 있고, NMOS 또는 PMOS 단위소자 특성보다는 CMOS회로에 좀 더 근접한 트랜지스터의 특성을 모니터링할 수 있다. 이에 더하여, 본 발명에 따른 CMOS테스트패턴에서는 전극패드가 4개로 줄어들어 테스트패턴 형성영역이 감소될 수 있다.Using the CMOS test pattern according to the present invention, it is possible to simultaneously monitor not only the basic transistor characteristics of the NMOS and PMOS transistors, but also the CMOS inverter characteristics, and monitor the characteristics of the transistors closer to the CMOS circuit than the NMOS or PMOS unit device characteristics. can do. In addition, in the CMOS test pattern according to the present invention, the electrode pads may be reduced to four, thereby reducing the test pattern formation region.

반도체칩, 테스트, 포화전류, 소자특성Semiconductor Chip, Test, Saturation Current, Device Characteristics

Description

반도체칩의 테스트패턴{Test pattern of semiconductor chip} Test pattern of semiconductor chip

도 1은 NMOS트랜지스터의 특성을 테스트하기 위하여 일반적으로 사용되는 테스트패턴(A)의 단면 구성을 개략적으로 보여주는 도면이다.FIG. 1 is a diagram schematically illustrating a cross-sectional configuration of a test pattern A which is generally used to test characteristics of an NMOS transistor.

도 2는 본 발명의 실시예에 따른 CMOS테스트패턴(B)의 단면 구성을 개략적으로 보여주는 도면이다.2 is a diagram schematically showing a cross-sectional configuration of a CMOS test pattern (B) according to an embodiment of the present invention.

도 3은 본 발명에 따른 3개의 CMOS테스트패턴(B)이 형성된 인버터어레이패턴(C)의 등가회로도이다.3 is an equivalent circuit diagram of an inverter array pattern C having three CMOS test patterns B according to the present invention.

본 발명은 반도체칩의 테스트패턴에 관한 것으로, 특히, CMOS를 이용하는 반도체칩의 특성을 테스트하기 위한 CMOS테스트패턴에 관한 것이다. The present invention relates to a test pattern of a semiconductor chip, and more particularly, to a CMOS test pattern for testing the characteristics of a semiconductor chip using a CMOS.

일반적으로, 제조된 반도체칩의 특성을 모니터링하기 위하여, 칩 외부의 빈 공간(Scribe Line)에는 웨이퍼의 특성(기초 트랜지스터 특성, 각종 저항성분 등)을 모니터링할 수 있는 테스트패턴이 형성되고, 이 테스트패턴을 이용하여 반도체집의 성능을 모니터링할 수 있는 테스트가 진행된다. In general, in order to monitor the characteristics of the manufactured semiconductor chip, a test pattern for monitoring the characteristics of the wafer (base transistor characteristics, various resistance components, etc.) is formed in a scribe line outside the chip. A test is conducted to monitor the performance of the semiconductor collection using the pattern.

이와 같은 테스트패턴(Test Pattern)으로서 일반적으로 NMOS트랜지스터 및 PMOS트랜지스터를 각각 형성하여 각각 테스트를 진행한다.As such a test pattern, an NMOS transistor and a PMOS transistor are generally formed, respectively, and the tests are performed.

도 1은 NMOS트랜지스터의 특성을 테스트하기 위하여 일반적으로 사용되는 테스트패턴(A)의 단면 구성을 개략적으로 보여주는 도면이다.FIG. 1 is a diagram schematically illustrating a cross-sectional configuration of a test pattern A which is generally used to test characteristics of an NMOS transistor.

도 1에서, 테스트패턴(A)은 NMOS트랜지스터로서, NMOS기판전극(A01), NMOS소스전극(A02), NMOS게이트(A03), NMOS드레인(A04)을 포함한다. In FIG. 1, the test pattern A is an NMOS transistor and includes an NMOS substrate electrode A01, an NMOS source electrode A02, an NMOS gate A03, and an NMOS drain A04.

NMOS기판전극(A01)에 소정의 기준전압, 예컨대 접지전압을 인가하고, NMOS게이트(A03), NMOS드레인(A04)에 각각 소정의 전압을 인가한 후 트랜지스터의 포화드레인전류(Saturation Drain Current, Idsat) 및 문턱전압(Vth) 등 소자특성을 나타내는 변수들을 측정하는 테스트를 수행하게 된다. After applying a predetermined reference voltage, for example, a ground voltage to the NMOS substrate electrode A01, and applying a predetermined voltage to the NMOS gate A03 and the NMOS drain A04, respectively, the saturation drain current (Idsat) of the transistor. ) And a test to measure variables indicating device characteristics such as threshold voltage (Vth).

이와 같은 테스트를 통하여 반도체칩의 특성을 모니터링할 수 있다. Through such a test, the characteristics of the semiconductor chip can be monitored.

그러나, 종래와 같은 테스트패턴은, NMOS트랜지스터 및 PMOS트랜지스터를 각각 별개로 형성하므로 번거로울 뿐만 아니라 기본 트랜지스터 특성 외에도 인버터 특성을 동시에 모니터링 할 수 없다는 문제점을 안고 있다. However, the conventional test pattern is not only cumbersome because the NMOS transistors and the PMOS transistors are formed separately, but also have the problem that the inverter characteristics cannot be simultaneously monitored in addition to the basic transistor characteristics.

본 발명이 이루고자 하는 기술적 과제는 기본 트랜지스터 특성 외에도 인버터 특성을 동시에 모니터링 할 수 있는 CMOS테스트패턴을 제공하는 것이다.The technical problem to be achieved by the present invention is to provide a CMOS test pattern that can simultaneously monitor the inverter characteristics in addition to the basic transistor characteristics.

본 발명의 하나의 특징에 따른 반도체칩은 테스트패턴은, According to one aspect of the present invention, a semiconductor chip has a test pattern,

NMOS트랜지스터 및 PMOS트랜지스터를 포함하고,Including an NMOS transistor and a PMOS transistor,

상기 NMOS트랜지스터의 기판 및 소스를 전기적으로 연결하는 제1전극;A first electrode electrically connecting the substrate and the source of the NMOS transistor;

상기 NMOS트랜지스터의 게이트 및 상기 PMOS트랜지스터의 게이트를 전기적으로 연결하는 제2전극;A second electrode electrically connecting the gate of the NMOS transistor and the gate of the PMOS transistor;

상기 NMOS트랜지스터의 드레인 및 상기 PMOS트랜지스터의 드레인을 전기적으로 연결하는 제3전극; 및A third electrode electrically connecting the drain of the NMOS transistor and the drain of the PMOS transistor; And

상기 PMOS트랜지스터의 기판 및 소스를 전기적으로 연결하는 제4전극을 포함한다.And a fourth electrode electrically connecting the substrate and the source of the PMOS transistor.

또한, 상기 테스트패턴을 복수개 포함하고, 복수의 테스트패턴 중에서 제1테스트패턴의 제3전극과 인접한 제2테스트패턴의 제2전극이 전기적으로 연결되는 제5전극을 포함할 수 있다.In addition, the test pattern may include a plurality of test patterns, and among the plurality of test patterns, the third electrode of the first test pattern may include a fifth electrode electrically connected to the second electrode of the second test pattern.

본 발명의 다른 특징에 따른 반도체칩의 테스트 방법은, 앞서 기재한 반도체칩의 테스트패턴을 이용하여 상기 반도체칩을 테스트하는 방법으로서,A test method of a semiconductor chip according to another aspect of the present invention is a method of testing the semiconductor chip using the test pattern of the semiconductor chip described above,

상기 NMOS트랜지스터는 상기 제2전극 및 제4전극에 하이전압을 인가하고, 상기 제3전극에 로우전압을 인가하여 특성을 테스트하고,The NMOS transistor applies a high voltage to the second electrode and the fourth electrode, and applies a low voltage to the third electrode to test the characteristics.

상기 PMOS트랜지스터는 상기 제2전극 및 제3전극에 로우전압을 인가하고, 상기 제4전극에 하이전압을 인가하여 특성을 테스트한다.The PMOS transistor applies a low voltage to the second electrode and a third electrode, and applies a high voltage to the fourth electrode to test the characteristic.

또한, 상기 테스트패턴을 복수개 포함하고, 복수의 테스트패턴 중에서 하나의 테스트패턴의 제3전극과 인접한 다른 테스트패턴의 제2전극이 전기적으로 연결되는 제5전극을 포함하는 테스트패턴에서, 제1전극에 로우전압을 인가하고, 제4전극에 하이전극을 인가하며, 제5전극을 플로팅시키고, 제2전극에 소정의 전압을 인가함으로써 복수의 테스트패턴의 인버터 특성을 테스트할 수 있다.The first electrode may include a plurality of test patterns, and includes a fifth electrode in which a third electrode of one test pattern and a second electrode of another test pattern adjacent to each other are electrically connected among the plurality of test patterns. The inverter characteristics of the plurality of test patterns may be tested by applying a low voltage to the fourth electrode, applying a high electrode to the fourth electrode, floating the fifth electrode, and applying a predetermined voltage to the second electrode.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like parts are designated by like reference numerals throughout the specification.

먼저, 본 발명의 실시예에 따른 CMOS테스트패턴에 대하여 도 2 및 도 3을 참고로 하여 상세하게 설명한다.First, a CMOS test pattern according to an embodiment of the present invention will be described in detail with reference to FIGS. 2 and 3.

도 2는 본 발명의 실시예에 따른 CMOS트랜지스터의 특성을 테스트하기 위한 CMOS테스트패턴(B)의 단면 구성을 개략적으로 보여주는 도면이다.2 is a diagram schematically illustrating a cross-sectional configuration of a CMOS test pattern B for testing characteristics of a CMOS transistor according to an exemplary embodiment of the present invention.

도 2에 도시된 CMOS테스트패턴(B)은, P웰상에 형성된 NMOS트랜지스터 및 N웰상에 형성된 PMOS트랜지스터를 포함한다. The CMOS test pattern B shown in FIG. 2 includes an NMOS transistor formed on the P well and a PMOS transistor formed on the N well.

도 2에서, CMOS테스트패턴(B)은, NMOS기판과 NMOS소스가 전기적으로 연결된 전극(B01), NMOS게이트과 PMOS게이트가 전기적으로 연결된 전극(B02), NMOS드레인과 PMOS드레인이 전기적으로 연결된 전극(B03) 및 PMOS기판과 PMOS소스가 전기적으로 연결된 전극(B04)을 포함한다.In FIG. 2, the CMOS test pattern B includes an electrode B01 electrically connected to an NMOS substrate and an NMOS source, an electrode B02 electrically connected to an NMOS gate and a PMOS gate, and an electrode electrically connected to an NMOS drain and a PMOS drain ( B03) and an electrode B04 electrically connected to the PMOS substrate and the PMOS source.

다음, 본 발명에 따른 CMOS테스트패턴(B)의 동작에 대하여 설명한다.Next, the operation of the CMOS test pattern B according to the present invention will be described.

먼저, 전극(B01) 및 전극(B03)에 로우전압(Low Voltage)을 인가하고, 전극(B02) 및 전극(B04)에 하이전압(High Voltage)을 인가한다.First, a low voltage is applied to the electrodes B01 and B03, and a high voltage is applied to the electrodes B02 and B04.

그러면 NMOS트랜지스터에는 채널이 형성되어 NMOS의 포화드레인전류(Idsat) 를 측정할 수 있다.Then, a channel is formed in the NMOS transistor to measure the saturation drain current Idsat of the NMOS.

한편, 전극(B01) 및 전극(B02)에 로우전압을 인가하고, 전극(B03) 및 전극(B04)에 하이전압을 가하면 PMOS트랜지스터의 포화드레인전류(Idsat)를 얻을 수 있다.On the other hand, when a low voltage is applied to the electrodes B01 and B02 and high voltages are applied to the electrodes B03 and B04, the saturated drain current Idsat of the PMOS transistor can be obtained.

CMOS테스트패턴(B)을 이용함으로써 기본 트랜지스터 특성 및 인버터 특성을 동시에 모니터링할 수 있으며, 또한, NMOS 또는 PMOS 단위소자 특성보다는 CMOS 회로에 좀 더 근접한 트랜지스터의 특성을 모니터링할 수 있다. By using the CMOS test pattern (B), it is possible to monitor the basic transistor characteristics and inverter characteristics at the same time, and also to monitor the characteristics of the transistor closer to the CMOS circuit than the NMOS or PMOS unit device characteristics.

이에 더하여, CMOS테스트패턴으로서 NMOS트랜지스터 및 PMOS트랜지스터를 개별적으로 형성하는 경우 전극패드가 총 8개(NMOS에서 게이트, 소스, 드레인 및 기판, PMOS에거 게이트, 소스, 드레인 및 기판)가 필요하나, 본 발명에 따른 CMOS테스트패턴(B)에서는 전극패드가 4개(B01, B02, B03, B04)로 줄어들어 CMOS테스트패턴 형성영역이 감소될 수 있다.In addition, when forming NMOS transistors and PMOS transistors separately as a CMOS test pattern, eight electrode pads (gate, source, drain and substrate in NMOS, gate, source, drain, and substrate in NMOS) are required. In the CMOS test pattern B according to the present invention, the electrode pads are reduced to four (B01, B02, B03, and B04), thereby reducing the CMOS test pattern formation region.

도 3은 본 발명에 따른 3개의 CMOS테스트패턴(B)이 형성된 인버터어레이패턴(Inverter Array Pattern, C)의 등가회로도이다.3 is an equivalent circuit diagram of an inverter array pattern C having three CMOS test patterns B according to the present invention.

도 3에서, 인버터어레이패턴(C)은, 3개의 CMOS테스트패턴들(210, 220, 230)이 전기적으로 연결된 구성을 갖는다.In FIG. 3, the inverter array pattern C has a configuration in which three CMOS test patterns 210, 220, and 230 are electrically connected to each other.

CMOS테스트패턴(210)은, NMOS기판과 NMOS소스가 전기적으로 연결된 전극(B01), NMOS드레인과 PMOS드레인이 전기적으로 연결된 전극(B03) 및 PMOS기판과 PMOS소스가 전기적으로 연결된 전극(B04)을 포함한다.The CMOS test pattern 210 includes an electrode B01 electrically connected to an NMOS substrate and an NMOS source, an electrode B03 electrically connected to an NMOS drain and a PMOS drain, and an electrode B04 electrically connected to a PMOS substrate and a PMOS source. Include.

CMOS테스트패턴(220)은, NMOS기판과 NMOS소스가 전기적으로 연결된 전극(B01), PMOS기판과 PMOS소스가 전기적으로 연결된 전극(B04)을 포함한다. 또한 CMOS테스트패턴(220)의 NMOS드레인과 PMOS드레인이 전기적으로 연결된 전극은 CMOS테스트패턴(210)의 게이트와 연결되어 전극(C02)을 형성한다.The CMOS test pattern 220 includes an electrode B01 electrically connected to an NMOS substrate and an NMOS source, and an electrode B04 electrically connected to a PMOS substrate and a PMOS source. In addition, the electrode electrically connected to the NMOS drain and the PMOS drain of the CMOS test pattern 220 is connected to the gate of the CMOS test pattern 210 to form an electrode C02.

CMOS테스트패턴(230)은, NMOS기판과 NMOS소스가 전기적으로 연결된 전극(B01), NMOS게이트과 PMOS게이트가 전기적으로 연결된 전극(B02) 및 PMOS기판과 PMOS소스가 전기적으로 연결된 전극(B04)을 한다. 또한 CMOS테스트패턴(230)의 NMOS드레인과 PMOS드레인이 전기적으로 연결된 전극은 CMOS테스트패턴(220)의 게이트와 연결되어 전극(C01)을 형성한다.The CMOS test pattern 230 includes an electrode B01 electrically connected to the NMOS substrate and the NMOS source, an electrode B02 electrically connected to the NMOS gate and the PMOS gate, and an electrode B04 electrically connected to the PMOS substrate and the PMOS source. . In addition, the electrode electrically connected to the NMOS drain and the PMOS drain of the CMOS test pattern 230 is connected to the gate of the CMOS test pattern 220 to form an electrode C01.

다음은, 인버터어레이패턴(C)의 동작에 대하여 설명한다. Next, the operation of the inverter array pattern C will be described.

전극(B04)에 하이전압을 인가하고, 전극(B01)에 로우전압을 인가하고, 전극(C01) 및 전극(B03)을 플로팅(Floating)시키면, 전극(B02)에 인가한 전압이 2번 인버팅되어 전극(C02)으로 출력된다. When a high voltage is applied to the electrode B04, a low voltage is applied to the electrode B01, and the electrodes C01 and B03 are floated, the voltage applied to the electrode B02 is twice. Butted and output to the electrode (C02).

따라서 전극(C02)은 공통드레인(Common Drain)으로 이용되는 것이고, 전극(C02)에서 포화드레인전류(Idsat)를 측정함으로써 CMOS테스트패턴(230) 및 CMOS테스트패턴(220)의 트랜지스터 특성 및 인버터 특성을 모니터링할 수 있다. Therefore, the electrode C02 is used as a common drain, and transistor characteristics and inverter characteristics of the CMOS test pattern 230 and the CMOS test pattern 220 are measured by measuring the saturation drain current Idsat at the electrode C02. Can be monitored.

한편, 전극(B04)에 하이전압을 인가하고, 전극(B01)에 로우전압을 인가하고, 전극(C01) 및 전극(C02)을 플로팅시키면, 전극(B02)에 인가한 전압이 3번 인버팅되어 전극(B03)으로 출력된다. On the other hand, when a high voltage is applied to the electrode B04, a low voltage is applied to the electrode B01, and the electrodes C01 and C02 are floated, the voltage applied to the electrode B02 is inverted three times. And output to the electrode B03.

따라서 전극(B03)은 공통드레인(Common Drain)으로 이용되는 것이고, 전극(B03)에서 포화드레인전류(Idsat)를 측정함으로써 CMOS테스트패턴(230), CMOS 테스트패턴(220) 및 CMOS테스트패턴(210)의 트랜지스터 특성 및 인버터 특성을 모니터링할 수 있다. Therefore, the electrode B03 is used as a common drain, and the saturation drain current Idsat is measured at the electrode B03 to determine the CMOS test pattern 230, the CMOS test pattern 220, and the CMOS test pattern 210. Transistor characteristics and inverter characteristics can be monitored.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명은 이에 한정되는 것은 아니며, 그 외의 다양한 변경이나 변형이 가능하다. Although the preferred embodiment of the present invention has been described in detail above, the present invention is not limited thereto, and various other changes and modifications are possible.

본 발명에 따른 CMOS테스트패턴을 이용하면, NMOS 및 PMOS트랜지스터 각각의 기본 트랜지스터 특성뿐만 아니라 CMOS인버터 특성을 동시에 모니터링할 수 있다.By using the CMOS test pattern according to the present invention, it is possible to simultaneously monitor the CMOS inverter characteristics as well as the basic transistor characteristics of each of the NMOS and PMOS transistors.

또한 본 발명에 따른 CMOS테스트패턴을 이용함으로써 NMOS 또는 PMOS 단위소자 특성보다는 CMOS회로에 좀 더 근접한 트랜지스터의 특성을 모니터링할 수 있다. In addition, by using the CMOS test pattern according to the present invention it is possible to monitor the characteristics of the transistor closer to the CMOS circuit than the characteristics of the NMOS or PMOS unit device.

이에 더하여, CMOS테스트패턴으로서 NMOS트랜지스터 및 PMOS트랜지스터를 개별적으로 형성하는 경우 전극패드가 총 8개(NMOS에서 게이트, 소스, 드레인 및 기판, PMOS에거 게이트, 소스, 드레인 및 기판)가 필요하나, 본 발명에 따른 CMOS테스트패턴에서는 전극패드가 4개로 줄어들어 테스트패턴 형성영역이 감소될 수 있다.In addition, when forming NMOS transistors and PMOS transistors separately as a CMOS test pattern, eight electrode pads (gate, source, drain and substrate in NMOS, gate, source, drain, and substrate in NMOS) are required. In the CMOS test pattern according to the present invention, the electrode pad is reduced to four, so that the test pattern formation region can be reduced.

Claims (4)

NMOS트랜지스터 및 PMOS트랜지스터를 포함하고, 상기 NMOS트랜지스터의 기판 및 소스를 전기적으로 연결하는 제1전극; 상기 NMOS트랜지스터의 게이트 및 상기 PMOS트랜지스터의 게이트를 전기적으로 연결하는 제2전극; 상기 NMOS트랜지스터의 드레인 및 상기 PMOS트랜지스터의 드레인을 전기적으로 연결하는 제3전극; 및 상기 PMOS트랜지스터의 기판 및 소스를 전기적으로 연결하는 제4전극을 포함하는 제1 , 제2 및 제3 CMOS 반도체 패턴을 포함하며,A first electrode including an NMOS transistor and a PMOS transistor, the first electrode electrically connecting a substrate and a source of the NMOS transistor; A second electrode electrically connecting the gate of the NMOS transistor and the gate of the PMOS transistor; A third electrode electrically connecting the drain of the NMOS transistor and the drain of the PMOS transistor; And first, second and third CMOS semiconductor patterns including a fourth electrode electrically connecting the substrate and the source of the PMOS transistor. 상기 제1 CMOS 반도체 패턴의 제3 전극과 상기 제2 CMOS 반도체 패턴의 제2 전극은 연결되어 있고,A third electrode of the first CMOS semiconductor pattern and a second electrode of the second CMOS semiconductor pattern are connected, 상기 제2 CMOS 반도체 패턴의 제3 전극과 상기 제3 CMOS 반도체 패턴의 제2 전극도 연결되어 있으며,A third electrode of the second CMOS semiconductor pattern and a second electrode of the third CMOS semiconductor pattern are also connected, 상기 제1 CMOS 반도체 패턴의 제2 전극과 상기 제3 CMOS 반도체 패턴의 제3 전극은 서로 다른 전압이 인가되는 반도체칩의 테스트패턴.The test pattern of the semiconductor chip to which a different voltage is applied to the second electrode of the first CMOS semiconductor pattern and the third electrode of the third CMOS semiconductor pattern. 제1항에서,In claim 1, 상기 제1 CMOS 반도체 패턴의 제3 전극과 상기 제2 CMOS 반도체 패턴의 제2 전극은 제5 전극으로 연결되어 있고,A third electrode of the first CMOS semiconductor pattern and a second electrode of the second CMOS semiconductor pattern are connected to a fifth electrode, 상기 제2 CMOS 반도체 패턴의 제3 전극과 상기 제3 CMOS 반도체 패턴의 제2 전극은 제6 전극으로 연결되어 있는 반도체칩의 테스트패턴.And a third electrode of the second CMOS semiconductor pattern and a second electrode of the third CMOS semiconductor pattern are connected to a sixth electrode. 제1항에 기재된 반도체칩의 테스트패턴을 이용하여 상기 반도체칩을 테스트하는 방법에 있어서,In the method for testing the semiconductor chip using the test pattern of the semiconductor chip according to claim 1, 상기 NMOS트랜지스터는 상기 제2전극 및 제4전극에 하이전압을 인가하고, 상 기 제3전극에 로우전압을 인가하여 특성을 테스트하고,The NMOS transistor applies a high voltage to the second electrode and the fourth electrode, and applies a low voltage to the third electrode to test the characteristics. 상기 PMOS트랜지스터는 상기 제2전극 및 제3전극에 로우전압을 인가하고, 상기 제4전극에 하이전압을 인가하여 특성을 테스트하는 반도체칩의 테스트방법.The PMOS transistor applies a low voltage to the second electrode and the third electrode, and applies a high voltage to the fourth electrode to test the characteristics of the semiconductor chip. 제3항에 있어서,The method of claim 3, 상기 테스트패턴을 복수개 포함하고, 복수의 테스트패턴 중에서 하나의 테스트패턴의 제3전극과 인접한 다른 테스트패턴의 제2전극이 전기적으로 연결되는 제5전극을 포함하는 테스트패턴에서, In the test pattern comprising a plurality of the test pattern, and including a fifth electrode of the plurality of test patterns, the third electrode of one test pattern and the second electrode of the other test pattern adjacent to the electrically connected, 제1전극에 로우전압을 인가하고, 제4전극에 하이전극을 인가하며, 제5전극을 플로팅시키고, 제2전극에 소정의 전압을 인가함으로써 복수의 테스트패턴의 인버터 특성을 테스트하는 반도체칩의 테스트방법.A semiconductor chip for testing inverter characteristics of a plurality of test patterns by applying a low voltage to a first electrode, applying a high electrode to a fourth electrode, floating a fifth electrode, and applying a predetermined voltage to the second electrode. Test method.
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