KR100246187B1 - Test pattern - Google Patents

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Abstract

본 발명은 반도체기판 상의 개별 칩 영역들의 가장자리에 상기 개별 칩들을 분리하기 위한 여유 영역인 스크라이브라인영역 상에 소자의 신뢰성을 측정하기 위해 트랜지스터 형태로 형성된 테스트패턴에 관한 것으로, 반도체기판 상에 형성된 필드산화막과, 반도체기판에 상기 필드산화막과 인접되게 적어도 2개 이상을 가지며 전기적으로 형성된 드레인영역과, 반도체기판 상의 소오스영역과 드레인영역 사이에 형성된 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 게이트영역을 갖는다.The present invention relates to a test pattern formed in the form of a transistor in order to measure the reliability of the device on the scribe line region, which is a free area for separating the individual chips at the edges of the individual chip regions on the semiconductor substrate. A gate region having an oxide film, at least two drain regions electrically formed on the semiconductor substrate adjacent to the field oxide film, and at least two formed between a source region and a drain region on the semiconductor substrate and electrically connected to each other; Has

따라서, 본 발명에서는 드레인영역에 스트레스 전압을 인가 시, 필드산화막으로 전류가 뉴설되는 것을 방지가능하여 신뢰성을 테스트하는 시간이 짧아지는 잇점이 있다.Therefore, in the present invention, when a stress voltage is applied to the drain region, current can be prevented from being formed into the field oxide film, and thus the test time for reliability is shortened.

Description

테스트패턴Test pattern

본 발명은 반도체기판 상의 개별 칩 영역들의 가장자리에 형성된 스크라이브라인(scribe line) 영역 상에 소자의 신뢰성을 측정하기 위해 트랜지스터 형태로 형성되어 소자의 신뢰성을 평가하기 위한 테스트패턴(test pattern)에 관한 것으로, 특히, 드레인(drain)에 동작전압 이상의 전압을 가할 시에 누설없이 빠른 테스트가 가능한 테스트패턴에 관한 것이다.The present invention relates to a test pattern for evaluating the reliability of the device is formed in the form of a transistor to measure the reliability of the device on the scribe line region formed on the edge of the individual chip areas on the semiconductor substrate In particular, the present invention relates to a test pattern capable of fast testing without leakage when applying a voltage higher than an operating voltage to a drain.

테스트패턴은 소자의 전공정 또는 부분적인 공정으로 완성되는, 이른 바 TEG(Test Element Group)에 의해 여러가지 전기적 측정을 해서 실제 소자의 특성을 모니터하기 위한 것이다.The test pattern is to monitor the characteristics of the actual device by making various electrical measurements by a so-called TEG (Test Element Group), which is completed in the entire process or partial process of the device.

이러한 테스트패턴은 칩 영역에 트랜지스터들을 형성할 때 개별 칩들 사이의 칩 분리시 제거되는 여유영역인 스크라이브라인영역에 동시에 트랜지스터 형태로 형성된다.Such a test pattern is simultaneously formed in the form of a transistor in a scribe-brain area, which is a free area removed during chip separation between individual chips when forming transistors in a chip area.

상술한 테스트패턴을 이용하여 소자의 신뢰성 평가시, 이 테스트패턴을 이루는 트랜지스터의 드레인에 동작전압 이상을 인가하여 스트레스를 가하여서 전류 변화등의 소자특성이 10% 이상 변하는 시점을 측정하므로써 소자의 수명시간을 평가한다. 즉, 드레인전압에서의 소자특성이 10% 변하는 시간이 곧 소자의 수명시간으로, 테스트패턴을 통해 소자특성을 테스트하여 개별 칩영역에 형성된 트랜지스터의 수명시간을 간접적으로 알 수 있다.When evaluating the reliability of the device by using the above-described test pattern, the lifetime of the device is measured by applying a stress to the drain of the transistor forming the test pattern by applying an abnormal operating voltage and measuring the time when the device characteristic such as current change changes by 10% or more. Evaluate your time. That is, the time when the device characteristic changes by 10% in the drain voltage is the life time of the device, and the life time of the transistors formed in the individual chip regions can be indirectly known by testing the device characteristics through a test pattern.

도 1 은 종래기술에 따른 테스트패턴의 사시도이다.1 is a perspective view of a test pattern according to the prior art.

종래의 테스트패턴은 도 1 을 참조하면, 반도체기판(100) 상에 형성된 필드산화막(102)과, 반도체기판(100)에 필드산화막(102)과 인접되어 전기적으로 서로 연결되게 형성된 드레인영역(106)과, 소오스영역(104)와, 반도체기판(100) 상의 드레인 영역(106) 과 소오스영역(104) 사이에 형성된 게이트(110)을 갖는다. 그리고 도면번호 108 은 게이트산화막을 지칭한 것이다.Referring to FIG. 1, the conventional test pattern includes a field oxide film 102 formed on the semiconductor substrate 100 and a drain region 106 formed on the semiconductor substrate 100 to be electrically connected to the field oxide film 102. ), A source region 104, and a gate 110 formed between the drain region 106 and the source region 104 on the semiconductor substrate 100. Reference numeral 108 designates a gate oxide film.

이 때, 소오스/드레인영역(104)(106) 은 반도체기판(100)과 서로 다른 도전형으로 도핑된다.At this time, the source / drain regions 104 and 106 are doped with a different conductivity type from the semiconductor substrate 100.

이와같은 종래의 테스트패턴을 이용하여 소자의 신뢰성을 측정하기 위해서는 우선, 드레인영역(106)에 동작전압 이상의 전압을 인가한다.In order to measure the reliability of the device using such a conventional test pattern, first, a voltage equal to or greater than the operating voltage is applied to the drain region 106.

드레인영역(106)에 동작전압 이상의 전압을 가했을 때, 드레인 근처의 스트레스에 의해 전계가 증가하여 발생된 캐리어는 소오스영역 쪽으로 향하고 일부는 장벽을 터널링하여 게이트산화막(108) 속으로 이송된다.When a voltage equal to or greater than the operating voltage is applied to the drain region 106, an electric field is increased by the stress near the drain, and the carrier is directed toward the source region, and part of the carrier tunnels a barrier and is transferred into the gate oxide film 108.

이러한 캐리어는 게이트산화막(108) 속에서 포획할 수 있으며, 여기에서 문턱전압과 I-V 특성을 변화시킨다. 즉, 드레인영역(106) 근처의 스트레스에 의해 생긴 캐리어에 의해 트랜지스터의 소자특성이 변하게 된다.Such carriers can be trapped in the gate oxide film 108, where the threshold voltage and I-V characteristics are changed. That is, the device characteristics of the transistor are changed by the carrier caused by the stress near the drain region 106.

이 때, 변화된 전류특성이 10% 변하는 시간인 소자의 수명시간을 체크한다. 이러한 과정을 각각 다른 스트레스 전압에서 최소 3번 이상 가해주고 그 시간을 측정함으로써 정확한 평가를 실시한다.At this time, the life time of the device, which is the time when the changed current characteristic changes by 10%, is checked. This process is performed at least three times at different stress voltages and the time is measured for accurate evaluation.

결과적으로, 스크라이브라인영역 상의 종래의 테스트패턴인 형성된 개별 트랜지스터를 평가하여서 간접적으로 칩영역에 형성된 트랜지스터의 수명시간을 평가한다.As a result, the lifetime of the transistor formed in the chip region is indirectly evaluated by evaluating the formed individual transistors, which are conventional test patterns on the scribe line region.

그러나, 종래의 테스트패턴에서는 동작전압 이상의 전압을 게이트영역에 인가할시, 전류가 드레인영역에 인접된 필드산화층으로 누설된다.However, in the conventional test pattern, when a voltage higher than the operating voltage is applied to the gate region, current leaks to the field oxide layer adjacent to the drain region.

따라서, 이러한 누설로 인하여 소자특성이 변하는 시점인 소자의 조명시간을 체크하는 데에는 보통 3일에서 7일이 소요되는 등의 장시간이 소요되는 문제점이 발생되었다.Therefore, a problem such as a long time, which usually takes 3 to 7 days, is required to check the illumination time of the device, which is a time point at which device characteristics change due to such leakage.

본 발명의 목적은 소자의 신뢰성을 평가 시에 측정시간을 단축가능하도록 형성된 테스트패턴을 제공하려는 것이다.An object of the present invention is to provide a test pattern formed to shorten the measurement time when evaluating the reliability of the device.

따라서, 상기의 목적을 달성하고자, 본 발명은 반도체기판 상의 개별 칩 영역들의 가장자리에 상기 개별 칩들을 분리하기 위한 여유 영역인 스크라이브라인영역상에 소자의 신뢰성을 측정하기 위해 트랜지스터 형태로 형성된 테스트패턴에 관한 것으로, 반도체기판 상에 형성된 필드산화막과, 반도체기판에 필드산화막과 인접되게 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 소오스영역과, 반도체기판의 상기 소오스영역들 사이에 형성된 드레인영역과, 반도체기판 상의 소오스영역과 드레인영역 사이에 형성된 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 게이트를 갖는 것을 특징으로 한다.Accordingly, in order to achieve the above object, the present invention is directed to a test pattern formed in the form of a transistor to measure the reliability of the device on the scribe line region, which is a free area for separating the individual chips at the edges of the individual chip regions on the semiconductor substrate. A field oxide film formed on a semiconductor substrate, a source region having at least two or more adjacent to the field oxide film on the semiconductor substrate and electrically connected to each other, a drain region formed between the source regions of the semiconductor substrate, And at least two or more gates formed between the source and drain regions on the semiconductor substrate and electrically connected to each other.

이하, 첨부된 도면을 참조하여 본 발명을 설명하겠다.Hereinafter, the present invention will be described with reference to the accompanying drawings.

제1도는 종래기술에 따른 테스트패턴의 사시도이고,1 is a perspective view of a test pattern according to the prior art,

제2도는 본 발명에 따른 테스트패턴의 평면도이고,2 is a plan view of a test pattern according to the present invention,

제3도는 본 발명에 따른 테스트패턴의 사시도이다.3 is a perspective view of a test pattern according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

100, 200 : 반도체 기판 102, 202 : 필드산화막100, 200: semiconductor substrate 102, 202: field oxide film

104, 204 : 소오스영역 106, 206 : 드레인영역104, 204: source region 106, 206: drain region

108, 208 : 게이트산화막 110,210 : 게이트영역108, 208: gate oxide film 110, 210: gate region

도 2는 본 발명에 따른 테스트패턴의 평면도이고, 도 3 은 본 발명에 따른 테스트패터의 사시도이다.2 is a plan view of a test pattern according to the present invention, Figure 3 is a perspective view of a test pattern according to the present invention.

반도체기판 상의 개별 칩영역들의 가장자리에 상기 개별 칩들을 분리하기 위한 여유영역인 스크라이브라인영역 상에 소자의 신뢰성을 측정하기 위해 트랜지스터 형태로 형성된 본 발명의 테스트패턴은 도 2 및 도 3 를 참조하면, 반도체기판(200)상에 형성된 필드산화막(202)과, 반도체기판(200)에 필드산화막(202)과 인접되게 적어도 2개 이상을 가지며 전기적으로 서로 연결되도록 형성된 소오스영역(204)과, 반도체기판(200)의 소오스영역(204)사이에 형성된 드레인영역(206)과, 반도체기판(200)상의 소오스영역(204)과 드레인영역(206) 사이에 형성되어 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 게이트영역(210)를 갖는다. 이 때, 드레인영역(210)은 1개 또는 복수 개로 형성된다. 그리고 도면번호 208 은 게이트 산화막이다.Referring to FIGS. 2 and 3, the test pattern of the present invention formed in the form of a transistor to measure the reliability of the device on the scribe line region, which is a free area for separating the individual chips on the edge of the individual chip regions on the semiconductor substrate, A field oxide film 202 formed on the semiconductor substrate 200, a source region 204 formed on the semiconductor substrate 200 to be electrically connected to each other at least two adjacent to the field oxide film 202, and a semiconductor substrate; A drain region 206 formed between the source regions 204 of the 200 and between the source region 204 and the drain region 206 on the semiconductor substrate 200 and having at least two or more and electrically connected to each other. It has a gate region 210 formed to be. At this time, one or more drain regions 210 are formed. Reference numeral 208 denotes a gate oxide film.

그리고 도 2 에서, I 부분은 드레인영역(206)에서 불순물이 노출된 것을 도시한 것이고, II 부분은 소오스영역(24)에서 불순물이 노출된 것을 도시한 것이다.In FIG. 2, part I shows that impurities are exposed in the drain region 206, and part II shows that impurities are exposed in the source region 24.

즉, 이와같은 구성을 갖는 본 발명의 테스트패턴은 도 3 및 도 4 와 같이, 게이트영역(210) 양측에 소오스/드레인영역(204)(206)이 형성되되, 드레인영역(206)이 게이트영역(210)에 의해 둘러싸이고 소오스영역(204)은 필드산화막(202)과 접하고 있다. 이 때, 소오스/드레인영역(204)(206)은 반도체기판(200)과 서로 다른 도전형으로 도핑된다.That is, in the test pattern of the present invention having the configuration as described above with reference to FIGS. 3 and 4, source / drain regions 204 and 206 are formed on both sides of the gate region 210, and the drain region 206 is a gate region. Surrounded by 210, the source region 204 is in contact with the field oxide film 202. At this time, the source / drain regions 204 and 206 are doped with a different conductivity type from the semiconductor substrate 200.

이와같은 본 발명의 테스트패턴을 이용하여 칩영역에 형성된 트랜지스터의 소자 신뢰성을 측정하기 위해서는, 우선, 본 발명의 테스트패턴의 드레인영역(206)에 정상전압 이상의 스트레스 전압을 인가한다.In order to measure the device reliability of the transistor formed in the chip region using such a test pattern of the present invention, first, a stress voltage equal to or higher than a normal voltage is applied to the drain region 206 of the test pattern of the present invention.

이 후, 드레인영역(210) 근처의 스트레스에 의해 전계가 증가하여 캐리어가 발생되며, 발생된 캐리어는 일부는 소오스영역(204) 쪽으로 향하고 일부는 장벽을 터널링하여 게이트산화막(208)속으로 이송된다.Thereafter, the electric field is increased by the stress near the drain region 210 to generate a carrier, and the generated carrier is partially directed toward the source region 204 and partially tunneled through a barrier to be transferred into the gate oxide film 208. .

그리고 게이트산화막(208)속에서 포획된 캐리어는 문턱전압과 I-V 특성을 변화시킨다. 즉, 드레인 영역(210) 근처의 스트레스에 의해 생긴 캐리어에 의해 트랜지스터의 소자특성이 변하게 된다.The carrier trapped in the gate oxide film 208 changes the threshold voltage and the I-V characteristic. That is, the device characteristics of the transistor are changed by the carrier caused by the stress near the drain region 210.

이 때, 본 발명의 테스트패턴은 강한 가속 스트레스를 받는 드레인영역(206)이 필드산화막(202)에 접촉되어 있지 않고 게이트영역(210)에 의해 둘러싸여 있으므로, 드레인 영역(210)에 강한 스트레스전압을 가했을 때 필드산화막(202)을 통해 전류가 누설되지는 않는다.At this time, in the test pattern of the present invention, since the drain region 206 under strong acceleration stress is not contacted with the field oxide film 202 and is surrounded by the gate region 210, a strong stress voltage is applied to the drain region 210. When applied, current does not leak through the field oxide film 202.

이 때, 변화된 전류특성이 10% 변하는 시간인 소자의 수명시간을 체크한다. 이러한 과정을 각각 다른 스트레스 전압에서 최소 3번 이상 가해주고 그 시간을 측정함으로써 정확한 평가를 실시할 수 있다.At this time, the life time of the device, which is the time when the changed current characteristic changes by 10%, is checked. This process can be performed at least three times at different stress voltages and timed out to provide an accurate assessment.

즉, 칩영역에 형성된 트랜지스터의 소자 신뢰성을 측정하기 위해서는 상기에서 살펴본 본 발명의 테스트패턴을 이용하여 간접적인 측정을 실시함으로써 가능하다.That is, in order to measure the device reliability of the transistor formed in the chip region, it is possible to perform indirect measurement using the test pattern of the present invention described above.

상술한 바와 같이, 본 발명의 테스트패턴에서는 드레인영역이 필드산화층에 연결되어 있지않고 게이트영역에 둘러싸여 있으므로, 드레인영역에 동작전압 이상의 강한 스트레스를 가했을 때, 필드산화층으로 전류가 누설되지 않음에 따라, 단시간 내에 소자특성을 평가할 수 있는 잇점이 있다.As described above, in the test pattern of the present invention, since the drain region is not connected to the field oxide layer and is surrounded by the gate region, when current is applied to the field oxide layer when the stress is applied to the drain region, the current does not leak into the field oxide layer. The advantage is that the device characteristics can be evaluated in a short time.

Claims (2)

반도체기판 상의 개별 칩 영역들의 가장자리에 상기 개별 칩들을 분리하기 위한 여유 영역인 스크라이브라인영역 상에 소자의 신뢰성을 측정하기 위해 트랜지스터 형태로 생성된 테스트패턴에 있어서,In the test pattern generated in the form of a transistor in order to measure the reliability of the device on the scribe line region which is a free area for separating the individual chips on the edge of the individual chip areas on the semiconductor substrate, 상기 반도체기판 상에 형성된 필드산화막과,A field oxide film formed on the semiconductor substrate; 상기 반도체기판에 상기 필드산화막과 인접되게 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 소오스영역과,A source region formed on the semiconductor substrate to have at least two or more adjacent to the field oxide film and to be electrically connected to each other; 상기 반도체기판의 상기 소오스영역들 사이에 형성된 드레인영역과,A drain region formed between the source regions of the semiconductor substrate; 상기 반도체기판 상의 상기 소오스영역과 상기 드레인영역 사이에 형성된 적어도 2개 이상을 가지며 전기적으로 서로 연결되게 형성된 게이트영역를 갖는 테스트패턴.A test pattern having at least two or more gate regions formed between the source region and the drain region on the semiconductor substrate and electrically connected to each other. 청구항 1 에 있어서,The method according to claim 1, 상기 드레인영역이 1 개 또는 복수 개로 형성된 테스트패턴Test pattern in which one or more drain regions are formed
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