KR100472004B1 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- KR100472004B1 KR100472004B1 KR10-2002-0045021A KR20020045021A KR100472004B1 KR 100472004 B1 KR100472004 B1 KR 100472004B1 KR 20020045021 A KR20020045021 A KR 20020045021A KR 100472004 B1 KR100472004 B1 KR 100472004B1
- Authority
- KR
- South Korea
- Prior art keywords
- stress
- ring oscillator
- terminal
- semiconductor device
- voltage
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/36—Data generation devices, e.g. data inverters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
Abstract
본 발명은 테스트 패턴 회로를 포함하는 반도체 장치를 개시한다. 본 발명의 반도체 장치는, 전원전압과 접지 사이에 연결된 인버터를 포함하며, 교류 스트레스를 발생시키기 위한 교류 펄스를 출력하는 링 오실레이터; 상기 인버터에 연결된 전원전압이 하나의 단자에 입력되어 직류 스트레스로 인한 열화를 측정하는 제1측정소자; 및 상기 링 오실레이터에서 출력된 교류펄스가 하나의 단자에 입력되어 교류 스트레스로 인한 열화를 측정하는 제2측정소자를 포함한다. 따라서, 교류 스트레스와 직류 스트레스에 의한 열화를 동시에 측정할 수 있기 때문에 열화율을 계산하는 시간을 단축하여 작업 효율을 높일 수 있다. The present invention discloses a semiconductor device including a test pattern circuit. A semiconductor device of the present invention includes a ring oscillator including an inverter connected between a power supply voltage and a ground, and outputting an AC pulse for generating an AC stress; A first measuring device configured to measure deterioration due to direct current stress by inputting a power supply voltage connected to the inverter to one terminal; And a second measuring device configured to measure the deterioration due to AC stress by inputting an AC pulse output from the ring oscillator to one terminal. Therefore, since deterioration due to alternating current stress and direct current stress can be measured at the same time, the time for calculating the deterioration rate can be shortened and the work efficiency can be increased.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 반도체 소자의 특성 열화를 측정할 수 있는 테스트 패턴 회로를 포함한 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device including a test pattern circuit capable of measuring the deterioration of characteristics of the semiconductor element.
최근 반도체 장치의 고집적화와 고속화로 인하여 반도체 장치의 제조 기술은 현저하게 발달되어 그 소자 치수가 서브미크론(Submicron) 영역까지 미세화되고 있다. 이같은 반도체 장치의 미세화가 진전됨에 따라 반도체 소자, 특히 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) 소자의 집적도를 높이고 동작 속도를 빠르게 하기 위해 MOSFET의 채널을 줄여 매우 적게 제조하고 있다. In recent years, due to the high integration and high speed of semiconductor devices, the manufacturing technology of semiconductor devices has been remarkably developed, and the device dimensions thereof have been miniaturized to the submicron region. As the semiconductor devices become more sophisticated, semiconductor devices, especially metal oxide semiconductor field effect transistor (MOSFET) devices, have been manufactured to reduce the number of MOSFET channels in order to increase the integration speed and speed the operation speed.
그런데 소자의 크기가 감소함에 따라 드레인과 소스 사이에 가해지는 전압을 일정하게 유지하고 채널 길이를 짧게 하면 채널의 드레인 단에 있는 공핍층 내의 전계가 커진다. 이 때문에 전자가 고속으로 가속되어 원자와 충돌하여 전자가 누적, 증가하는 현상이 발생하고, 이렇게 발생한 높은 에너지를 가진 고속 전자의 일부는 게이트 산화막 속에 진입, 포획되어 트랜지스터의 임계값 전압을 변화시키고, 이로 인해 소자의 수명이 단축되는 핫 캐리어 효과(Hot Carrier Effect)가 발생한다.However, as the size of the device decreases, keeping the voltage applied between the drain and the source constant and shortening the channel length increases the electric field in the depletion layer at the drain end of the channel. As a result, electrons are accelerated at high speed to collide with atoms, and electrons accumulate and increase. Some of these high-energy high-speed electrons enter and are trapped in the gate oxide to change the threshold voltage of the transistor. This results in a Hot Carrier Effect, which shortens the life of the device.
따라서 이와 같은 핫 캐리어 효과로 인한 회로 내의 각 소자의 열화(Degradation) 정도와 이에 따른 회로 구동능력 저하와의 상관관계를 파악하여 제품의 신뢰도를 향상시키기 위한 핫 캐리어 측정회로가 개발되었다.Therefore, a hot carrier measurement circuit has been developed to improve the reliability of the product by grasping the correlation between the degree of degradation of each device in the circuit due to such a hot carrier effect and the deterioration of circuit driving ability.
도 1은 종래 기술에 따른 핫 캐리어 측정회로를 도시한 것이다.1 shows a hot carrier measurement circuit according to the prior art.
도 1에 도시한 바와 같이, 종래의 핫 캐리어 측정회로는 외부에서 펄스 발생기를 이용하여 교류 스트레스를 인가함으로서 소자의 교류 스트레스 시간에 따른 특성저하를 측정하였다. 즉, 트랜지스터의 게이트 단자(4번 패드)에 펄스 발생기를 연결하고, 드레인 단자(3번 패드)에 Vdd 전압을 인가하고, 소스 단자(1번 패드)와 벌크 단자(2번 패드)는 접지시켜서 트렌지스터에 교류 스트레스 전압을 인가한 후, 3번 패드에 작동 전압을 인가하고 4번 패드를 작동 전압까지 스윕(sweep)하면서 일정 시간 간격으로 소자의 특성(드레인 전류, 스레스홀드 전압, 트랜스컨덕턴스 등)을 측정하였다. As shown in FIG. 1, the conventional hot carrier measurement circuit measures the characteristic deterioration according to the AC stress time of the device by applying an AC stress using a pulse generator from the outside. That is, connect the pulse generator to the gate terminal (pad No. 4) of the transistor, apply the voltage Vdd to the drain terminal (pad No. 3), ground the source terminal (pad No. 1) and the bulk terminal (pad No. 2) After applying an alternating stress voltage to the transistor, apply the operating voltage to pad 3, sweep the pad 4 to the operating voltage, and the characteristics of the device (drain current, threshold voltage, transconductance, etc.) at regular intervals. ) Was measured.
그러나 이러한 방법은 외부에서 펄스 발생기를 이용하여 스트레스 전압을 트랜지스터에 직접 인가하기 때문에 실제 소자의 동작 상에서 소자가 받는 영향보다 과도한 영향을 주게 되어 전압 오버슈트(Overshoot) 현상 등이 발생한다. 또한 스트레스 전압을 인가한 후, 소자의 변수들을 측정하는 데에는 많은 시간이 소요되고, 펄스 인가시 주변 프루브 핀에 의해 펄스가 왜곡되는 문제가 발생한다. 따라서 외부에서 교류 스트레스 전압을 인가하는 방법으로는 정확하게 교류 스트레스에 의한 열화(Degradation)를 분석하는데 어려움이 있다. However, since this method directly applies a stress voltage to the transistor using a pulse generator from the outside, it causes a more excessive effect than the effect of the device on the actual operation of the device, resulting in a voltage overshoot phenomenon. In addition, after applying the stress voltage, it takes a lot of time to measure the parameters of the device, a problem that the pulse is distorted by the peripheral probe pin when the pulse is applied. Therefore, there is a difficulty in accurately analyzing the degradation caused by AC stress as a method of applying an AC stress voltage from the outside.
또한 종래의 직류 스트레스에 의한 열화 측정은, 교류 스트레스에 의한 열화 측정 방법과 같이 외부에서 직류 스트레스를 인가하여 이로 인한 열화를 측정하였다. 이렇게 교류 스트레스에 의한 열화와 직류 스트레스에 의한 열화를 구한 후 소자의 수명을 측정하기 위한 열화율(Degradation rate)을 계산하는데, 이때, 교류 스트레스에 의한 열화와 직류 스트레스에 의한 열화를 각각 구하여 그 비율을 계산하거나, 시뮬레이션 방법을 적용하여 계산하기 때문에 정확성이 다소 떨어지는 단점이 있다.In the conventional deterioration measurement by direct current stress, the deterioration caused by applying direct current stress from the outside was measured as in the deterioration measurement method by alternating current stress. After deterioration due to AC stress and deterioration due to DC stress is calculated, the degradation rate for measuring the lifetime of the device is calculated. In this case, the degradation due to AC stress and the deterioration due to DC stress are respectively obtained. The accuracy is slightly lowered because it is calculated by applying or by applying a simulation method.
그러므로, 본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해결하기 위한 것으로서, 반도체 소자의 칩 상에서 교류 스트레스와 직류 스트레스에 의한 열화를 동시에 측정하여 열화율을 계산하는 테스트 패턴 회로를 포함하는 반도체 장치를 구현하는 것을 목적으로 한다.Therefore, the technical problem to be achieved by the present invention is to solve this problem, and implements a semiconductor device including a test pattern circuit for calculating the degradation rate by simultaneously measuring the degradation caused by the alternating current stress and the direct current stress on the chip of the semiconductor device It aims to do it.
이러한 기술적 과제를 달성하기 위한, 본 발명의 특징에 따른 반도체 장치는, 전원전압과 접지 사이에 연결된 인버터를 포함하며, 교류 스트레스를 발생시키기 위한 교류 펄스를 출력하는 링 오실레이터; 상기 인버터에 연결된 전원전압이 하나의 단자에 입력되어 직류 스트레스로 인한 열화를 측정하는 제1측정소자; 및 상기 링 오실레이터에서 출력된 교류펄스가 하나의 단자에 입력되어 교류 스트레스로 인한 열화를 측정하는 제2측정소자를 포함한다.According to an aspect of the present invention, a semiconductor device includes a ring oscillator including an inverter connected between a power supply voltage and a ground, and outputting an AC pulse for generating an AC stress; A first measuring device configured to measure deterioration due to direct current stress by inputting a power supply voltage connected to the inverter to one terminal; And a second measuring device configured to measure the deterioration due to AC stress by inputting an AC pulse output from the ring oscillator to one terminal.
이때, 상기 제1측정소자는 MOS 트랜지스터이고, 상기 전원전압이 입력되는 단자는 게이트이다.In this case, the first measuring device is a MOS transistor, and the terminal to which the power supply voltage is input is a gate.
또한, 상기 제2측정소자는 다수의 MOS 트랜지스터를 포함하는 1비트의 SRAM이고, 상기 링 오실레이터에서 출력된 교류펄스가 상기 SRAM을 구성하는 다수의 트랜지스터 중 하나의 트랜지스터의 단자에 입력된다.The second measuring element is a 1-bit SRAM including a plurality of MOS transistors, and an AC pulse output from the ring oscillator is input to a terminal of one of the plurality of transistors constituting the SRAM.
또한, 상기 링 오실레이터의 출력단과 제2측정소자 사이에 연결되어 상기 링 오실레이터의 출력 신호를 원하는 전압 레벨로 변환시키는 레벨 쉬프터를 더 포함한다.The apparatus may further include a level shifter connected between an output terminal of the ring oscillator and a second measuring element to convert the output signal of the ring oscillator to a desired voltage level.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings the most preferred embodiment that can be easily carried out by those of ordinary skill in the art as follows.
도 2는 본 발명의 실시예에 따른 열화율 측정을 위한 테스트 패턴 회로를 포함하는 반도체 장치를 도시한 것이다. 2 illustrates a semiconductor device including a test pattern circuit for measuring a degradation rate according to an embodiment of the present invention.
도 2에 도시되어 있듯이, 본 발명의 실시예에 따른 반도체 장치는, 직류 열화를 측정하기 위한 NMOS 트랜지스터(DUT1), 교류 스트레스 전압을 인가하는 링 오실레이터(Ring Oscillator,10), 6개의 트랜지스터로 구성된 1 비트의 SRAM(20)을 포함한다. As shown in FIG. 2, the semiconductor device according to the embodiment of the present invention includes an NMOS transistor DUT1 for measuring DC degradation, a ring oscillator 10 for applying an AC stress voltage, and six transistors. One bit SRAM 20 is included.
링 오실레이터는 다수개의 인버터(11)로 구성되며, 첫 번째 인버터의 출력은 두 번째 인버터의 입력이 되고, 두 번째 인버터의 출력은 다시 세 번째 인버터의 입력이 된다. 그리고 각각의 인버터는 전원전압과 접지전압 사이에서 직렬 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성되어 펄스 발생기로 동작한다. The ring oscillator is composed of a plurality of inverters 11, the output of the first inverter is the input of the second inverter, the output of the second inverter is again the input of the third inverter. Each inverter consists of a PMOS transistor and an NMOS transistor connected in series between a power supply voltage and a ground voltage to operate as a pulse generator.
이러한 링 오실레이터의 출력은 SRAM의 액세스 트랜지스터(DUT2)를 지나 인버터를 구성하는 PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)의 각 게이트 단자에 입력된다. 이때 게이트 단자에 입력되는 전압의 상태(High/Low)에 따라 PMOS 트랜지스터와 NMOS 트랜지스터가 작동하면서 래치(Latch) 상태가 형성되고, 이로 인해 소자의 열화 현상이 발생한다. The output of such a ring oscillator is input to each gate terminal of the PMOS transistor PM1 and the NMOS transistor NM1 constituting the inverter via the access transistor DUT2 of the SRAM. At this time, the latch state is formed while the PMOS transistor and the NMOS transistor operate according to the state (High / Low) of the voltage input to the gate terminal, which causes device degradation.
또한, 링 오실레이터를 작동시키기 위해 입력되는 바이어스 전압(Vdd)은 DUT1의 게이트 단자에 입력되어 DUT1의 직류 열화가 발생한다. 이처럼 본 발명의 실시예에 따른 반도체 장치에서는 교류 스트레스에 의한 열화와 직류 스트레스에 의한 열화가 동시에 진행되므로 이들 둘 사이의 상관관계를 측정할 수 있다.In addition, the bias voltage Vdd input to operate the ring oscillator is input to the gate terminal of the DUT1 to cause DC degradation of the DUT1. As described above, in the semiconductor device according to the embodiment of the present invention, deterioration due to alternating current stress and deterioration due to direct current stress proceed simultaneously, so that the correlation between the two can be measured.
본 발명의 실시예에 따른 반도체 장치의 동작과 열화 측정 과정을 상세히 설명하면 다음과 같다. The operation of the semiconductor device and the degradation measurement process according to the embodiment of the present invention will be described in detail as follows.
먼저 1번 패드에 Vdd의 스트레스 전압을 인가하고 3번 패드를 그라운드로 설정하여 링 오실레이터를 발진시킨다. 이후, 9번 패드에 Vdd의 스트레스 전압을 인가하고, 7번 패드를 그라운드로 설정하면 DUT 1, 2, 3이 각각 작동하고, DUT1에서는 1번 패드에 인가한 전압에 의한 직류 열화가 발생되고 DUT 2, 3에서는 링 오실레이터의 교류 스트레스 전압에 의한 교류 열화가 발생된다. 따라서 DUT 1에서의 열화 특성과 DUT 2, 3에서의 열화특성을 각각 측정하여 그 비를 계산하면 교류 스트레스와 직류 스트레스에 의한 열화 특성 비를 알 수 있다. First, apply a stress voltage of Vdd to pad 1 and set pad 3 to ground to oscillate the ring oscillator. Subsequently, if a stress voltage of Vdd is applied to pad 9, and pad 7 is set to ground, DUTs 1, 2, and 3 operate, respectively, and in DUT1, DC deterioration occurs due to the voltage applied to pad 1 and the DUT In 2 and 3, alternating current degradation by the alternating stress voltage of the ring oscillator occurs. Therefore, by measuring the degradation characteristics in DUT 1 and the degradation characteristics in DUTs 2 and 3, respectively, and calculating the ratio, the ratio of degradation characteristics due to AC stress and DC stress can be known.
본 발명에 따른 다른 실시예로서, 링 오실레이터의 인버터 수를 추가함으로써 출력 파형의 주파수를 조절할 수 있다. 즉, 링 오실레이터의 주기는 각 인버터에서 신호가 통과하는 시간인 전달 지연 시간(Propagation Delay Time)의 합이므로, 링 오실레이터를 구성하는 인버터 수에 전달 지연 시간을 곱한 것이 링 오실레이터의 주기가 된다. 따라서 인버터 수가 증가하면 주파수가 감소하고 ,인버터 수가 줄어들면 주파수가 증가한다.In another embodiment according to the present invention, the frequency of the output waveform can be adjusted by adding the number of inverters in the ring oscillator. That is, since the cycle of the ring oscillator is the sum of propagation delay time, which is the time that signals pass through each inverter, the period of the ring oscillator is multiplied by the propagation delay time by the number of inverters constituting the ring oscillator. Therefore, as the number of inverters increases, the frequency decreases. As the number of inverters decreases, the frequency increases.
또한 링 오실레이터의 출력단과 DUT 2 사이에 레벨 쉬프터를 추가하여 링 오실레이터에서 출력되는 펄스 신호들을 원하는 전압 레벨로 변환시키는 것이 가능하다. It is also possible to add a level shifter between the output of the ring oscillator and DUT 2 to convert the pulse signals output from the ring oscillator to the desired voltage level.
본 발명의 실시예에서는 설명의 편의를 위해 1비트의 SRAM만을 도시하였으나, 측정을 원하는 트랜지스터의 각 단자에 본 발명에 의한 테스트 패턴 회로를 연결하면 열화율을 측정할 수 있다.In the exemplary embodiment of the present invention, only one bit SRAM is shown for convenience of description, but the degradation rate may be measured by connecting the test pattern circuit according to the present invention to each terminal of the transistor to be measured.
또한, 본 발명의 실시예에서는 SRAM에서의 열화율 측정에 대해 설명하였으나, 본 발명의 실시예에 대한 열화율 측정은 SRAM에 한정되지 않으며, 다른 반도체 소자의 열화율 측정에도 적용될 수도 있다. In addition, although the degradation rate measurement in the SRAM has been described in the embodiments of the present invention, the degradation rate measurement for the embodiment of the present invention is not limited to the SRAM, but may also be applied to the degradation rate measurement of other semiconductor devices.
상기 도면과 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.The drawings and detailed description of the invention are merely exemplary of the invention, which are used for the purpose of illustrating the invention only and are not intended to limit the scope of the invention as defined in the appended claims or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
이상에서와 같이 본 발명에 따른 반도체 장치는 반도체 소자의 칩 상에서 교류 스트레스와 직류 스트레스에 의한 열화를 동시에 측정하는 테스트 패턴 회로를 포함하고 있기 때문에 열화율을 계산하는 시간을 단축하여 작업 효율을 높일 수 있다. As described above, since the semiconductor device according to the present invention includes a test pattern circuit that simultaneously measures deterioration due to alternating current stress and direct current stress on a chip of the semiconductor device, the time for calculating the deterioration rate can be shortened to increase work efficiency. have.
또한 직류 스트레스에 의한 소자의 열화를 실제 스트레스 상황인 반도체 칩 상에서 측정할 수 있어서 열화율 분석의 신뢰도를 증가시킬 수 있을 뿐만 아니라 측정 방법이 간단하다. In addition, the deterioration of the device due to the direct current stress can be measured on the semiconductor chip, which is a real stress situation, thereby increasing the reliability of the deterioration rate analysis and simplifying the measurement method.
또한 링 오실레이터를 포함하는 테스트 패턴 회로가 반도체 소자 내부에 포함되어 있어서 열화 측정 시 외부 노이즈의 발생을 최소화할 수 있고 다양항 교류 스트레스 상황을 구현하여 평가의 정확도를 높일 수 있다.In addition, a test pattern circuit including a ring oscillator is included in the semiconductor device, thereby minimizing the occurrence of external noise during degradation measurement, and improving the accuracy of evaluation by implementing various AC stress situations.
도 1은 종래 기술에 따른 핫 캐리어 측정회로를 나타낸 도이다.1 is a view showing a hot carrier measuring circuit according to the prior art.
도 2는 본 발명의 실시예에 따른 테스트 패턴 회로를 포함한 반도체 소자의 구성을 나타낸 도이다.2 is a diagram illustrating a configuration of a semiconductor device including a test pattern circuit according to an exemplary embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
DUT 1, DUT 2, DUT 3 : 트랜지스터DUT 1, DUT 2, DUT 3: Transistor
10 : 링 오실레이터10: ring oscillator
11 : 인버터11: inverter
20 : 1비트 SRAM20: 1 bit SRAM
PM1, PM2 : PMOS 트랜지스터PM1, PM2: PMOS transistors
NM1, NM2 : NMOS 트랜지스터NM1, NM2: NMOS transistor
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0045021A KR100472004B1 (en) | 2002-07-30 | 2002-07-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0045021A KR100472004B1 (en) | 2002-07-30 | 2002-07-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040011249A KR20040011249A (en) | 2004-02-05 |
| KR100472004B1 true KR100472004B1 (en) | 2005-03-10 |
Family
ID=37319562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0045021A KR100472004B1 (en) | 2002-07-30 | 2002-07-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100472004B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102231519B1 (en) * | 2015-01-30 | 2021-03-24 | 에스케이하이닉스 주식회사 | Semiconductor Integrated Circuit Device Including Function for Detecting Degradation of Semiconductor Device And Method of Driving The Same |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05157799A (en) * | 1991-12-09 | 1993-06-25 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor element aging detection circuit |
| JPH085706A (en) * | 1994-06-17 | 1996-01-12 | Sumitomo Metal Ind Ltd | Semiconductor device for evaluating deterioration of device |
| KR20000066562A (en) * | 1999-04-19 | 2000-11-15 | 김영환 | Semiconductor device for testing a degradation grade by hot carrier effect under ac operation |
| KR20010004884A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | DC stress circuit for measuring degradation of the device and semiconductor circuit using that |
| WO2001071726A2 (en) * | 2000-03-23 | 2001-09-27 | Infineon Technologies North America Corp. | Method and apparatus for improving the testing, yield and performance of very large scale integrated circuits |
-
2002
- 2002-07-30 KR KR10-2002-0045021A patent/KR100472004B1/en not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05157799A (en) * | 1991-12-09 | 1993-06-25 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor element aging detection circuit |
| JPH085706A (en) * | 1994-06-17 | 1996-01-12 | Sumitomo Metal Ind Ltd | Semiconductor device for evaluating deterioration of device |
| KR20000066562A (en) * | 1999-04-19 | 2000-11-15 | 김영환 | Semiconductor device for testing a degradation grade by hot carrier effect under ac operation |
| KR20010004884A (en) * | 1999-06-30 | 2001-01-15 | 김영환 | DC stress circuit for measuring degradation of the device and semiconductor circuit using that |
| WO2001071726A2 (en) * | 2000-03-23 | 2001-09-27 | Infineon Technologies North America Corp. | Method and apparatus for improving the testing, yield and performance of very large scale integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040011249A (en) | 2004-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6476632B1 (en) | Ring oscillator design for MOSFET device reliability investigations and its use for in-line monitoring | |
| US5625288A (en) | On-clip high frequency reliability and failure test structures | |
| US6885210B1 (en) | System and method for measuring transistor leakage current with a ring oscillator with backbias controls | |
| US7562318B2 (en) | Test structure for automatic dynamic negative-bias temperature instability testing | |
| KR100284293B1 (en) | Hot carrier measuring circuit | |
| US10514417B2 (en) | IC degradation management circuit, system and method | |
| US7069525B2 (en) | Method and apparatus for determining characteristics of MOS devices | |
| US20040085084A1 (en) | Method and apparatus for stress testing integrated circuits using an adjustable AC hot carrier injection source | |
| US20030189465A1 (en) | System and method for measuring circuit performance degradation due to PFET negative bias temperature instability (NBTI) | |
| US6714031B2 (en) | Semiconductor device for wafer examination | |
| US7265639B2 (en) | Methods and apparatus for ring oscillator based MOSFET gate capacitance measurements | |
| Stellari et al. | Tools for non-invasive optical characterization of CMOS circuits | |
| US7183791B2 (en) | Reliability circuit for applying an AC stress signal or DC measurement to a transistor device | |
| US8310269B2 (en) | Measurement of partially depleted silicon-on-insulator CMOS circuit leakage current under different steady state switching conditions | |
| US6774395B1 (en) | Apparatus and methods for characterizing floating body effects in SOI devices | |
| Snyder et al. | Novel self-stressing test structures for realistic high-frequency reliability characterization | |
| KR100472004B1 (en) | Semiconductor device | |
| US8456169B2 (en) | High speed measurement of random variation/yield in integrated circuit device testing | |
| US6239591B1 (en) | Method and apparatus for monitoring SOI hysterises effects | |
| US6777708B1 (en) | Apparatus and methods for determining floating body effects in SOI devices | |
| JPH05157799A (en) | Semiconductor element aging detection circuit | |
| Crespo-Yepes et al. | ‘On-the-fly’measurements of CMOS inverters performance degradation under pulsed stress | |
| JP3241543B2 (en) | Semiconductor circuit characteristic evaluation device and semiconductor circuit device provided with characteristic evaluation device | |
| Crespo-Yepes et al. | Modeling of the degradation of CMOS inverters under pulsed stress conditions from ‘on-the-fly’measurements | |
| Ramazanoglu et al. | Nanoscale CMOS Ring Oscillators for Statistical Characterization of Random Telegraph Noise |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110120 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |