KR100561976B1 - 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법을 제공한다. 이에 의하면, 반도체 기판의 플래시 메모리 셀 영역과 로직 영역의 트렌치에 산화막의 소자 분리막을 형성하는 한편, 상기 플래시 메모리 셀 영역과 로직 영역 사이의 경계 영역의 트렌치에 질화막의 소자 분리막을 형성한다.
따라서, 본 발명은 상기 메모리 셀 영역과 로직 영역 상에 각각 게이트 전극을 형성하기 위한 후속 공정을 진행할 때, 상기 경계 영역의 소자 분리막을 중복 노출시키더라도 상기 경계 영역의 소자 분리막의 식각 손실을 방지할 수 있고 나아가 상기 경계 영역의 소자 분리막의 상부면에 홈부가 발생하는 것을 방지할 수 있으므로 상기 게이트 전극 형성 공정 이후의 후속 공정을 계속 진행하더라도 상기 경계 영역의 소자 분리막 상에 다결정 실리콘층이나 감광막 등의 잔존물과 오염원이 잔존하는 것을 방지할 수 있다. 그 결과, 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시키고 반도체 소자의 수율을 향상시킬 수가 있다.
메모리 셀 영역, 로직 영역, 경계 영역, 트렌치, 소자 분리막, 홈부, 잔존물
Description
도 1은 본 발명에 의한 반도체 소자를 나타낸 단면 구조도.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 플래시 메모리 셀 영역과 로직 영역 사이의 경계 영역에 형성된 트렌치의 소자 분리막 상에 오염원인 잔존물이 잔존하는 것을 방지하도록 한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자는 램(RAM: random access memory)과 롬(ROM: read only memory)으로 구분된다. 상기 램은 디램(DRAM: dynamic random access memory)과 에스램(SRAM: static random access memory)과 같이 시간이 경과 함에 따라 이미 저장된 데이터가 소거되는 휘발성이면서도 데이터의 입, 출력이 빠르다. 상기 롬은 한번 데이터를 저장시키고 나면, 그 상태를 계속 유지하지만 데이터의 입, 출력이 느리다. 상기 롬은 롬, 피롬(PROM; programmable ROM), 이피롬(EPROM: erasable PROM), 이이피롬(EEPROM: electrically erasable PROM)으로 세분화된다. 최근에는 전기적으로 데이터를 프로그램하거나 소거할 수 있는 EEPROM에 대한 수요가 급증하고 있다. 상기 EEPROM이나 일괄 소거 기능을 갖는 플래시 메모리의 셀은 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층된 스택(stack) 형 게이트 구조를 갖고 있다. 상기 플래시 메모리 소자는 최근에 들어, 하나의 동일한 반도체 기판에 플래시 메모리 셀 영역과 로직 영역이 공존하는 구조를 갖는다.
한편, 상기 플래시 메모리 소자의 제조 방법에는 통상적으로 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정이 사용되고 있다. 상기 샐로우 트렌치 아이솔레이션 공정은 로코스(LOCOS: local oxidation of silicon) 공정과 같은 종래의 아이솔레이션 공정에 비하여 소자 분리 특성이 우수하고 점유 면적도 작기 때문에 반도체 소자의 고집적화에 매우 유리하다.
그런데, 종래에는 반도체 기판의 플래시 메모리 셀 영역과 로직 영역과 이들 사이의 경계 영역의 트렌치에 모두 동일한 산화막의 소자 분리막을 형성하므로 상기 메모리 셀 영역과 로직 영역 상에 각각 게이트 전극을 형성하기 위한 후속 공정을 진행할 때, 상기 경계 영역의 트렌치 내의 소자 분리막은 중복 노출에 따라 중복 식각됨으로써 심하게 식각 손실되므로 상기 소자 분리막의 상부면에 홈부가 다 발한다.
그러므로, 이후의 후속 공정을 계속 진행할 경우, 상기 소자 분리막의 홈부에 다결정 실리콘층이나 감광막 등의 잔존물이 잔존하는데, 이는 상기 반도체 기판의 오염원으로 작용함으로써 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 저하시키고 나아가 반도체 소자의 수율을 저하시킨다.
따라서, 본 발명의 목적은 플래시 메모리 셀 영역과 로직 영역 사이의 경계 영역의 소자 분리막을 식각 손실로부터 보호함으로써 상기 소자 분리막 상에 오염원인 잔존물이 잔존하는 것을 방지하는데 있다.
본 발명의 다른 목적은 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시키는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 수율을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는
플래시 메모리 셀 영역과 로직 영역 및 플래시 메모리 셀 영역과 로직 영역사이의 경계 영역을 갖는 반도체 기판; 상기 반도체 기판의 경계 영역의 제 1 트렌치에 형성된, 제 1 갭 필링 절연막의 제 1 소자 분리막; 상기 반도체 기판의 플래시 메모리 셀 영역의 제 2 트렌치에 형성된, 상기 제 1 갭 필링 절연막과의 식각 선택비가 큰 제 2 갭 필링 절연막의 제 2 소자 분리막; 및 상기 반도체 기판의 로직 영역의 제 3 트렌치에 형성된, 상기 제 1 갭 필링 절연막과의 식각 선택비가 큰 제 2 갭 필링 절연막의 제 3 소자 분리막을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 갭 필링 절연막은 질화막으로 구성되고 상기 제 2 갭 필링 절연막은 산화막으로 구성될 수 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 플래시 메모리 셀 영역과 로직 영역 사이의 경계 영역에 제 1 트렌치를 형성하는 단계; 상기 제 1 트렌치 내의 반도체 기판과 함께 상기 제 1 트렌치 외측의 반도체 기판 상에 라이너 산화막을 형성하는 단계; 상기 제 1 트렌치를 갭 필링하도록 상기 라이너 산화막 상에 제 1 갭 필링 절연막을 적층하는 단계; 사진식각공정을 이용하여 상기 플래시 메모리 셀 영역과 로직 영역의 트렌치 형성 영역 상의 제 1 갭 필링 절연막과 라이너 산화막 및 반도체 기판을 식각함으로써 제 2, 3 트렌치를 형성하는 단계; 상기 제 2, 3 트렌치를 갭 필링하도록 상기 제 2, 3 트렌치의 내부와 함께 상기 제 2, 3 트렌치 외측의 제 1 갭 필링 절연막 상에 상기 제 1 갭 필링 절연막과의 식각 선택비가 큰 제 2 갭 필링 절연막을 적층하는 단계; 상기 제 2 갭 필링 절연막을 평탄화시킴으로써 상기 제 2, 3 트렌치에 각각 제 2, 3 소자 분리막을 형성하는 단계; 및 상기 제 1 트렌치 외측의 제 1 갭 필링 절연막을 제거시킴으로써 상기 제 1 트렌치에 제 1 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 갭 필링 절연막으로서 질화막을 적층하고 상기 제 2 갭 필링 절연막으로서 산화막을 적층할 수 있다.
따라서, 본 발명은 반도체 기판의 플래시 메모리 셀 영역과 로직 영역에 각각 게이트 전극을 형성하는 공정을 진행하더라도 상기 경계 영역 상의 소자 분리막이 중복 식각되는 것을 방지함으로써 상기 경계 영역의 소자 분리막 상에 오염원인 잔존물이 잔존하는 것을 방지할 수 있다.
이하, 본 발명에 의한 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 의한 반도체 소자를 나타낸 단면 구조도이다.
도 1을 참조하면, 본 발명의 반도체 소자에서는 반도체 기판(10)의 플래시 메모리 셀 영역(11)과 로직 영역(13) 사이의 경계 영역(12)에 제 1 트렌치(17)가 형성되고, 상기 반도체 기판(10)의 플래시 메모리 셀 영역(11)과 로직 영역(13)에 각각 제 2, 3 트렌치(25),(27)가 형성된다.
또한, 상기 제 1 트렌치(17)에 라이너 산화막(19)을 개재하며 제 1 소자 분리막(35)이 형성되고, 상기 제 2, 3 트렌치(25),(27)에 라이너 산화막(29)을 개재하며 제 2, 3 소자 분리막(31),(33)이 형성된다.
또한, 상기 제 1 소자 분리막(35)은 상기 제 1 트렌치(17)를 갭 필링하기 위한 제 1 갭 필링 절연막, 예를 들어 질화막으로 구성된다. 상기 제 2, 3 소자 분 리막(31),(33)은 상기 제 2, 3 트렌치(25),(27)를 갭 필링하기 위한 제 2 갭 필링 절연막, 예를 들어 상기 제 1 갭 필링 절연막과의 식각 선택비가 큰 산화막으로 구성된다.
따라서, 본 발명은 상기 반도체 기판의 플래시 메모리 셀 영역과 로직 영역에 각각 게이트 전극을 형성하는 공정을 진행하더라도 상기 경계 영역 상의 소자 분리막이 중복 식각되는 것을 방지함으로써 상기 경계 영역의 소자 분리막 상에 오염원인 잔존물이 잔존하는 것을 방지할 수 있다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 단결정 실리콘 기판을 준비한다. 여기서, 반도체 기판(10)은 플래시 메모리 소자를 위한 플래시 메모리 셀 영역(11), 로직 영역(13) 및 이들 사이의 경계 영역(12)으로 구분된다.
이후, 상기 경계 영역(12)의 노출을 위한 식각 마스크층, 예를 들어 감광막(15)의 패턴을 상기 반도체 기판(10) 상에 형성하고, 상기 감광막(15)의 패턴 외측의 경계 영역(12)의 반도체 기판(10)을 건식 식각공정에 의해 원하는 깊이로 식각시킴으로써 제 1 트렌치(17)를 형성한다.
도 2b를 참조하면, 이어서, 도 2a의 감광막(15)의 패턴을 제거함으로써 상기 경계 영역(12)의 제 1 트렌치(17)의 내부와 상기 플래시 메모리 셀 영역(11) 및 로직 영역(13)을 노출시킨다.
그런 다음에, 상기 제 1 트렌치(17)의 내부와 상기 플래시 메모리 셀 영역(11) 및 로직 영역(13) 상에 라이너 산화막(19)을 예를 들어 열산화공정에 의해 형성한다.
여기서, 상기 라이너 산화막(19)은 상기 제 1 트렌치(17)의 형성을 위한 식각공정에서 발생한, 제 1 트렌치(17) 내의 반도체 기판(10)의 식각 손상을 치유한다. 또한, 상기 라이너 산화막(19)은 상기 플래시 메모리 셀 영역(11) 및 로직 영역(13) 상에 형성될 도 2b의 질화막(21)과 반도체 기판(10) 사이의 스트레스를 완화시키는 역할을 한다.
그런 다음, 상기 제 1 트렌치(17)를 갭 필링(gap filling)하도록 하기 위해 상기 제 1 트렌치(17)의 내부와 함께 상기 플래시 메모리 셀 영역(11)과 로직 영역(13) 상에 예를 들어 화학 기상 증착 공정에 의해 제 1 갭 필링 절연막, 예를 들어 질화막(21)을 적층한다. 이어서, 상기 질화막(21)을 평탄화 공정, 예를 들어 화학적 기계적 연마 공정에 의해 평탄화시킨다.
도 2c를 참조하면, 이후, 상기 플래시 메모리 셀 영역(11)과 로직 영역(13)의 트렌치 형성 영역을 노출하기 위한 식각 마스크층, 예를 들어 감광막(23)의 패턴을 상기 질화막(21) 상에 형성한다.
이어서, 예를 들어, 건식 식각공정을 이용하여 상기 감광막(23)의 패턴 외측의 질화막(21)과 라이너 산화막(19) 및 반도체 기판(10)을 식각시킴으로써 상기 플래시 메모리 셀 영역(11)에 제 2 트렌치(25)를 형성함과 아울러 상기 로직 영역(13)에 제 3 트렌치(27)를 형성한다.
도 2d를 참조하면, 그런 다음, 도 2c의 감광막(23)의 패턴을 제거함으로써 상기 질화막(21)을 노출시킨다.
이어서, 예를 들어 열산화공정을 이용하여 상기 제 2, 3 트렌치(25),(27) 내의 반도체 기판(10)에 라이너 산화막(29)을 형성함으로써 상기 제 2, 3 트렌치(25),(27)의 형성 때에 발생한, 상기 제 2, 3 트렌치(25),(27) 내의 반도체 기판(10)의 식각 손상을 치유한다.
이후, 상기 제 2, 3 트렌치(25),(27)를 갭 필링하도록 하기 위해 상기 제 2, 3 트렌치(25),(27)의 내부와 함께 상기 질화막(21) 상에 예를 들어 화학 기상 증착 공정에 의해 제 2 갭 필링 절연막을 적층한다. 이때, 상기 제 2 갭 필링 절연막으로는 상기 제 1 갭 필링 절연막인 질화막과의 식각 선택비가 큰 절연막, 예를 들어 산화막을 적층하다. 그 다음, 상기 산화막을 평탄화 공정, 예를 들어 화학적 기계적 연마 공정 등에 의해 평탄화시킴으로써 상기 제 2, 3 트렌치(25),(27)에 각각 산화막의 제 2, 3 소자 분리막(31),(33)을 형성함과 아울러 상기 제 2, 3 트렌치(25),(27) 외측의 질화막(21)을 노출시킨다.
도 2e를 참조하면, 이후, 도 2d의 질화막(21)을 예를 들어, 인산을 이용한 습식 식각공정에 의해 제거함으로써 상기 제 1 트렌치(17)에 질화막의 제 1 소자 분리막(35)을 형성함과 아울러 상기 제 1 트렌치(17) 외측의 라이너 산화막(19)을 노출시킨다.
도 2f를 참조하면, 이어서, 도 2e의 라이너 산화막(19)을 예를 들어 불산을 이용한 습식 식각공정에 의해 제거함으로써 상기 반도체 기판(10)의 플래시 메모리 셀 영역(11)과 로직 영역(13)의 액티브 영역을 노출시킨다.
따라서, 본 발명은 상기 경계 영역(12)의 제 1 트렌치(17)에 질화막의 제 1 소자 분리막(35)을 형성하고, 상기 플래시 메모리 셀 영역(11)과 로직 영역(13)의 제 2, 3 트렌치(25),(27)에 각각 산화막의 제 2, 3 소자 분리막(31),(33)을 형성하므로 상기 메모리 셀 영역(11)과 로직 영역(13) 상에 각각 게이트 전극(미도시)을 형성하기 위한 후속 공정을 진행할 때, 상기 제 1 소자 분리막(35)은 중복 노출되더라도 심하게 식각 손실되는 것을 방지할 수 있고 나아가 상기 제 1 소자 분리막(35)의 상부면에 홈부가 발생하는 것을 방지할 수 있다.
따라서, 본 발명은 상기 게이트 전극 형성 공정 이후의 후속 공정을 계속 진행하더라도 상기 제 1 소자 분리막(35) 상에 다결정 실리콘층이나 감광막 등의 잔존물과 오염원이 잔존하는 것을 방지하므로 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시키고 반도체 소자의 수율을 향상시킬 수가 있다.
이후, 도면에 도시하지 않았지만, 통상적인 제조 공정을 이용하여 플래시 메모리 셀 영역과 로직 영역의 액티브 영역 상에 게이트 전극 등을 형성함으로써 본 발명의 반도체 소자의 제조 공정을 완료한다. 설명의 편의상, 이에 대한 상세한 설명은 생략하기로 한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 플래시 메모리 셀 영역과 로직 영역의 트렌치에 산화막의 소자 분리막을 형성하는 한편, 상기 플래시 메모리 셀 영역과 로직 영역 사이의 경계 영 역의 트렌치에 질화막의 소자 분리막을 형성한다.
따라서, 본 발명은 상기 메모리 셀 영역과 로직 영역 상에 각각 게이트 전극을 형성하기 위한 후속 공정을 진행할 때, 상기 경계 영역의 소자 분리막을 중복 노출시키더라도 상기 경계 영역의 소자 분리막의 식각 손실을 방지할 수 있고 나아가 상기 경계 영역의 소자 분리막의 상부면에 홈부가 발생하는 것을 방지할 수 있으므로 상기 게이트 전극 형성 공정 이후의 후속 공정을 계속 진행하더라도 상기 경계 영역의 소자 분리막 상에 다결정 실리콘층이나 감광막 등의 잔존물과 오염원이 잔존하는 것을 방지할 수 있다. 그 결과, 샐로우 트렌치 아이솔레이션 공정의 신뢰성을 향상시키고 반도체 소자의 수율을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (4)
- 플래시 메모리 셀 영역과 로직 영역 및 플래시 메모리 셀 영역과 로직 영역사이의 경계 영역을 갖는 반도체 기판;상기 반도체 기판의 경계 영역의 제 1 트렌치 내부에 형성된, 제 1 갭 필링 절연막으로 이루어진 제 1 소자 분리막;상기 반도체 기판의 플래시 메모리 셀 영역의 제 2 트렌치 내부에 형성된, 상기 제 1 갭 필링 절연막과의 식각 선택비가 큰 제 2 갭 필링 절연막으로 이루어진 제 2 소자 분리막; 및상기 반도체 기판의 로직 영역의 제 3 트렌치 내부에 형성된, 상기 제 1 갭 필링 절연막과의 식각 선택비가 큰 제 2 갭 필링 절연막으로 이루어진 제 3 소자 분리막을 포함하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 갭 필링 절연막은 질화막으로 구성되고 상기 제 2 갭 필링 절연막은 산화막으로 구성된 것을 특징으로 하는 반도체 소자.
- 반도체 기판의 플래시 메모리 셀 영역과 로직 영역 사이의 경계 영역에 제 1 트렌치를 형성하는 단계;상기 제 1 트렌치 내의 반도체 기판과 함께 상기 제 1 트렌치 외측의 반도체 기판 상에 라이너 산화막을 형성하는 단계;상기 제 1 트렌치를 갭 필링하도록 상기 라이너 산화막 상에 제 1 갭 필링 절연막을 적층하는 단계;사진식각공정을 이용하여 상기 플래시 메모리 셀 영역과 로직 영역의 트렌치 형성 영역 상의 제 1 갭 필링 절연막과 라이너 산화막 및 반도체 기판을 식각함으로써 제 2, 3 트렌치를 형성하는 단계;상기 제 2, 3 트렌치를 갭 필링하도록 상기 제 2, 3 트렌치의 내부와 상기 제 2, 3 트렌치 외측의 제 1 갭 필링 절연막 상에 상기 제 1 갭 필링 절연막과의 식각 선택비가 큰 제 2 갭 필링 절연막을 적층하는 단계;상기 제 2 갭 필링 절연막을 평탄화시킴으로써 상기 제 2, 3 트렌치에 각각 제 2, 3 소자 분리막을 형성하는 단계; 및상기 제 1 트렌치 외측의 제 1 갭 필링 절연막을 제거시킴으로써 상기 제 1 트렌치에 제 1 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 제 1 갭 필링 절연막으로서 질화막을 적층하고 상기 제 2 갭 필링 절연막으로서 산화막을 적층하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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