KR100561653B1 - Electronic devices including electrodes comprising chromium nitride and a method of manufacturing such devices - Google Patents
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Abstract
상부-게이트형 TFT와 같은 박막 회로 소자는 크롬 질화물로 된 전극(151, 152, 155)과, 회로 소자의 반도체 막(50) 및/또는, 예를 들면, 알루미늄으로 된 접속 트랙(37, 39, 40)과 같은 다른 도전성 막 사이에 형성된 우수한 품질의 전기적 접촉부를 갖는다. 크롬 질화물은 전극 재료로 사용하기에 특히 유리한 특성들의 조합을 가지는데, 예를 들면, 상부에 반도체 막, 절연 막 및/또는 금속 막을 증착하는 동안에도 산화물 성장에 대해 저 친화성을 갖고, 반도체에 대한 오옴 접촉을 향상시킬 수 있는 도핑 전위를 갖고, 잠재적인 불순물에 대해 장벽 기능을 가지며, 우수한 박막 처리 호환성을 갖고, 하부의 알루미늄 도체내에 힐록의 발생을 방지한다.Thin film circuit elements, such as top-gate TFTs, have electrodes 151, 152, 155 made of chromium nitride, and semiconductor films 50 of the circuit elements and / or connection tracks 37, 39 made of aluminum, for example. 40 has good quality electrical contacts formed between other conductive films. Chromium nitride has a combination of properties that are particularly advantageous for use as an electrode material, for example, it has a low affinity for oxide growth even during the deposition of semiconductor films, insulating films and / or metal films thereon, It has a doping potential that can improve ohmic contact for it, has a barrier function against potential impurities, has excellent thin film processing compatibility, and prevents the occurrence of hillock in the underlying aluminum conductor.
Description
도 1은 본 발명에 따른 전자 장치의 일부에서 TFT의 횡단면도,1 is a cross sectional view of a TFT in a part of an electronic device according to the present invention;
도 2는 본 발명에 따른 방법에 의한 그의 제조 단계에서 도 1에 도시된 TFT의 일부에 대한 횡단면도,FIG. 2 is a cross sectional view of a portion of the TFT shown in FIG. 1 in its manufacturing step by the method according to the invention, FIG.
도 3은 본 발명에 따른 다른 전자 장치의 일부에서 다른 TFT의 횡단면도,3 is a cross sectional view of another TFT in a part of another electronic device according to the present invention;
도 4a 내지 4c는 본 발명에 따른 방법에 의한 일련의 제조 단계들에서 도 3에 도시된 장치에 대한 횡단면도,4a to 4c are cross-sectional views of the device shown in FIG. 3 in a series of manufacturing steps by the method according to the invention,
도 5는 본 발명에 따른 전자 장치의 일부에서 또 다른 TFT의 횡단면도,5 is a cross sectional view of another TFT in a part of an electronic device according to the present invention;
도 6은 본 발명에 따른 또 다른 전자 장치의 일부에서 TFD의 횡단면도,6 is a cross sectional view of a TFD in a portion of another electronic device in accordance with the present invention;
도 7은 증착된 크롬 질화물(CrNX) 막내의 질소의 원자 퍼센트(at.%N)를 스퍼터 가스 혼합물(N2+Ar)내의 질소의 퍼센트(%N2)의 함수로서 나타낸 그래프,7 is a graph showing the atomic percent (at.% N) of nitrogen in the deposited chromium nitride (CrN X ) film as a function of the percent of nitrogen (% N 2 ) in the sputter gas mixture (N 2 + Ar), FIG.
도 8은 평방센티미터당 1015개의 산소 원자내의 산소(O)의 농도를 크롬 질화물(CrNX) 막내의 질소의 원자 퍼센트(at.%N)의 함수로서 나타낸 그래프,8 is a graph showing the concentration of oxygen (O) in 10 15 oxygen atoms per square centimeter as a function of atomic percent (at.% N) of nitrogen in the chromium nitride (CrN X ) film,
도 9는 동일한 배치 구조의 3개의 상이한 테스트 구조물에 대해 인가된 전압(V)(단위:V)에 따른 전류(I)(단위:㎃)의 변화를 나타내는 그래프로서, A는 크롬 질화물 전극과 접촉하는 알루미늄 접속 트랙을 포함하는 구조물에 대한 곡선, B는 크롬 전극과 접촉하는 알루미늄 접속 트랙을 포함하는 구조물에 대한 곡선, C는 완전체의 크롬 질화물 트랙 형태에서 계산된 비교 저항을 나타내는 곡선,9 is a graph showing the change in current I (unit: kV) with applied voltage V (unit: V) for three different test structures of the same batch structure, where A is in contact with the chromium nitride electrode A curve for a structure comprising an aluminum connection track, B is a curve for a structure comprising an aluminum connection track in contact with a chromium electrode, C is a curve representing a comparative resistance calculated in the form of a complete chromium nitride track,
도 10은 동일한 기하학적 구조의 3개의 상이한 상부-게이트형 TFT에 대한 게이트 바이어스(Vg)에 따른 소스 전류(Is)의 변화를 나타내는 그래프로서, A는 크롬 질화물로 된 하부의 소스 전극 및 드레인 전극에 대한 곡선, B는 ITO로 된 소스 및 드레인 전극에 대한 곡선, C는 몰리브덴으로 된 소스 및 드레인 전극에 대한 곡선,Fig. 10 is a graph showing the change of the source current I s according to the gate bias Vg for three different top-gate TFTs of the same geometry, where A is the source and drain electrodes at the bottom of chromium nitride; Curve for, B for the source and drain electrodes in ITO, C for the source and drain electrodes in molybdenum,
도 11은 소스 및 드레인 전극이 테이퍼 형상의 측벽 표면을 갖는, 도 5에 도시된 TFT의 변형예를 도시하는 횡단면도,FIG. 11 is a cross sectional view showing a modification of the TFT shown in FIG. 5, wherein the source and drain electrodes have tapered sidewall surfaces; FIG.
도 12는 소스 전극이 접속 트랙 위로 연장되는, 도 5에 도시된 TFT의 또 다른 변형예를 도시하는 횡단면도이다.FIG. 12 is a cross-sectional view showing another modification of the TFT shown in FIG. 5 in which the source electrode extends over the connection track.
도 1 내지 6, 11 및 12는 크기조정되지 않고 개략적으로 그려진 도면임에 유의해야 한다. 이들 횡단면도의 부분들의 상대적인 크기 및 비율은 도면을 명확히하고 도시를 편리하게 하기 위해 크기가 확대되거나 축소되었다. 다양한 실시예들에서 동일한 참조 부호는 전반적으로 대응하거나 유사한 특징들을 참조하는데 사용되었다.It should be noted that Figures 1 to 6, 11 and 12 are schematic drawings that are not scaled. The relative sizes and proportions of the parts of these cross-sectional views have been enlarged or reduced in size to clarify the drawings and to facilitate the illustration. In various embodiments the same reference numerals have been used throughout to refer to corresponding or similar features.
일부가 도 1에 도시된 대면적 전자 장치는, 예를 들면, US-A-5,130,829에 도시된 유형의 평판 디스플레이일 수 있다. 따라서, 디스플레이의 후부판(a back plate)은 도 1의 TFT가 제공되는 제 1 주표면상에 기판(30)을 제공할 수 있다. 장치 기판(30)은 이 제 1 주표면에 적어도 인접하여 전기적으로 절연된다. 기판은 유리 또는 다른 저가의 절연 재료를 포함할 수 있다. 기판의 상부면에서 절연 층들 사이에 불투명한 광 차폐층이 매립된다. 특정 실시예에서, 기판(30)은 실리콘 산화물 또는 실리콘 질화물 또는 실리콘 질산화물로 된 상부면 층을 갖는 유리 베이스를 포함할 수 있다. 개개의 TFT 대다수는 이 상부면상에 나란히 형성되며, 금속 트랙(37, 39, 40)과 같은 박막 도체 패턴으로 상호접속된다. 도 1의 TFT는 US-A-5,130,829의 도 6에서 TFT(11)에 대해 도시된 것과 유사한 상부-게이트형 구성으로 되어 있다. 비교를 용이하게 하기 위해, 도 1의 TFT 부분들에는 US-A-5,130,829에서와 동일 또는 유사한 참조 부호가 붙여진다. 그러나, 도 1에 도시된 TFT의 전극들중 적어도 하나는 본 발명에 따른 크롬 질화물 막을 포함한다.The large area electronic device, some of which is shown in FIG. 1, may be, for example, a flat panel display of the type shown in US-A-5,130,829. Thus, a back plate of the display can provide the substrate 30 on the first major surface on which the TFT of FIG. 1 is provided. The device substrate 30 is electrically insulated at least adjacent to the first major surface. The substrate may comprise glass or other low cost insulating material. An opaque light shielding layer is embedded between the insulating layers at the top surface of the substrate. In certain embodiments, substrate 30 may include a glass base having a top surface layer of silicon oxide or silicon nitride or silicon nitride. Most of the individual TFTs are formed side by side on this top surface and are interconnected in a thin film conductor pattern such as metal tracks 37, 39, 40. The TFT of FIG. 1 has a top-gate type configuration similar to that shown for the TFT 11 in FIG. 6 of US-A-5,130,829. To facilitate the comparison, the TFT portions of FIG. 1 are given the same or similar reference numerals as in US-A-5,130,829. However, at least one of the electrodes of the TFT shown in FIG. 1 includes a chromium nitride film according to the present invention.
도 1의 TFT는 기판(30)상에, 예를 들면, 다결정 실리콘으로 된 반도체 막(50)에 의해 제공되는 채널 영역을 포함한다. 이 반도체 막(50)의 상부면상의, 예를 들면, 실리콘 산화물로 된 게이트 유전체(38)상에 게이트 전극(155)이 제공된다. 반도체 막(50)내의 도핑된 소스 영역(51) 및 드레인 영역(52)은, 예를 들면, 이온 주입에 의해 게이트 전극(155)을 이용하여 자동기록(autoregister)될 수 있다. 예를 들어, 알루미늄으로 된 게이트 접속 트랙(37)은 게이트 전극(155)상의, 예를 들면, 실리콘 산화물로 된 절연 막(54)내의 윈도우에서 게이트 전극(155)의 상부면과 전기적으로 접촉된다.1 includes a channel region provided on the substrate 30 by a semiconductor film 50 made of, for example, polycrystalline silicon. The gate electrode 155 is provided on the top surface of the semiconductor film 50, for example, on the gate dielectric 38 made of silicon oxide. The doped source region 51 and the drain region 52 in the semiconductor film 50 may be autoregistered using the gate electrode 155 by, for example, ion implantation. For example, a gate connection track 37 of aluminum is in electrical contact with the top surface of the gate electrode 155 on a window on the gate electrode 155, for example in an insulating film 54 of silicon oxide. .
본 발명에 따른 본 실시예에서, 게이트 전극(155)은 접속 트랙(37)에 의해 접촉되는 적어도 그의 상부면에서 크롬 질화물로 이루어진다. 그와 대조적으로, US-A-5,130,829의 도 6에 개시된 상부-게이트형 TFT는 도핑된 다결정 실리콘으로 된 게이트 전극(55)을 갖는다. 도 1의 TFT의 게이트 전극(155)은 도 1에 도시된 밀집형 접속 형태로 그의 전체 두께에 걸쳐 크롬 질화물로 이루어질 수도 있는데, 이 경우 접속 트랙(37)은 TFT의 영역에서 전극(155)과 접촉한다. 그러나, 본 발명에 따른 TFT의 전극(155)은 다른 전극 재료상에, 예를 들면, 크롬 또는 알루미늄 또는 알루미늄 합금상에 크롬 질화물을 포함하는 합성물일 수 있다. 이와 같이 합성물 형태의 전극(155)은 전극(155)이 TFT로부터 게이트 접속 트랙(37)에 의해 접촉되기 전의 어느 정도 거리까지 연장될 때 게이트 직렬 저항을 감소시키는데 유리하다.In this embodiment according to the invention, the gate electrode 155 is made of chromium nitride at least at its upper surface which is contacted by the connecting track 37. In contrast, the top-gate type TFT disclosed in Fig. 6 of US-A-5,130,829 has a gate electrode 55 of doped polycrystalline silicon. The gate electrode 155 of the TFT of FIG. 1 may be made of chromium nitride over its entire thickness in the form of a dense connection shown in FIG. 1, in which case the connection track 37 is connected with the electrode 155 in the region of the TFT. Contact. However, the electrode 155 of the TFT according to the present invention may be a composite comprising chromium nitride on another electrode material, for example on chromium or aluminum or an aluminum alloy. As such, the electrode 155 in the form of a composite is advantageous for reducing the gate series resistance when the electrode 155 extends to some distance from the TFT before being contacted by the gate connection track 37.
알루미늄 트랙/전극상에 크롬 질화물을 제공하면, 크롬 질화물이 알루미늄을 덮어서 알루미늄 표면의 산화 및 알루미늄내의 힐록 형성을 방지하는 장점이 있다. 이와 같이 크롬 질화물을 사용하지 않으면, 기판(30)이, 예를 들면, 실리콘 산화물 막(54)의 증착중에 약 250℃ 이상의 온도로 가열될 때, 알루미늄 트랙/전극에 이러한 표면 산화 및 힐록 형성이 발생할 수 있다. 알루미늄 전극상에 크롬 질화물을 제공함으로써 얻어지는 또 다른 장점은, 크롬 질화물이 절연 막(54)내에 접촉 윈도우를 형성하는데 사용되는 에칭제(예를 들면, HF)에 의한 손상에 대해 알루미늄의 상부면을 보호한다는 것이다. 전극(155)의 상부면에 크롬 대신 크롬 질화물을 사용함으로써 얻어지는 장점은, 실리콘 산화물 막(54)의 증착중에 전극(155)의 상부면에 불용해성 고저항 산화물 층이 형성되는 것이 방지된다는 것이다.Providing chromium nitride on an aluminum track / electrode has the advantage that chromium nitride covers the aluminum to prevent oxidation of the aluminum surface and formation of hillocks in the aluminum. Without such chromium nitride, such surface oxidation and hillock formation on the aluminum track / electrode may occur when the substrate 30 is heated to a temperature of about 250 ° C. or more, for example, during deposition of the silicon oxide film 54. May occur. Another advantage obtained by providing chromium nitride on an aluminum electrode is that the top surface of the aluminum is protected against damage by an etchant (eg, HF) in which chromium nitride is used to form a contact window in the insulating film 54. To protect. An advantage obtained by using chromium nitride instead of chromium on the top surface of electrode 155 is that formation of an insoluble high resistance oxide layer on the top surface of electrode 155 during deposition of silicon oxide film 54 is prevented.
도 2는 TFT의 제조시에 본 실시예에서는 게이트 전극인 전극(155)의 상부면(160)을 노출시키기 위해 실리콘 산화물 막(54)에 접촉 윈도우가 형성되는 단계를 도시한다. 이 접촉 윈도우는 포토리소그래피 및 에칭 처리에 의해, 예를 들면, 에칭제로서 완충된 HF를 사용하여 형성된다. 본 발명자들은 전극(155)의 상부면(160)이 크롬 질화물이 아니라 크롬으로 이루어질 경우, 이러한 에칭 처리에 의해 크롬 전극(155) 상부면(160)에서 고저항 산화물 층이 제거되지 않음을 발견하였다. 이 산화물 층은, 본 발명자들의 연구에 의하면, 스퍼터 에칭에 의해서만 제거될 수 있거나 또는 대안적으로, TFT 제조 후에 전극 접속부(37)에 고전압을 인가함으로만이 전기적으로 파괴될 수 있을 정도로 충분히 강성이다. 크롬 전극(155)의 경우 이러한 추가의 단계가 필요하여 양산성을 감소시키고 제조 비용을 증가시킨다. 그러나 전극(155)의 상부면(160)을 본 발명에 따라 크롬 질화물로 할 경우 이러한 추가의 단계는 필요치 않게 된다.FIG. 2 shows a step in which a contact window is formed in the silicon oxide film 54 to expose the top surface 160 of the electrode 155 which is a gate electrode in this embodiment in the manufacture of the TFT. This contact window is formed by photolithography and etching treatment, for example, using HF buffered as an etchant. The inventors have found that when the upper surface 160 of the electrode 155 is made of chromium rather than chromium nitride, the etching resistance layer does not remove the high resistance oxide layer from the upper surface 160 of the chromium electrode 155. . This oxide layer is, according to the inventors' study, rigid enough to be removed only by sputter etching or alternatively to be electrically destroyed only by applying a high voltage to the electrode connection 37 after TFT fabrication. . In the case of the chromium electrode 155, this additional step is required to reduce mass productivity and increase manufacturing costs. However, this additional step is not necessary if the top surface 160 of the electrode 155 is chromium nitride in accordance with the present invention.
크롬 질화물이 이와 같이 고저한 산화물 층의 형성을 방지하게 되는 메카니즘은 이하에 설명되는 바와 같다. 전형적으로, 실리콘 산화물 막(54)은 약 250℃ 이상의 온도에서 증착된다. 이 실리콘 산화물 막(54)은 약 400℃에서 AP(대기압) CVD에 의해 증착되거나 또는, 예를 들면, 300℃의 저온에서 TEOS(tetra ethyl oxy silane) 또는 PE(plasma enhanced) CVD로부터 증착될 수 있다. 기판(30)이 이들 증착 온도에 도달하면, 전극(155)의 외측 표면상에 단층 산화물이 형성될 것으로 생각된다. 더욱 많은 산소가 막 표면에 도달하면, 산소 원자의 과도한 음전하로 인해 산화물 층에 강한 전계가 형성된다. 크롬 전극(155)의 경우에, 이 전계에 의해 크롬 층으로 전자가 드리프트하고, 표면으로 Cr3- 이온이 드리프트하여 흡수된 산소와 반응한다. 이러한 처리에 의해 크롬 전극(155)상에 크롬 산화물(Cr2O3가 우세) 층이 형성되는데, 이것은, 형성된 산화물 층의 두께가 전계가 너무 낮아서 전자 또는 CR3-이온이 더 이상 드리프트할 수 없을 정도로 될 때까지 계속된다. 이와 같이 전기적으로 도출되는 산화물의 형성은 매우 신속(나노초 정도내에)하게 발생하며, 그 후 성장 속도는 확산을 제한하게 된다. 양 단계에서, 제한하는 단계는 산화물 층을 통한 크롬 이온의 이동(migration)임을 아는 것이 중요하다. 이와 대조적으로, 본 발명에 따라 전극(155)을 크롬 질화물로 할 경우 질소는 앞서의 표면 산화물 층을 통해 이동하지 않는다. 크롬이 표면으로 이동함에 따라 표면 산화물 층 바로 아래에는 분명 질소가 풍부한 영역이 형성될 것이다. 이와 같이 질소가 풍부한 영역은 크롬이 산화물 층으로 더 이상 이동하는 것을 방해하는 장벽으로서 작용하고 이에 의해 그의 성장이 제한된다. 따라서, 전극(155)의 상부면(160)에서 표면 산화물의 성장은 그 상부면(160)에 인접하는 크롬 질화물 전극(155)의 질소 함량을 통제함으로써 제어될 수 있다. 이하에서는 도 7, 8 및 9를 참조하여 특정 결과의 예들이 개시된다.The mechanism by which chromium nitride prevents the formation of such a low oxide layer is as described below. Typically, silicon oxide film 54 is deposited at a temperature of about 250 ° C. or higher. This silicon oxide film 54 may be deposited by AP (atmospheric pressure) CVD at about 400 ° C., or from tetra ethyl oxy silane (TEOS) or plasma enhanced CVD at low temperature of 300 ° C., for example. have. When the substrate 30 reaches these deposition temperatures, it is believed that a single layer oxide will be formed on the outer surface of the electrode 155. As more oxygen reaches the film surface, a strong electric field is formed in the oxide layer due to excessive negative charge of the oxygen atoms. In the case of the chromium electrode 155, electrons drift to the chromium layer by this electric field, and Cr 3- ions drift to the surface and react with the absorbed oxygen. This treatment results in the formation of a chromium oxide (Cr 2 O 3 ) layer on the chromium electrode 155, which may cause electrons or CR 3- ions to drift any longer because the thickness of the oxide layer formed is too low. Continue until it is gone. The formation of such electrically derived oxides occurs very quickly (within nanoseconds), after which the growth rate limits diffusion. In both steps, it is important to know that the limiting step is the migration of chromium ions through the oxide layer. In contrast, when the electrode 155 is made of chromium nitride according to the present invention, nitrogen does not move through the above surface oxide layer. As chromium migrates to the surface, a region rich in nitrogen will clearly form just below the surface oxide layer. This nitrogen-rich region acts as a barrier that prevents chromium from further moving into the oxide layer, thereby limiting its growth. Thus, the growth of the surface oxide on the top surface 160 of the electrode 155 can be controlled by controlling the nitrogen content of the chromium nitride electrode 155 adjacent to the top surface 160. Examples of specific results are described below with reference to FIGS. 7, 8 and 9.
도 1의 상부-게이트형 TFT는 US-A-5,130,829의 도 6에서처럼 공지된 방법으로 형성된 소스와 드레인을 가질 수 있다. 따라서, 이 소스 및 드레인은 반도체 막(50)의 제각기의 n+ 도핑된 영역들(51, 52)로 이루어질 수 있고, 게이트 접속부(37)와 동일한 알루미늄 막 패턴으로 형성될 수 있는 소스 및 드레인 접속부들(39, 40)을 갖는다. 도 1에 예로서 도시된 구성에서는, 도핑된 드레인 전극(52)이 도전 트랙(40)에 의해 ITO 화소 전극(20)에 접속된 것이 도시되어 있다. 그러나, 소스 및 드레인 전극의 다른 구성도 본 발명에 따라 가능하다.The top-gate type TFT of FIG. 1 may have a source and a drain formed by a known method as in FIG. 6 of US-A-5,130,829. Thus, this source and drain may consist of n + doped regions 51 and 52 of each of the semiconductor film 50 and may be formed of the same aluminum film pattern as the gate contact 37 and the source and drain contacts. Have a number 39, 40. In the configuration shown as an example in FIG. 1, it is shown that the doped drain electrode 52 is connected to the ITO pixel electrode 20 by the conductive track 40. However, other configurations of the source and drain electrodes are also possible in accordance with the present invention.
예로서, 도 3은 본 발명에 따른 소스 및 드레인 구성을 예시하는데, 크롬 질화물 막으로 된 제각기의 소스 및 드레인 전극 영역들(151, 152)을 포함한다. 이들 크롬 질화물 소스 및 드레인 전극들(151, 152)은 기판과 위에 놓이는 반도체 막(50) 영역 사이에 제공된다. 크롬 질화물 소스 및 드레인 전극들(151, 152)은, 산화물 성장에 대한 크롬 질화물의 저친화성으로 인해 또한 소스 및 드레인 전극들(151, 152)로부터의 도전형 결정 도펀트 농도로 도핑된 이들 위에 놓이는 영역들(51, 52)로 인해 위에 놓이는 막(50) 영역들에 대해 우수한 오옴 접촉을 형성한다. N+로 도핑된 소스 및 드레인 영역들(51, 52)은, 예를 들면, 도 4a 내지 4c에 예시된 처리 단계들을 갖는 공지된 플라즈마 도핑 처리를 사용하여 형성될 수 있다. 이하에서는 도 7, 8 및 10을 참조하여 특정 결과의 특정 예들이 설명된다.As an example, FIG. 3 illustrates a source and drain configuration in accordance with the present invention, which includes respective source and drain electrode regions 151 and 152 of a chromium nitride film. These chromium nitride source and drain electrodes 151, 152 are provided between the substrate and the overlying region of semiconductor film 50. The chromium nitride source and drain electrodes 151, 152 overlie the doped regions of the crystalline nitride dopant concentration from the source and drain electrodes 151, 152 due to the low affinity of chromium nitride for oxide growth. These 51 and 52 form good ohmic contact to the overlying regions of the film 50. Source and drain regions 51 and 52 doped with N + may be formed using, for example, a known plasma doping process having processing steps illustrated in FIGS. 4A-4C. In the following, specific examples of specific results are described with reference to FIGS. 7, 8 and 10.
도 3은 또 다른 차이점을 예시하고 있는데, 그것은, 드레인 전극(152)이 ITO 화소 전극(20)에 직접 접속된다는 것이다. 더욱이, 이 경우에, 소스 접속 트랙(39)의 일부가 화소 전극(20)을 제공하는 것과 동일한 ITO 막 패턴의 일부(121)로 형성될 수 있다. 그들의 저 화학적 반응성으로 인해, 소스 및 드레인 크롬 질화물 전극들(151, 152)은 ITO 부분들(121, 20)에 대해 우수한 전기적 접촉을 형성할 수 있다. 크롬 질화물 소스 및 드레인 전극들(151, 152)은 또한 ITO 부분들(121, 20)을 반도체 막(50)으로부터 완전히 분리한다. 이러한 구성은, 크롬 질화물 소스 및 드레인 전극들(151, 152)이 ITO 부분들(121, 20)의 수소 환원과 인듐 및 다른 불순물이 ITO 부분들(121, 20)로부터 반도체 막(50)으로 확산하는 것을 방지하는 장벽을 제공하게 되는 제조 공정에서 특히 중요하다.3 illustrates another difference, in which the drain electrode 152 is directly connected to the ITO pixel electrode 20. Furthermore, in this case, a part of the source connection track 39 may be formed of a part 121 of the same ITO film pattern as that of providing the pixel electrode 20. Due to their low chemical reactivity, the source and drain chromium nitride electrodes 151, 152 can form good electrical contact with the ITO portions 121, 20. Chromium nitride source and drain electrodes 151, 152 also completely separate ITO portions 121, 20 from semiconductor film 50. This configuration allows chromium nitride source and drain electrodes 151 and 152 to hydrogen-reduce ITO portions 121 and 20 and to diffuse indium and other impurities from ITO portions 121 and 20 to semiconductor film 50. It is particularly important in manufacturing processes that will provide a barrier to prevent them.
도 4a 내지 4c는 도 3의 상부-게이트형 TFT의 제조에 있어서 일련의 단계들을 예시한다. 장치 기판(30)상에 증착된 ITO 막은 공지된 포토리소그래피 처리 및 에칭 처리를 사용하여 도 4a의 영역(121, 20)으로 패터닝된다. 그리고 나서, 크롬 질화물 막이 증착되며, 기존의 포토리소그래피 및 에칭 처리에 의해 소스 전극과 드레인 전극 사이에 채널 분리를 형성하는 분리된 영역(153, 154)으로 패터닝된다. 이 결과 얻이진 구조물이 도 4b에 도시되어 있다. 크롬 질화물 막 영역들(153, 154)은 ITO 부분들(121, 20)을 완전히 커버한다.4A-4C illustrate a series of steps in the manufacture of the top-gate type TFT of FIG. The ITO film deposited on the device substrate 30 is patterned into regions 121 and 20 in FIG. 4A using known photolithography and etching processes. A chromium nitride film is then deposited and patterned into discrete regions 153 and 154 that form channel separations between the source and drain electrodes by conventional photolithography and etching processes. The resulting structure is shown in FIG. 4B. The chromium nitride film regions 153 and 154 completely cover the ITO portions 121 and 20.
그리고 나서, 이러한 도 4b의 구조물은 크롬 질화물 영역들(153, 154)의 표면에 인을 흡수시키기 위해 인화수소의 RF 글로 방전에 노출된다. 크롬 질화물 영역들(153, 154) 사이의 노출된 절연 기판 표면으로 흡수되는 인의 양은 거의 없다. 그러나, 원한다면, 절연 기판 층으로부터 도펀트를 완전히 제거하기 위해 건식 에칭 단계가 수행될 수 있다.This structure of FIG. 4B is then exposed to an RF glow discharge of hydrogen phosphide to absorb phosphorus on the surface of the chromium nitride regions 153 and 154. There is little amount of phosphorus absorbed into the exposed insulating substrate surface between the chromium nitride regions 153 and 154. However, if desired, a dry etch step may be performed to completely remove the dopant from the insulating substrate layer.
다음으로, 비정질 실리콘 막(150)을 형성하기 위해, 예를 들면, 공지된 플라즈마 강화 화학적 기상 증착(PECVD) 공정에 의해 실리콘 재료가 증착된다. 이 비정질 실리콘 증착은, 일본 디스플레이 회의 논문에 개시된 공정에 따라 ITO 상에 비정질 실리콘을 증착시키는데 사용될 수 있는 최대 온도보다 훨씬 더 높은 온도, 예를 들면, 270℃∼300℃ 범위의 온도에서 실행될 수 있다. 또한, 이 증착은 수소를 함유하는 실란의 가스 혼합물로부터 수행될 수 있다. 고온 및 수소를 이용하면 증착된 막(150)의 품질이 개선되고, 이것은, 예를 들면, 증가된 전계 효과 이동도 및 캐리어 수명과 디스플레이 장치의 수명을 증가시키는 개선된 안정성으로 나타난다. 수소는 양호한 실리콘 영역만이 성장되도록 증착된 실리콘의 약한 영역을 제거하는 순한 에칭제로서 작용하는 것으로 보인다. 이러한 증착 온도에서, 흡수된 인은 크롬 질화물 영역(153, 154)으로부터 증착중인 인접하는 실리콘 영역(150)으로 확산하여, 막(150)의 증착중에 도펀트 확산에 의해 이들 인접하는 실리콘 영역에 n+ 부분이 형성된다. 이제, 후속하는 포토리소그래피 및 에칭 단계중에 실리콘 막(150)의 상부면을 보호하기 위해 동일한 CVD 반응기내에서 작은 두께의 게이트 유전체 막이 증착되는 것이 또한 바람직하다.Next, a silicon material is deposited, for example, by a known plasma enhanced chemical vapor deposition (PECVD) process to form the amorphous silicon film 150. This amorphous silicon deposition can be carried out at a temperature much higher than the maximum temperature that can be used to deposit amorphous silicon on ITO according to the process disclosed in the Japanese Display Conference Papers, for example, in the range of 270 ° C to 300 ° C. . This deposition can also be carried out from a gas mixture of silanes containing hydrogen. The use of high temperature and hydrogen improves the quality of the deposited film 150, which, for example, results in increased field effect mobility and improved stability which increases the carrier lifetime and the lifetime of the display device. Hydrogen appears to act as a mild etchant that removes weak regions of deposited silicon so that only good regions of silicon are grown. At this deposition temperature, absorbed phosphorus diffuses from the chromium nitride regions 153 and 154 to the adjacent silicon region 150 being deposited, where n + is added to these adjacent silicon regions by dopant diffusion during deposition of the film 150. Part is formed. Now, it is also desirable that a small thickness of gate dielectric film be deposited in the same CVD reactor to protect the top surface of silicon film 150 during subsequent photolithography and etching steps.
이러한 포토리소그래피 및 에칭 단계에서는, 포토레지스트 마스크가 실리콘 막(150)의 TFT 영역 A 위에 제공되고 개개의 TFT를 위한 개별적인 섬영역(50)을 형성하기 위해 에칭 처리가 실행된다. 동일한 마스크를 사용하여, 이제 크롬 질화물 영역들(153, 154)이 TFT의 소스 및 드레인 전극들(151, 152)을 형성하도록 패터닝될 수 있다. 이러한 포토리소그래피 및 에칭 단계 후에, 비정질 실리콘 막(150)이, 예를 들면, 엑시머 레이저 에너지 빔을 사용하여 다결정 실리콘으로 변환될 수 있다. 그러나, 섬영역(50)에 대해서는 비정질 실리콘 재료가 유지된다.In this photolithography and etching step, a photoresist mask is provided over the TFT region A of the silicon film 150 and an etching process is performed to form individual island regions 50 for the individual TFTs. Using the same mask, chromium nitride regions 153 and 154 can now be patterned to form the source and drain electrodes 151 and 152 of the TFT. After this photolithography and etching step, the amorphous silicon film 150 can be converted to polycrystalline silicon, for example using an excimer laser energy beam. However, the amorphous silicon material is retained for the island region 50.
이러한 포토리소그래피 및 에칭 단계 후에, 게이트 유전체 막(38)(또는 그의 나머지 두께)가 증착된다. 이 막(38)은, 예를 들면, 비정질 실리콘 막(50)의 경우에 실리콘 질화물일 수 있다. 그리고 나서, 게이트 전극이 게이트 유전체 막(38)상에 제공된다. 도 3에 예로서 도시된 형태에서, 이 게이트 전극은, 예를 들면, 알루미늄으로 된 게이트 접속 트랙(37)의 영역으로 형성된다.After this photolithography and etching step, gate dielectric film 38 (or the remaining thickness thereof) is deposited. This film 38 may be, for example, silicon nitride in the case of the amorphous silicon film 50. A gate electrode is then provided on the gate dielectric film 38. In the form shown by way of example in FIG. 3, this gate electrode is formed of an area of a gate connection track 37 made of aluminum, for example.
본 발명의 범주내에서 다수의 수정 및 변형이 가능함은 분명하다. 예로서, 도 5는 몇가지 이러한 변형예들을 도시하는데, 여기서 소스 및 드레인 전극(151, 152)은 제 1 크롬 질화물 막 패턴 영역을 포함하고, 게이트 전극(155)은 제 2 크롬 질화물 막 패턴 영역을 포함한다. 도 5의 구조에서, 소스 및 드레인 전극(151, 152)이 TFT 실리콘 섬영역(50)의 약간 아래에 연장되어 알루미늄 접속 트랙(39, 40)에 의해 접촉된다. 게이트 전극은 크롬 질화물 게이트 막(155)을 갖는 알루미늄(또는 알루미늄 합금) 접속 트랙(37)을 포함하는데, 알루미늄 접속 트랙의 전체 상부면에 크롬 질화물 게이트 막이 접촉된다. 알루미늄(또는 알루미늄 합금) 트랙(40)은 크롬 질화물 드레인 전극(152)을 ITO 화소 전극(20)에 접속한다. 절연 막(54)내의 접촉 윈도우에서 전극 부분들(151, 152, 155)의 크롬 질화물 상부면에 대한 우수한 전기적 접촉이 형성될 수 있다. 또한, 크롬 질화물 전극 부분들(151, 152)은 도 3에서 설명된 바와 같이 TFT의 소스 및 드레인에 대해 도핑된 영역들(51, 52) 내지 실리콘 막(50)과의 우수한 접촉을 제공할 수 있다.It is obvious that many modifications and variations are possible within the scope of the invention. As an example, FIG. 5 shows some such variations, wherein the source and drain electrodes 151, 152 include a first chromium nitride film pattern region, and the gate electrode 155 defines a second chromium nitride film pattern region. Include. In the structure of FIG. 5, the source and drain electrodes 151, 152 extend slightly below the TFT silicon island regions 50 and are contacted by the aluminum connection tracks 39, 40. The gate electrode includes an aluminum (or aluminum alloy) connection track 37 with a chromium nitride gate film 155, wherein the chromium nitride gate film is in contact with the entire top surface of the aluminum connection track. An aluminum (or aluminum alloy) track 40 connects the chromium nitride drain electrode 152 to the ITO pixel electrode 20. Good electrical contact with the chromium nitride top surface of the electrode portions 151, 152, 155 can be formed in the contact window in the insulating film 54. In addition, the chromium nitride electrode portions 151, 152 can provide good contact with the silicon film 50 and the doped regions 51, 52 for the source and drain of the TFT as described in FIG. 3. have.
도 1 내지 5는 TFT에 대한 본 발명의 사용을 예시한다. 그러나, 본 발명은 다른 박막 회로 소자들, 예를 들면, 도 6에 예시된 바와 같은 TFD와 함께 사용될 수도 있다. 도 6은 수직 TFD를 예시하는데, 그의 본체는 하부 전극(152)과 상부 전극(37) 사이에 삽입된 활성 반도체 도전성 막(50)이다. 반도체 막(50)은 비정질 또는 미정질 또는 다결정 형태의 실리콘 기반 재료를 포함할 수 있다. 예를 들어, 실리콘 산화물로 된 절연 막(54)이 반도체 도전성 막(50)의 측벽상에 제공될 수 있다. 상부 전극(37)은 이러한 절연 막(54)내의 윈도우에서 활성 막(50)의 상부면과 접촉한다. 본 발명에 따라, 이들 전극중 적어도 하나(바람직하게는 하부 전극(152))는 크롬 질화물 막을 포함한다. 다이오드의 배향에 따라, 전극(37, 152)은 제각기 캐소드 및 애노드이거나 애노드 및 캐소드일 수 있다. 하부 전극(152)은 기판(30)에서 도체 트랙(120)에 의해 접촉된다. 장치 응용에 따라, 도체 트랙(120)은 ITO 또는 알루미늄 및/또는 다른 재료, 예를 들면, 크롬, 텅스텐, 아연, 티타늄, 몰리브덴 또는 니켈을 포함할 수 있다.1 to 5 illustrate the use of the present invention for TFTs. However, the present invention may be used with other thin film circuit elements, for example, a TFD as illustrated in FIG. 6 illustrates a vertical TFD whose body is an active semiconductor conductive film 50 inserted between the lower electrode 152 and the upper electrode 37. The semiconductor film 50 may include a silicon based material in amorphous or microcrystalline or polycrystalline form. For example, an insulating film 54 made of silicon oxide may be provided on the sidewall of the semiconductor conductive film 50. The upper electrode 37 is in contact with the top surface of the active film 50 in the window in this insulating film 54. According to the present invention, at least one of these electrodes (preferably lower electrode 152) comprises a chromium nitride film. Depending on the orientation of the diode, the electrodes 37 and 152 may be cathode and anode, respectively, or anode and cathode. The lower electrode 152 is contacted by the conductor track 120 on the substrate 30. Depending on the device application, conductor track 120 may comprise ITO or aluminum and / or other materials, such as chromium, tungsten, zinc, titanium, molybdenum or nickel.
도 6의 TFD는 US-A-5,272,370에 개시된 바와 같은 대면적 박막 ROM 장치에서 사용될 수 있다. 이러한 다이오드는, 예를 들면, PIN 다이오드일 수 있으며, 이 경우, PIN 영역 구조를 갖도록 활성 반도체 도전성 막(50)이 그의 상부면 및 하부면에서 반대되는 도전형 도펀트 농도로 도핑된다. 대안적으로, TFD는 양방향성인 소위 "MIM" 다이오드일 수 있으며, 이 경우, 활성 반도체 도전성 막(50)은 도핑되지 않은(진성의, 따라서 반절연성의), 실리콘 함량이 풍부한 비화학양론적인 실리콘 화합물 재료로 이루어진다. 이러한 MIM 다이오드는 또한 US-A-5,272,370에 개시된 바와 같은 ROM 장치에서 사용될 수 있다. 그러나, 이러한 MIM 다이오드는 대안적으로 EP-A-0 649 048에 개시된 바와 같은 디스플레이 장치에서의 비선형 스위칭 소자로서 사용될 수도 있다. 도 6에 도시된 바와 같이 구성된 PIN 다이오드는 또한 대면적 이미징 장치에서 스위칭 다이오드 및/또는 감광 다이오드로서 사용될 수 있다. 이러한 PIN 다이오드의 n형 영역은 PH3 플라즈마 도핑 처리를 사용하여 크롬 질화물 전극(152)의 표면으로부터 인을 확산시킴으로써 형성될 수 있다. p형 영역을 위한 붕소 도핑을 위해 인화수소 대신에 디보레인(B2H6)을 사용하여 마찬가지의 플라즈마 처리가 수행될 수 있다.The TFD of FIG. 6 can be used in large area thin film ROM devices as disclosed in US-A-5,272,370. Such a diode may be, for example, a PIN diode, in which case the active semiconductor conductive film 50 is doped with opposite conductivity type dopant concentrations at its top and bottom surfaces to have a PIN region structure. Alternatively, the TFD can be a so-called "MIM" diode that is bidirectional, in which case the active semiconductor conductive film 50 is undoped (intrinsic, and therefore semi-insulating), silicon-rich, non-stoichiometric silicon. It consists of a compound material. Such MIM diodes can also be used in ROM devices as disclosed in US-A-5,272,370. However, such MIM diodes may alternatively be used as nonlinear switching elements in display devices as disclosed in EP-A-0 649 048. PIN diodes configured as shown in FIG. 6 may also be used as switching diodes and / or photosensitive diodes in large area imaging devices. The n-type region of this PIN diode can be formed by diffusing phosphorus from the surface of the chromium nitride electrode 152 using a PH 3 plasma doping process. A similar plasma treatment can be performed using diborane (B 2 H 6 ) instead of hydrogen phosphide for boron doping for the p-type region.
PIN 다이오드에 대한 바람직한 전기적 접촉 특성과 MIM 다이오드에 대한 바람직한 전기적 접촉 특성에는 차이가 있음에 유의해야 한다. PIN 다이오드의 경우, 전극들(37, 152)과 막(50)의 p형 및 n형 영역들 사이에 우수한 저저항 오옴 접촉이 바람직하다. 크롬 질화물은 그의 산화물 성장에 대한 저 친화성으로 인해 그리고 또한 막(50)을 도핑하기 위해 도펀트 흡수 전위를 가짐으로 인해 이러한 오옴 접촉을 제공할 수 있다. MIM 다이오드의 경우에, 실리콘 화합물 막(50)은 보다 넓은 밴드갭을 가지며, 바람직한 전극 접촉 특성이 오옴 접촉보다는 쇼트키 장벽에 더욱 유사하다. 그러나, MIM 전극으로 크롬 질화물을 사용하면, 쇼트키 전극의 질소 퍼센트를 변화시킴으로써 쇼트키 전극과 실리콘 화합물 막(50) 사이의 불규칙한 산화물 계면을 감소시키도록 쇼트키 장벽의 동작을 제어할 수 있다.It should be noted that there is a difference between the desirable electrical contact characteristics for the PIN diode and the desirable electrical contact characteristics for the MIM diode. In the case of a PIN diode, a good low resistance ohmic contact between the electrodes 37, 152 and the p-type and n-type regions of the film 50 is desirable. Chromium nitride can provide this ohmic contact due to its low affinity for its oxide growth and also because it has a dopant absorption potential to dope the film 50. In the case of a MIM diode, the silicon compound film 50 has a wider bandgap and the desired electrode contact characteristics are more similar to a Schottky barrier than an ohmic contact. However, using chromium nitride as the MIM electrode can control the behavior of the Schottky barrier to reduce the irregular oxide interface between the Schottky electrode and the silicon compound film 50 by varying the nitrogen percentage of the Schottky electrode.
도 1 내지 6에서 상이한 전극 구성에 사용된 크롬 질화물 막은 대표적으로 25㎚ 내지 100㎚ 범위의 두께를 가질 수 있다. 이제 도 7 내지 10을 참조하여 제공될 특정의 실험 결과들의 경우, 크롬 질화물 막의 두께는 35㎚였다. 20㎚ 미만의 막 두께를 갖는, 핀홀(pinholes)이 없는 우수한 표면 커버리지를 획득하기는 어렵다. 약 100㎚를 초과하는 막 두께를 사용하는 것은 계속해서 증착되는 막들에 의해 스텝 커버리지를 고려할 때 바람직하지 않게 된다. 크롬 질화물 막 패턴의 측벽이 테이퍼 형상으로 되면 보다 두꺼운 크롬 질화물 막이 사용될 수 있다.The chromium nitride film used for the different electrode configurations in FIGS. 1-6 may typically have a thickness in the range of 25 nm to 100 nm. For certain experimental results, now to be provided with reference to FIGS. 7 to 10, the thickness of the chromium nitride film was 35 nm. It is difficult to obtain good surface coverage without pinholes with a film thickness of less than 20 nm. Using a film thickness greater than about 100 nm becomes undesirable when considering step coverage by films that are subsequently deposited. Thicker chromium nitride films can be used if the sidewalls of the chromium nitride film pattern are tapered.
본 발명에 따라 사용되는 크롬 질화물 막은 약 50%의 질소 원자 퍼센트를 갖는 다결정 또는 비정질 CrN으로써 또는 약 30% 이상의 질소 원자 퍼센트를 갖는 Cr2N으로써 증착될 수 있다. 사실, 크롬 질화물 막내에서 질소의 원자 퍼센트는 스퍼터 가스 혼합물내의 질소의 원자 퍼센트를 변화시킴으로써 15%와 50% 사이의 유용한 범위에 걸쳐 변화될 수 있다. 이것이 도 7에 도시된다. 크롬은 스퍼터 소스 타겟으로서 사용된다. 스퍼터링은 아르곤과 질소의 가스 혼합물을 이용하여 실행되었다. 도 7의 실험 결과들은 2개의 가스 압력, 즉, 1.5mTorr 및 5mTorr에서 획득되었다. 기판 온도는 증착 전에 350℃까지 증가되었고 증착 개시시에 300℃로 저하되었다. 사용된 증착 파라미터가 다음 표 1에 도시되어 있다.The chromium nitride film used according to the present invention may be deposited as polycrystalline or amorphous CrN having a nitrogen atom percentage of about 50% or as Cr 2 N having a nitrogen atom percentage of at least about 30%. In fact, the atomic percentage of nitrogen in the chromium nitride film can be varied over a useful range between 15% and 50% by varying the atomic percentage of nitrogen in the sputter gas mixture. This is shown in FIG. Chromium is used as the sputter source target. Sputtering was performed using a gas mixture of argon and nitrogen. The experimental results of FIG. 7 were obtained at two gas pressures, 1.5 mTorr and 5 mTorr. The substrate temperature was increased to 350 ° C. before deposition and dropped to 300 ° C. at the start of deposition. The deposition parameters used are shown in Table 1 below.
크롬 질화물은 35㎚의 두께로 증착되었다. 크롬 질화물 막내의 질소 함유량과 크롬 질화물 막(151, 152)과의 실리콘 계면에서의 산소 함유량을 측정하기 위해 오제이 전자 분광학(Auger electron spectroscopy)이 사용되었다. 도 7은 사용된 2개의 압력에서 증착된 CrNx 막내의 질소 함유량을 가스 혼합물의 질소 함유량의 함수로서 나타낸 도면이다. 5mTorr에서의 곡선은 약 40 원자 퍼센트의 N에서 평탄해지고 있다.Chromium nitride was deposited to a thickness of 35 nm. Auger electron spectroscopy was used to measure the nitrogen content in the chromium nitride film and the oxygen content at the silicon interface with the chromium nitride films 151 and 152. 7 shows the nitrogen content in the CrN x film deposited at the two pressures used as a function of the nitrogen content of the gas mixture. The curve at 5 mTorr is flattened at about 40 atomic percent N.
도 8은 CrNx 막(151,152)과 실리콘 계면에서의 산소의 면 농도를 CrNx내의 N의 원자 퍼센트의 함수로서 나타낸 도면이다. 증착이 시작되기 전에 기판(30)이 가열되는 동안 및 막(150)이 증착되는 동안, 주위의 산소가 이러한 계면 산소의 소스로서 제공된다. 도 8에 도시된 2개의 퍼센테이지간에는 좋은 역 상관이 존재하는데, 이것은 이러한 계면에서 산소의 양이 CrNx 증착 파라미터를 통제함으로써 제어될 수 있음을 나타낸다.8 shows the surface concentration of oxygen at the CrN x films 151, 152 and the silicon interface as a function of the atomic percentage of N in CrN x . While the substrate 30 is heated and the film 150 is deposited before deposition begins, ambient oxygen is provided as a source of this interfacial oxygen. There is a good inverse correlation between the two percentages shown in FIG. 8, which indicates that the amount of oxygen at this interface can be controlled by controlling the CrN x deposition parameters.
따라서, 스퍼터 증착된 크롬 질화물 막의 질소 함유량은 스퍼터 가스 혼합물의 질소 함유량 및 압력의 함수이다. 하부 크롬 질화물 전극(151, 152)과 위에 놓이는 반도체 도전성 막(50)의 계면에 존재하는 산화물의 양은 크롬 질화물 막의 질소 함유량의 함수이다. 따라서, 접촉 계면에서의 산화물의 양은 크롬 질화물 증착 파라미터를 통제함으로써 제어될 수 있다.Thus, the nitrogen content of the sputter deposited chromium nitride film is a function of the nitrogen content and pressure of the sputter gas mixture. The amount of oxide present at the interface between the lower chromium nitride electrodes 151 and 152 and the semiconductor conductive film 50 overlying is a function of the nitrogen content of the chromium nitride film. Thus, the amount of oxide at the contact interface can be controlled by controlling the chromium nitride deposition parameters.
도 9는 알루미늄 접속 트랙(37, 39, 40)과 크롬 질화물 전극(155, 152, 151)간에 우수한 접촉 품질을 예시한다. 두 막 사이의 전기적 접촉은 6㎛×6㎛의 면적에 걸쳐 있었다. 곡선 A 및 C는 도 2에 도시된 바와 같이 절연 막(54)내의 접촉 윈도우에서 이 접촉 영역에 대응한다. 측정치들은 접촉 영역으로부터 짧은 거리에 있는 두 막들에 대해 제각기 형성된 두 개의 전기적 접속부들간에 전압 차를 인가함으로써 획득되었다. 접촉 영역과 접속부들간의 이러한 거리로 인해, 각 막을 따른 길이방향의 전류 경로내에 얼마간의 저항이 존재한다. 두 접속부들간의 일체의 크롬 질화물 트랙에 대한 이러한 저항의 효과가 도 9에 곡선 B로 나타내어져 있다. 따라서, 곡선 B는 두 막 사이의 접촉 품질이 비교될 수 있는 기준을 제공한다. 곡선 B는 이상적인 접촉 특성을 나타낸다. 곡선 A는 크롬 질화물 전극과 접촉하는 알루미늄 접속 트랙에 대한 것으로, 곡선 B와 매우 유사하다는 것은 이들 두 막 사이에 매우 우수한 품질의 접촉이 형성되었음을 표시한다. 곡선 C는 크롬 전극과 접촉하는 알루미늄 접속 트랙에 대한 것이다. 도 9로부터 알 수 있는 바와 같이, 곡선 C의 특성은 이상적인 것과는 거리가 멀고, 알루미늄과 크롬간에 약 1볼트의 전위 장벽을 갖는 비오옴 접촉을 나타낸다. 이러한 전위 장벽은 크롬 전극상의 단단하고 불용해성인 산소 함유 고저항 표피의 존재에 기인하는 것으로 생각된다.9 illustrates good contact quality between the aluminum connection tracks 37, 39, 40 and the chromium nitride electrodes 155, 152, 151. Electrical contact between the two films spanned an area of 6 μm × 6 μm. Curves A and C correspond to this contact area in the contact window in insulating film 54 as shown in FIG. Measurements were obtained by applying a voltage difference between the two electrical connections respectively formed for the two films at a short distance from the contact area. Due to this distance between the contact area and the connections, there is some resistance in the longitudinal current path along each film. The effect of this resistance on the integral chromium nitride track between the two connections is shown by curve B in FIG. 9. Thus, curve B provides a reference against which the quality of contact between the two films can be compared. Curve B shows the ideal contact characteristics. Curve A is for the aluminum connection track in contact with the chromium nitride electrode, and very similar to curve B indicates that a very good quality contact was formed between these two films. Curve C is for an aluminum connection track in contact with the chromium electrode. As can be seen from FIG. 9, the characteristic of curve C is far from ideal, and represents a non-ohmic contact with a potential barrier of about 1 volt between aluminum and chromium. This potential barrier is believed to be due to the presence of a hard, insoluble oxygen-containing high resistive skin on the chromium electrode.
도 10은 크롬 질화물의 하부 소스 및 드레인 전극(151, 152)과 비정질 실리콘의 TFT 채널 막(50) 사이의 전기적 접촉의 품질을 나타낸다. 도 10에 도시된 소스-게이트 특성은 TFT의 온 저항(on resistance)의 측정치이며, 따라서, 소스와 드레인 접촉 저항의 측정치이다. 동일한 구조를 갖지만 상이한 재료의 하부 소스 및 드레인 전극을 갖는 3개의 상이한 상부-게이트형 구조물이 제조되었다. 하부의 소스 및 드레인 전극은 곡선 A의 경우 크롬 질화물, 곡선 B의 경우 ITO, 곡선 C의 경우 몰리브덴으로 제조하였다. 3개의 전극 재료 모두는 실리콘 막(150)을 증착시키기 전에 동일한 PH3 플라즈마 도핑 처리되었다. 도 10의 소스-게이트 특성은 0.25볼트의 드레인 바이어스로 측정되었다. 도 10으로부터 알 수 있는 바와 같이, 하부의 크롬 질화물 소스 및 드레인 전극(151, 152)에 대한 소스-게이트 특성은 하부의 ITO 소스 및 드레인 전극에 대한 소스-게이트 특성에 필적하며, 하부의 몰리브덴 소스 및 드레인 전극에 대한 소스-게이트 특성보다 20배 우수하다.10 shows the quality of electrical contact between the lower source and drain electrodes 151 and 152 of chromium nitride and the TFT channel film 50 of amorphous silicon. The source-gate characteristic shown in FIG. 10 is a measure of the on resistance of the TFT, and thus a measure of the source and drain contact resistance. Three different top-gate structures were fabricated with the same structure but with lower source and drain electrodes of different materials. The lower source and drain electrodes were made of chromium nitride for curve A, ITO for curve B, and molybdenum for curve C. All three electrode materials were subjected to the same PH 3 plasma doping before depositing the silicon film 150. The source-gate characteristic of FIG. 10 was measured with a drain bias of 0.25 volts. As can be seen from FIG. 10, the source-gate characteristics for the lower chromium nitride source and drain electrodes 151 and 152 are comparable to the source-gate characteristics for the lower ITO source and drain electrodes, and the lower molybdenum source. And 20 times better than the source-gate characteristic for the drain electrode.
상기 일본 디스플레이 '89 회의 논문에 개시된 플라즈마 도핑 처리는, 예를 들면, PH3로 된 도펀트 소스 플라즈마에 노출시킴에 의한 전극 패턴으로의 도펀트의 흡수를 포함한다. 또한, 도펀트 소스 플라즈마에 반도체 재료(예를 들면, SiH4) 소스를 부가할 수 있으며, 이에 의해 전극 패턴간에 노출된 절연 기판 표면상에 막을 증착시키지 않고 전극 패턴의 표면상에 얇게 도핑된 실리콘 표피를 선택적으로 증착시킬 수 있다. 이와 같이 선택적으로 도핑된 실리콘 증착은 ITO 전극 패턴상에는 물론, 본 발명에 따라 크롬 질화물 전극 패턴상에서도 성취될 수 있다. 그러나, 도핑된 실리콘 표피의 선택적인 증착은 크롬 질화물 전극상에 흡수된 도펀트로부터의 도핑에 의해 획득된 것들에 비해 전기적 접촉 특성이 전혀 더 이상 개선되지 않을 것이다. 이와 같이 선택적으로 도핑된 실리콘 증착용 파라미터를 제어하는 것은 어려우며, 따라서, 실리콘을 증착하지 않고 플라즈마 도핑 처리하는 것이 현재 바람직하다.The plasma doping treatment disclosed in the above-mentioned Japanese Display '89 papers includes the absorption of dopants into an electrode pattern, for example, by exposure to a dopant source plasma of PH 3 . In addition, a semiconductor material (eg, SiH 4 ) source can be added to the dopant source plasma, whereby a thinly doped silicon skin on the surface of the electrode pattern without depositing a film on the surface of the insulating substrate exposed between the electrode patterns. May be selectively deposited. Such selectively doped silicon deposition can be accomplished on the ITO electrode pattern as well as on the chromium nitride electrode pattern according to the present invention. However, selective deposition of the doped silicon skin will no longer improve the electrical contact properties as compared to those obtained by doping from the dopant absorbed on the chromium nitride electrode. It is difficult to control such selective doped silicon deposition parameters, and therefore it is presently desirable to do plasma doping without depositing silicon.
앞서 언급된 바와 같이, 크롬 질화물 막 패턴의 측벽이 테이퍼 형상인 경우, 도 1 내지 6의 상이한 전극 구성에 대해 보다 두꺼운 크롬 질화물 막이 사용될 수 있다. 이를 목적으로 건식 에칭 처리가 사용될 수 있다. 그러나, 이러한 처리는 고가인 경향이 있다. 상이한 질소 퍼센트 함유량에 의해 크롬 질화물 막의 상이한 에칭 속도를 사용함으로써, 이러한 테이퍼링이 습식 에칭 처리를 이용하여 편리하게 성취될 수 있다. 따라서, 증착된 크롬 질화물 막은 그의 두께를 통해 점차 변화하는 질소 함유량을 가지므로, 막내에서 질소의 농도는 막의 상부 표면에 인접하여 높은 값을 갖고 그로부터 감소되는데, 즉, 기판 표면으로부터 증가되어 간다. 이 경우에, 기판을 향해 아래쪽으로 기운 표면을 갖는 테이퍼 형상의 경사진 측벽은, 질소 함량이 높을수록 더 빠른 속도로 에칭되는 크롬 질화물로부터의 차분 에칭 효과에 기인하여, 예를 들면, 질산 및/또는 염화수소화산을 갖는 암모늄 세릭 질산염을 사용하여 습식 에칭 처리에 의해 막을 패터닝할 때에 생성된다. 도 11은 실시예로서 TFT를 통해, 도 5의 횡단면도에 전반적으로 대응하지만 소스 및 드레인 전극(151, 152)이 이와 같은 방법으로 획득된 테이퍼 형상의 측벽을 갖는 횡단면도를 도시한다. 이러한 테이퍼링은, 예를 들면, 도 3 및 도 5의 상부-게이트형 TFT 구조에서 소스 및 드레인 전극(151, 152)에도 적용될 수 있다. 이와 같이하여, 테이퍼 형상의 측벽을 갖는 ITO로 된 소스 및 드레인 전극을 갖는 상부-게이트형 TFT 구조에 관련하여 EP-B-0 221 361에 개시된 것과 유사하게, 추가의 이점이 얻어질 수 있다. 특히, 요구된 반도체 막(50)의 두께를 감소시킬 수 있다. 테이퍼 형상의 소스 및 드레인 전극(151, 152)은 또한 앞서 설명된 바와 같이 도핑되어 후속해서 증착되는 반도체 막(50)내에 도핑된 소스 및 드레인 영역(51, 52)을 제공할 수 있다.As mentioned above, when the sidewalls of the chromium nitride film pattern are tapered in shape, thicker chromium nitride films may be used for the different electrode configurations of FIGS. Dry etching treatment can be used for this purpose. However, such processing tends to be expensive. By using different etching rates of the chromium nitride film with different nitrogen percentage contents, such tapering can be conveniently accomplished using a wet etching process. Thus, since the deposited chromium nitride film has a nitrogen content that gradually changes through its thickness, the concentration of nitrogen in the film has a high value adjacent to the top surface of the film and decreases therefrom, i.e., increases from the substrate surface. In this case, the tapered inclined sidewalls having a surface tilted downward toward the substrate are, for example, due to the differential etching effect from chromium nitride which is etched at a higher rate with higher nitrogen content, for example nitric acid and / or Or when the film is patterned by a wet etching treatment using ammonium ceric nitrate with hydrochloric acid. FIG. 11 shows a cross sectional view through the TFT as an embodiment, corresponding generally to the cross sectional view of FIG. 5, but with tapered sidewalls in which the source and drain electrodes 151, 152 are obtained in this manner. Such tapering can also be applied to the source and drain electrodes 151 and 152 in the top-gate TFT structure of FIGS. 3 and 5, for example. In this way, further advantages can be obtained similarly to that disclosed in EP-B-0 221 361 with respect to the top-gate type TFT structure having source and drain electrodes made of ITO having tapered sidewalls. In particular, the thickness of the required semiconductor film 50 can be reduced. Tapered source and drain electrodes 151, 152 may also provide doped source and drain regions 51, 52 in semiconductor film 50 that are doped and subsequently deposited as described above.
물론, 습식 에칭 처리와 함께 점차 변화하는 질소 함유량을 갖는 크롬 질화물 막을 사용하여 얻어진 테이퍼링은 다른 전극 구성, 예를 들면, TFD의 하부 전극에도 적용될 수 있다. MIM형 TFD에서, 예를 들면, 실리콘 질화물 재료와 같은 실리콘 함량이 풍부한 비화학양론적 실리콘 화합물 재료로 된 활성 반도체 도전성 막(50)의 경우에, 비교적 두꺼운 크롬 질화물 전극이 사용되었을 때 TFD에서 하부 전극을 완전히 넘어 그의 측면으로 연장된 후 전극을 테이퍼링하는 것은 스텝 커버리지 문제를 회피하는 것을 돕는다.Of course, the tapering obtained using a chromium nitride film having a gradually changing nitrogen content in conjunction with the wet etching process can also be applied to other electrode configurations, for example the bottom electrode of the TFD. In the MIM type TFD, for example, in the case of an active semiconductor conductive film 50 made of a silicon-rich nonstoichiometric silicon compound material such as a silicon nitride material, the lower part of the TFD when a relatively thick chromium nitride electrode is used Taping the electrode after extending it completely beyond and to its side helps to avoid step coverage problems.
도 12는 본 발명에 따라 크롬 질화물로 된 하부 전극(151)에 대해 유리한 저저항 접속 구성을 도시한다. 도 12에 도시된 특정의 실시예에서, 박막 회로 소자는 TFT이고, 크롬 질화물 막(151)은 TFT의 소스 및 드레인 전극중 하나를 형성한다. 도 12에 도시된 바와 같이, 크롬 질화물로 된 전극 막(151)은 측면으로 접속 트랙(39)으로부터 TFT 영역으로 연장되며, 접속 트랙(39)은 기판(30)의, TFT가 형성된 영역에 대해 오프셋된 영역에 제공된다. 도 12의 TFT는, 예를 들면, 장치 매트릭스의 스위칭 소자들중 하나일 수 있으며, 트랙(39)은, 예를 들면, 장치 매트릭스에서 열 도체일 수 있다. 트랙(39)은 크롬 질화물보다 높은 도전성 재료로 이루어지고 막(151)보다 더 두껍다. 트랙(39)은, 예를 들면, 몰리브덴 또는 몰리브덴 합금으로 이루어질 수 있고, 더욱 바람직하게는 특히 고 도전성을 갖는 알루미늄 또는 알루미늄 합금으로 이루어질 수 있다. 도 12에 도시된 이러한 오프셋 구성은 도 5에 도시된 장치의 TFT 본체(50) 및 접속 트랙(39)의 오프셋과 유사하다. 도 3의 TFT(영역들(121, 120)간의 공간에 대해 도 4c에서 영역 A를 감소시킴으로써) 및 도 6의 TFD(막들(120, 152)의 측면 연장을 변화시킴으로써)에 대해서도 유사한 오프셋 구성이 채택될 수 있다.Figure 12 illustrates an advantageous low resistance connection configuration for the lower electrode 151 of chromium nitride in accordance with the present invention. In the specific embodiment shown in Fig. 12, the thin film circuit element is a TFT, and the chromium nitride film 151 forms one of the source and drain electrodes of the TFT. As shown in Fig. 12, the electrode film 151 made of chromium nitride extends laterally from the connection track 39 to the TFT region, and the connection track 39 is formed on the region of the substrate 30 where the TFT is formed. Provided in the offset area. The TFT of FIG. 12 may be, for example, one of the switching elements of the device matrix, and the track 39 may be, for example, a thermal conductor in the device matrix. The track 39 is made of a conductive material higher than chromium nitride and thicker than the film 151. The track 39 may, for example, be made of molybdenum or molybdenum alloy, and more preferably made of aluminum or an aluminum alloy with particularly high conductivity. This offset configuration shown in FIG. 12 is similar to the offset of the TFT body 50 and the connection track 39 of the apparatus shown in FIG. Similar offset configurations exist for the TFT of FIG. 3 (by reducing region A in FIG. 4C for the space between regions 121 and 120) and the TFD of FIG. 6 (by varying the lateral extension of films 120 and 152). Can be adopted.
도 12에 도시된 변형예에서, 크롬 질화물 전극 막(151)이 트랙(39) 위에 증착된다. 이와 같이 접속 트랙(39) 위에 크롬 질화물 막(151)을 마련하면 트랙(39)을 물리적으로 덮고, 이에 의해 계속되는 처리 단계중에 가열되었을 때 알루미늄 트랙(39)에 표면 산화 및 힐록이 형성되는 것을 감소시킬 수 있다. 또한, 크롬 질화물 막(151)은 트랙(39)으로부터 TFT 본체(50)로 알루미늄 및 다른 불순물이 확산되는 것을 방지하는 장벽으로서 작용할 수 있다. 또한, 트랙(39)을 오프셋시켜 구성함으로써 TFT 본체(50)와의 바람직하지 않은 상호작용이 최소화되고, 이러한 오프셋 구성은 또한 두꺼운 트랙(39)의 측면들 위로 스텝 커버리지가 도입되는 것을 방지한다.In the variant shown in FIG. 12, chromium nitride electrode film 151 is deposited over track 39. Thus providing a chromium nitride film 151 over the connection track 39 physically covers the track 39 and thereby reduces surface oxidation and hillock formation in the aluminum track 39 when heated during subsequent processing steps. You can. In addition, the chromium nitride film 151 can serve as a barrier to prevent the diffusion of aluminum and other impurities from the track 39 into the TFT body 50. In addition, by configuring the track 39 offset, undesirable interaction with the TFT body 50 is minimized, and this offset configuration also prevents step coverage from being introduced over the sides of the thick track 39.
당 분야에 숙련된 자라면, 이상의 개시내용을 숙독함으로써 다른 변형 및 수정이 가능할 것이다. 이러한 변형 및 수정은, TFT, TFD 및 다른 박막 회로 소자들을 포함하는 전자 장치와 그의 구성요소 부품들의 설계, 제조 및 사용에 있어서 이미 공지된 등가의 특징들 및 다른 특징들을 포함할 수도 있으며, 본 명세서에 이미 개시된 특징들 대신에 또는 그에 부가하여 사용될 수도 있다. 본 명세서에서 청구 범위는 특징들의 특정 조합에 대해 작성되었지만, 본 발명의 개시 범주는 어떤 및 모든 신규의 특징들 또는 본 명세서에 개시된 특징들의 임의의 신규의 조합을 명시적 또는 암시적으로 포함하며, 그의 발생된 모든 것은 임의의 청구항에 현재 개시된 것과 동일한 방법에 관련되는냐에 관계없이 그리고 본 발명과 동일한 기술적 문제들을 모두 또는 어떤 것을 감소시키느냐에 관계없음을 알아야 한다. 따라서, 본 출원인은 본 출원 또는 그로부터 도출된 임의 다른 출원의 계속중에 이러한 특징들 및/또는 이러한 특징들의 조합에 대해 새로운 청구항들이 작성될 수 있음을 밝혀두는 바이다.Those skilled in the art will appreciate that other variations and modifications may be made by reading the above disclosure. Such variations and modifications may include equivalent and other features as are already known in the design, manufacture, and use of electronic devices and their component parts, including TFTs, TFDs, and other thin film circuit elements, and are described herein. It may be used instead of or in addition to the features already disclosed in. While the claims have been written herein for specific combinations of features, the disclosure scope of the present invention includes any and all novel features or any new combination of features disclosed herein, either explicitly or implicitly, It should be understood that everything that arises, whether related to the same method as the one currently disclosed in any claim and whether or not reducing all or some of the same technical problems as the present invention. Accordingly, Applicant notes that new claims may be made for these features and / or combinations of such features in the continuation of the present application or any other application derived therefrom.
본 발명은, 예를 들면, 평판 디스플레이와 같은 전자 장치와, 박막 회로 소자를 포함하는 다른 유형의 대면적 전자 장치에 관한 것이다. 본 발명은 또한 이러한 전자 장치 제조 방법에 관한 것이다.The present invention relates to electronic devices such as, for example, flat panel displays, and other types of large area electronic devices including thin film circuit elements. The invention also relates to such an electronic device manufacturing method.
현재, 대면적 전자장치 응용을 위해 유리 및 다른 저렴한 절연 기판상에 박막 트랜지스터(이후 "TFT"라 함) 및/또는 다른 반도체 회로 소자들을 갖는 박막 회로 개발에 많은 관심이 집중되고 있다. 이러한 비정질(amorphous) 또는 다결정 반도체 막들로 제조된 TFT는 셀 매트릭스, 예를 들면, 미국 특허 명세서 US-A-5,130,829에 개시된 바와 같은 평판 디스플레이에서의 스위칭 소자 및/또는 이러한 셀 매트릭스를 위한 일체화된 구동 회로에서의 스위칭 소자를 형성할 수 있다. 비선형 스위칭 소자 형태의 박막 다이오드(이후 "TFD"라 함)가, 예를 들면, 유럽 특허 출원 공개 EP-A-0 649 048에 개시된 바와 같이 디스플레이 장치의 셀 매트릭스용으로 TFT 대신에 사용될 수 있다. 미국 특허 명세서 US-A-5,272,370은 박막 회로 소자 어레이를 갖는 상이한 유형의 대면적 전자 장치의 한 예를 개시하고 있는데, 이 경우 박막 ROM 장치는 ROM 어레이의 정보 내용을 판정하기 위해 상이한 도전 특성을 갖는 상이한 유형의 TFD를 포함한다. US-A-5,130,829, EP-A-0 649 048 및 US-A-5,272,370의 전체 내용은 본 명세서에서 참조 자료로서 인용된다.At present, much attention has been focused on the development of thin film circuits having thin film transistors (hereinafter referred to as "TFTs") and / or other semiconductor circuit elements on glass and other inexpensive insulating substrates for large area electronics applications. TFTs made of such amorphous or polycrystalline semiconductor films are used in cell matrices, for example switching elements in flat panel displays as disclosed in US Pat. No. 5,130,829 and / or integrated driving for such cell matrices. The switching element in a circuit can be formed. Thin film diodes (hereinafter referred to as "TFD") in the form of nonlinear switching elements can be used in place of TFTs for the cell matrix of display devices, for example as disclosed in European Patent Application Publication EP-A-0 649 048. US patent specification US-A-5,272,370 discloses an example of a different type of large area electronic device having a thin film circuit element array, in which case the thin film ROM device has different conductive properties to determine the information content of the ROM array. It includes different types of TFDs. The entire contents of US-A-5,130,829, EP-A-0 649 048 and US-A-5,272,370 are incorporated herein by reference.
대면적 전자 장치의 개발 및 제조시에, 장치의 성능이 박막 회로 소자의 전극과 도전성 막 사이의 전기적 접촉의 품질에 의해 크게 좌우될 수 있음이 밝혀졌다. 우수한 품질의 접촉부를 재현가능하게 따라서 균일하게 형성할 수 있게 할 필요가 있다. 전극 및 도전성 막들을 위한 다양한 재료가 알려져 있으며, 예를 들면, US-A-5,130,829, EP-A-0 649 048 및 US-A-5,272,370에 개시되어 있다. 대부분의 경우에, 박막 회로 소자의 활성 영역은 아주 통상적으로 비정질(amorphous) 또는 미정질(microcrystalline) 또는 다결정 형태의 실리콘으로 이루어지거나 실리콘 함량이 풍부한 실리콘 화합물로 이루어진 반도체 도전성 막이다. 이러한 실리콘 기반의 영역은, 예를 들면, 크롬, 텅스텐, 아연, 티타늄, 니켈, 몰리브덴, 알루미늄 및 인듐 주석 산화물(ITO)로 된 전극으로 접촉될 수 있다. 이들 전극은 또한 이들 회로 소자간에 상호접속 트랙 패턴을 형성하는 도전성 막(예를 들면, 알루미늄, 텅스텐, 몰리브덴 또는 ITO로 이루어짐)으로 접촉될 수 있다. 대부분의 경우에, 전극을 반도체 및 접속 트랙과 저저항 오옴 접촉시키는 것이 바람직한데, 몇몇 경우에 우수한 품질의 쇼트키 장벽이 필요하다.In the development and manufacture of large area electronic devices, it has been found that the performance of the device can be greatly influenced by the quality of electrical contact between the electrodes and the conductive film of the thin film circuit element. There is a need to be able to form a contact portion of good quality reproducibly and uniformly. Various materials for electrodes and conductive films are known and are disclosed, for example, in US-A-5,130,829, EP-A-0 649 048 and US-A-5,272,370. In most cases, the active region of a thin film circuit element is a semiconductor conductive film which is very typically made of silicon in amorphous or microcrystalline or polycrystalline form or made of a silicon-rich silicon compound. Such silicon-based regions can be contacted with electrodes of, for example, chromium, tungsten, zinc, titanium, nickel, molybdenum, aluminum and indium tin oxide (ITO). These electrodes can also be contacted with a conductive film (for example made of aluminum, tungsten, molybdenum or ITO) which forms an interconnect track pattern between these circuit elements. In most cases, it is desirable to bring the electrodes into low resistance ohmic contact with semiconductors and connection tracks, in which case a good quality Schottky barrier is needed.
1989년 10월 16일에서 18일 사이에 일본 교토에서 열린 일본 디스플레이'89의 제 9차 국제 디스플레이 연구 회의의 회의록 제 506-509 페이지에 유카와 등에 의해 개시된 "대형 기판상에 α-Si TFT를 제조하기 위한 오옴 접촉 형성 방법"이라는 명칭의 회의 논문에는 상부-게이트형 TFT의 실리콘 막에 하부 드레인 및 소스 전극을 균일하게 저저항 접촉시키는 데 있어서의 종래의 어려움이 개시되어 있다. 이들 어려움은 상부 게이트 TFT의 많은 잇점에도 불구하고 대부분의 평판 디스플레이를 하부 게이트 TFT로 형성하게 하였다. 이 회의 논문은 소스 및 드레인 전극용으로 ITO를 사용하고 ITO 소스 및 드레인 전극 패턴으로부터의 인으로 실리콘 막을 도핑함으로써 이러한 어려움을 회피하는 것을 개시하고 있다. 따라서, 이 회의 논문에 개시된 방법에서는, 장치 기판상에 증착된 ITO 막을 에칭하여 원하는 패턴의 화소 전극과 TFT용 소스 및 드레인 전극과 트랙을 형성하며, 그리고 나서, 이 ITO 패턴은 PH3(인화 수소)의 RF 글로 방전에 노출된다. 이와 같이 인화 수소 플라즈마의 노출 결과, 인 도펀트가 ITO 패턴의 표면에 접착되지만 ITO 패턴간에 노출되는 기판의 SiO2 표면층에는 그다지 접착되지 않는다. 선택사양적인 에칭 단계 후, 도핑되지 않은 비정질 실리콘 막을 증착하여 TFT의 채널 영역을 제공한다. 이러한 증착 단계 중에, n+ 영역이 ITO 표면으로부터의 인 확산에 의해 ITO 패턴에 인접하는 비정질 실리콘 막에 형성된다. 이와 같이 ITO 소스 및 드레인 전극으로부터 반도체 막을 도핑하면, TFT의 소스 및 드레인 전극에 대해 우수한 품질의 저저항 오옴 접촉이 얻어진다. 그러나, ITO상에 실리콘 재료를 증착해야 하는 필요는 증착 파라미터들을, 예를 들면, 250℃ 미만의 증착 온도로 제한한다. 또한, ITO와의 바람직하지 않은 상호작용(예를 들면, ITO의 수소 환원작용)을 방지하기 위해, 실리콘 증착에 통상 사용되는 수소 가스를 함유하는 몇몇 소스 가스 혼합물(예를 들면, H2를 갖는 SiH4)은 이러한 처리에 사용되지 않는 것이 바람직하다. 이들 제한이 고려되지 않으면, ITO의 표면 분해가 발생할 수 있고, 실리콘 막의 품질이 ITO로부터의 불순물 확산에 의해 저하될 수 있다."Manufacturing α-Si TFTs on large substrates" disclosed by Yukawa et al. On pages 506-509 of the minutes of the 9th International Display Research Conference of Japan Display '89 held in Kyoto, Japan, October 16-18, 1989. A conference paper entitled " Ohm contact formation method for this purpose " discloses a conventional difficulty in uniformly low resistance contacting a lower drain and a source electrode to a silicon film of an upper-gate type TFT. These difficulties have led to the formation of most flat panel displays as bottom gate TFTs despite the many advantages of the top gate TFTs. This conference paper discloses avoiding this difficulty by using ITO for the source and drain electrodes and doping the silicon film with phosphorus from the ITO source and drain electrode pattern. Thus, in the method disclosed in this conference article, an ITO film deposited on a device substrate is etched to form a pixel electrode and a source and drain electrode and a track for a TFT with a desired pattern, and then the ITO pattern is PH 3 (hydrogen phosphide). Are exposed to RF glow discharge. As a result of the exposure of the hydrogen phosphide plasma, the dopant is adhered to the surface of the ITO pattern but is not so adhered to the SiO 2 surface layer of the substrate exposed between the ITO patterns. After an optional etching step, an undoped amorphous silicon film is deposited to provide the channel region of the TFT. During this deposition step, n + regions are formed in the amorphous silicon film adjacent the ITO pattern by phosphorus diffusion from the ITO surface. By doping the semiconductor film from the ITO source and drain electrodes in this manner, a low resistance ohmic contact of good quality is obtained for the source and drain electrodes of the TFT. However, the need to deposit silicon material on ITO limits the deposition parameters to deposition temperatures of less than 250 ° C., for example. In addition, in order to prevent undesirable interactions with ITO (eg hydrogen reduction of ITO), several source gas mixtures containing hydrogen gas commonly used for silicon deposition (eg SiH with H 2) 4 ) is preferably not used for such treatment. If these limitations are not taken into account, surface decomposition of ITO may occur and the quality of the silicon film may be degraded by diffusion of impurities from ITO.
ITO로 된 소스 및 드레인 전극을 갖고, 도핑된 영역이 ITO에 함유된 인 도펀트의 확산을 통해 유사한 방법으로 상부 반도체 층에 형성된 상부-게이트형 TFT가 EP-B-0 221 361에 개시되어 있다. 이러한 TFT에서는, ITO 소스 및 드레인 전극이 테이퍼 형상의 측벽을 갖게 형성된다.A top-gate TFT is disclosed in EP-B-0 221 361, which has a source and drain electrode of ITO and in which the doped region is formed in the upper semiconductor layer in a similar manner through diffusion of the phosphorus dopant contained in ITO. In such a TFT, the ITO source and drain electrodes are formed to have tapered sidewalls.
본 발명의 목적은 대면적 전자 장치용 박막 처리에 사용되는 반도체 막 및/또는 다른 도전성 막에 대해 우수한 전기적 접촉을 형성하기에 적합하면서, 박막 처리 파라미터에 대한 제한을 완화시킬 수 있는 전극 재료를 제공하는 것이다.It is an object of the present invention to provide an electrode material that is suitable for forming excellent electrical contact with semiconductor films and / or other conductive films used in thin film processing for large area electronic devices, while alleviating restrictions on thin film processing parameters. It is.
본 발명의 첫 번째 측면에 따르면, 박막 회로 소자를 포함하는 전자 장치가 제공되는데, 박막 회로 소자는 도전성 막(예를 들면, 실리콘 기반의 재료 또는 다른 반도체 기반의 재료로 이루어짐)과 전기적 접촉하는 전극을 포함하되, 이 전극은 크롬 질화물 막을 포함하는 것을 특징으로 한다.According to a first aspect of the invention, there is provided an electronic device comprising a thin film circuit element, wherein the thin film circuit element is an electrode in electrical contact with a conductive film (eg, made of a silicon based material or other semiconductor based material) Including, but the electrode comprises a chromium nitride film.
본 발명은, 크롬 질화물이 놀랍게도 박막 회로 소자의 전극 재료로서 사용하기에 특히 유용한 특성들의 조합을 갖는다는 사실의 본 발명의 발명자들에 의한 발견에 기초한다. 낮은 인장 강도, 질소 함유량의 범위 및 우수한 막 보전성을 갖는 결정체로 된 비정질 크롬 질화물 막이 저온에서, 예를 들면, 실온에서 저가의 반응성 스퍼터링에 의해 용이하고 제어가능하게 증착될 수 있다. 크롬 질화물 처리는 현재의 박막 회로 소자 기술과 호환가능하다. 크롬 질화물 막은 크롬을 에칭하는 박막 기술에서 이미 사용되고 있는 에칭제를 사용하여, 예를 들면, 질산 및/또는 염화수소화산을 함유하는 암모늄 세릭 질산염을 사용하여 저가의 습식 에칭 처리에 의해 패터닝될 수 있다. 크롬 질화물 막은 크롬 자체, ITO 및 다수의 다른 전극 재료보다 화학적으로 덜 반응한다. 이들은 산화물 성장에 대한 친화성은 낮지만, 비교적 높은 도전성을 가지며, 그 결과, 반도체 영역 및/또는 금속 도체 트랙에 대한 고저항 장벽 인터페이스가 회피될 수 있다. 크롬 질화물 막은 수소 환원에 대해 하부의 막을 보호할 수 있고 불순물 확산에 대해 효과적인 장벽으로서 또한 작용할 수 있으므로, 인듐 및 다른 불순물에 대해 반도체 영역을 보호할 수 있다. 따라서, 크롬 질화물 막은 증착중에 상부의 반도체 막을, 예를 들면, ITO, 알루미늄, 몰리브덴 또는 다른 도전성 재료로 된 하부의 막 패턴으로부터의 감염으로부터 보호할 수 있다. 또한, 크롬 질화물 막 패턴은, 인접하는 반도체 영역을, 예를 들면, 앞서 설명된 플라즈마 도핑 처리를 사용하여 도전형 결정 도펀트로 도핑하는데 사용될 수도 있다. 적절한 조건하에서, 크롬 질화물 막이 매우 높은 질소 함유량을 가지면, 인접하는 반도체 영역은 크롬 질화물 막 자체로부터 확산된 질소로 도핑될 수도 있다. 이것은 특히 실리콘 반도체 막의 경우에 유용할 수 있으며, 이 경우 질소가 도너 도펀트가 된다.The present invention is based on the finding by the inventors of the present invention that chromium nitride surprisingly has a combination of properties which are particularly useful for use as electrode material of thin film circuit elements. Amorphous chromium nitride films of crystals having low tensile strength, a range of nitrogen content, and good film integrity can be easily and controllably deposited by low-cost reactive sputtering at low temperatures, for example at room temperature. Chromium nitride treatment is compatible with current thin film circuitry technology. The chromium nitride film can be patterned by a low cost wet etch process using, for example, ammonium ceric nitrate containing nitric acid and / or hydrochloric acid using an etchant already used in thin film techniques of etching chromium. Chromium nitride films react less chemically than chromium itself, ITO and many other electrode materials. They have a low affinity for oxide growth, but have relatively high conductivity, as a result of which a high resistance barrier interface to semiconductor regions and / or metal conductor tracks can be avoided. The chromium nitride film can protect the underlying film against hydrogen reduction and can also serve as an effective barrier against impurity diffusion, thus protecting the semiconductor region against indium and other impurities. Thus, the chromium nitride film can protect the upper semiconductor film from deposition from the underlying film pattern, for example of ITO, aluminum, molybdenum or other conductive material during deposition. The chromium nitride film pattern may also be used to dope adjacent semiconductor regions with conductive crystalline dopants, for example using the plasma doping process described above. Under appropriate conditions, if the chromium nitride film has a very high nitrogen content, adjacent semiconductor regions may be doped with nitrogen diffused from the chromium nitride film itself. This may be particularly useful in the case of silicon semiconductor films, where nitrogen is the donor dopant.
일본 특허 출원 공개 JP-A-06-275827는, 질소, 탄소 및 불소로 이루어진 그룹으로부터 선택된 적어도 하나의 원소를 함유하는 크롬 막으로부터 전극을 형성하는 것을 개시하고 있는데, 이 원소의 함유량은 막의 상부에서의 에칭 속도가 막의 하부에서보다 빠르도록 막 두께에 걸쳐서 변화한다. 막의 조성은 에칭된 전극에 테이퍼 형상의 측면을 제공하도록 적응되어, 장치 기판상에 TFT의 하부 게이트 전극을 형성하기에 적합하게 된다. 이와 같이 테이퍼 형상으로 하면, TFT의 게이트 유전체를 제공하는 절연 막에 의해 게이트 전극의 커버링이 개선된다. TFT의 활성 채널 영역은 이러한 절연 막상에 증착되고 게이트 전극에 접촉하지 않는 반도체 막에 의해 제공된다. 질소를 함유한 경우에, 질소를 함유하고 있는 막의 상부가 그 다음 재료(절연 막)가 증착되기 전에 제거될 수 있다. 그러나, JP-A-06-275827은 본 발명이 관련되는 상황에서 전극의 일부로서 크롬 질화물의 사용을 개시하고 있지도 않고 본 발명에 따라 제공되는 잇점들을 갖는 크롬 질화물의 사용을 개시하고 있지도 않다.Japanese Patent Application Laid-Open No. JP-A-06-275827 discloses forming an electrode from a chromium film containing at least one element selected from the group consisting of nitrogen, carbon and fluorine, the content of which is at the top of the film. The etch rate of varies over the film thickness so as to be faster than at the bottom of the film. The composition of the film is adapted to provide a tapered side to the etched electrode, making it suitable for forming the bottom gate electrode of the TFT on the device substrate. In such a tapered shape, the covering of the gate electrode is improved by the insulating film providing the gate dielectric of the TFT. The active channel region of the TFT is provided by the semiconductor film deposited on this insulating film and not in contact with the gate electrode. In the case of containing nitrogen, the top of the film containing nitrogen can be removed before the next material (insulating film) is deposited. However, JP-A-06-275827 does not disclose the use of chromium nitride as part of the electrode in the context of the present invention nor does it disclose the use of chromium nitride with the advantages provided in accordance with the present invention.
본 발명에 따른 전자 장치에서, 전극은 그의 두께 전체에 걸쳐서, 또는 전기적 접촉을 형성하는 도전성 막의 적어도 인접하는 영역을 통해서 크롬 질화물로 이루어질 수 있다. 도전성 막의 이 인접하는 영역은 통상, 예를 들면, 비정질 실리콘, 미정질 실리콘, 다결정 실리콘 또는 비정질의 실리콘을 풍부하게 함유하는 실리콘 화합물 재료와 같은 반도체 재료를 포함할 수 있다. 크롬 질화물 막은 계속되는 반도체 도전성 막의 증착을 견딜 수 있고 반도체 막의 품질을 저하시키지 않고 계속되는 처리 단계들을 견딜 수 있는 하부 전극을 형성하기에 매우 적합하다. 250℃를 초과하는 증착 온도(예를 들면, 최고 300℃ 이상)가 사용될 수 있다. 따라서, 크롬 질화물 막을 포함하는 전극이 장치의 기판상에서 기판과 그 위에 놓여지는 반도체 도전성 막 영역 사이에 제공될 수 있다.In the electronic device according to the present invention, the electrode may be made of chromium nitride throughout its thickness or through at least adjacent regions of the conductive film forming electrical contact. This adjoining region of the conductive film may typically comprise a semiconductor material, such as, for example, a silicon compound material rich in amorphous silicon, microcrystalline silicon, polycrystalline silicon, or amorphous silicon. Chromium nitride films are well suited to forming lower electrodes that can withstand the deposition of subsequent semiconductor conductive films and can withstand subsequent processing steps without degrading the quality of the semiconductor film. Deposition temperatures in excess of 250 ° C. (eg, up to 300 ° C. or higher) may be used. Thus, an electrode comprising a chromium nitride film can be provided between the substrate and the semiconductor conductive film region overlying the substrate of the device.
전극은 반도체 도전성 막의 상기 인접하는 영역과, 예를 들면, 기판 표면에서 불순물의 잠재적인 소스일 수도 있는 영역간에 제공될 수 있다. 이 전극의 크롬 질화물 막은 반도체 도전성 막의 상기 인접하는 영역을 보호하는 불순물 확산 장벽을 제공한다. 이 잠재적인 불순물은 ITO 막으로부터의 인듐일 수 있다. 따라서, 크롬 질화물은 인듐이 반도체 막의 상기 인접하는 영역으로 확산하는 것을 방지하는 장벽을 제공할 수 있다. 이것은, 박막 트랜지스터 또는 다른 회로 소자의 하부 전극에 ITO 패턴을 (예를 들면 투과성 화소 전극으로서) 접속하는 것이 바람직한 평판 디스플레이 및 다른 대면적 전자 장치에 특히 유용하다. 또한, 크롬 질화물 막은 반도체 CVD(화학적 기상 증착) 공정중에 수소를 포함하는 가스원으로부터의 수소가 침투하는 것을 방지하는 효과적인 확산 장벽으로서 작용할 수 있으므로, ITO 위에 크롬 질화물 장벽 막을 제공함으로써 ITO의 수소 환원을 회피할 수 있다.An electrode may be provided between said adjacent region of the semiconductor conductive film and, for example, the region at the substrate surface that may be a potential source of impurities. The chromium nitride film of this electrode provides an impurity diffusion barrier that protects the adjacent region of the semiconductor conductive film. This potential impurity may be indium from the ITO film. Thus, chromium nitride can provide a barrier to prevent indium from diffusing into the adjacent region of the semiconductor film. This is particularly useful for flat panel displays and other large area electronic devices in which it is desirable to connect an ITO pattern (for example as a transparent pixel electrode) to the bottom electrode of a thin film transistor or other circuit element. In addition, the chromium nitride film can serve as an effective diffusion barrier to prevent penetration of hydrogen from a gas source containing hydrogen during semiconductor CVD (chemical vapor deposition) processes, thereby providing hydrogen reduction of ITO by providing a chromium nitride barrier film over ITO. Can be avoided.
이미 언급된 바와 같이, 반도체 도전성 막의 인접하는 영역은 크롬 질화물을 포함하는 전극으로부터 연장되는 도전형 결정 도펀트 농도로 도핑될 수 있다. 반도체 도전성 막의 상기 인접하는 영역은, 예를 들면, 전극으로부터의 붕소 또는 인 또는 다른 도펀트로 도핑될 수 있다. 이것은 전극의 표면으로의 도펀트를 흡수하도록 하는 앞서 설명된 플라즈마 도핑 처리를 사용하여 실행될 수도 있다. 따라서, 예를 들면, 인은 인화수소 플라즈마에 노출된 장치 기판상에서 크롬 질화물 막 패턴에 만족스럽게 접착됨이 밝혀진 반면에, 크롬 패턴이 이러한 플라즈마에 노출되었을 경우에는 크롬에 대한 인의 흡수가 계속되는 확산 소스로서 작용하기에는 불충분한 것으로 밝혀졌다.As already mentioned, adjacent regions of the semiconductor conductive film may be doped with a conductivity type crystal dopant concentration extending from the electrode containing chromium nitride. The adjacent region of the semiconductor conductive film can be doped with, for example, boron or phosphorus or other dopant from the electrode. This may be done using the plasma doping process described above to absorb the dopant to the surface of the electrode. Thus, for example, it has been found that phosphorus satisfactorily adheres to a chromium nitride film pattern on a device substrate exposed to a hydrogen phosphate plasma, while the diffusion source continues to absorb phosphorus on chromium when the chromium pattern is exposed to such plasma. It has been found to be insufficient to act as.
반도체 도전성 막과 전기적으로 접촉하는, 크롬 질화물을 포함하는 이러한 전극은 다양한 박막 회로 소자 구성에 사용될 수 있다. 따라서, 예를 들면, 회로 소자는 박막 트랜지스터일 수 있고, 전극은 트랜지스터의 소스 전극 또는 드레인 전극 또는 게이트 전극을 포함할 수 있다. 다른 형태에서, 회로 소자는 반도체 도전성 막 영역들이 반대되는 도전형 도펀트 농도로 도핑되어 PIN 영역 구조를 제공하는 박막 다이오드일 수 있고, 이 다이오드의 애노드 및/또는 캐소드 전극은 크롬 질화물 막을 포함할 수 있다. 또 다른 형태에서, 회로 소자는 반도체 도전성 막이 실리콘을 풍부하게 함유하는 비화학양론적 실리콘 화합물 재료인 박막 다이오드일 수 있으며, 이 다이오드의 애노드 및/또는 캐소드 전극이 본 발명에 따른 크롬 질화물 막을 포함할 수 있다.Such electrodes comprising chromium nitride, which are in electrical contact with the semiconductor conductive film, can be used in various thin film circuit element configurations. Thus, for example, the circuit element may be a thin film transistor, and the electrode may include a source electrode or a drain electrode or a gate electrode of the transistor. In another form, the circuit element may be a thin film diode that is doped with opposite conductivity type dopant concentrations in which semiconductor conductive film regions are provided to provide a PIN region structure, wherein the anode and / or cathode electrodes of the diode may comprise a chromium nitride film. . In another form, the circuit element may be a thin film diode, wherein the semiconductor conductive film is a non-stoichiometric silicon compound material rich in silicon, the anode and / or cathode electrodes of which comprise the chromium nitride film according to the invention. Can be.
본 발명의 두 번째 측면에 따르면, 게이트 전극, 소스 전극 및 드레인 전극을 갖는 박막 트랜지스터를 포함하는 전자 장치가 제공되는데, 상기 전극들중 적어도 하나가 크롬 질화물 막을 포함하는 것을 특징으로 한다. 본 발명은 소위 "상부-게이트(top-gate)형" TFT에서 환원 문제를 회피하는데 특히 유리하다. 상부-게이트형 TFT에서, 게이트 전극은 TFT의 채널 영역을 제공하는 반도체 막의 상부 표면상의 게이트 유전체 위에 제공된다.According to a second aspect of the invention, there is provided an electronic device comprising a thin film transistor having a gate electrode, a source electrode and a drain electrode, wherein at least one of the electrodes comprises a chromium nitride film. The present invention is particularly advantageous for avoiding the reduction problem in so-called "top-gate" TFTs. In the top-gate type TFT, a gate electrode is provided over the gate dielectric on the upper surface of the semiconductor film providing the channel region of the TFT.
본 발명은 상부-게이트형 TFT의 이 게이트 전극에 대한 특별한 접촉 문제를 극복하기에 유리하게 사용될 수 있다. 이 게이트 전극은 적어도 그의 상부면에 크롬 질화물을 포함할 수 있고, 게이트 접속 트랙은 게이트 전극상에 제공된 절연 막내의 윈도우에서 게이트 전극의 이 상부면과 전기적으로 접촉할 수 있다. 본 출원인은, 예를 들면, 크롬 게이트 전극을 갖는 종래의 구성에서는, 특히, 절연 막이 약 250℃를 초과하는 온도로 증착된 경우, 강성의 불용해성 고저항 표피가 게이트 전극의 표면에 형성됨을 발견하였다. 그러나, 게이트 전극이 적어도 그의 상부면에서 크롬 질화물로 이루어질 경우, 이러한 강성의 불용해성 표피는 형성되지 않으며, 그 이유는 분명히 크롬 질화물이 화학적으로 보다 덜 반응하는 성질을 갖고 산화물 성장에 대해 낮은 친화성을 갖기 때문이다. 따라서, 상부-게이트형 TFT의 게이트 전극으로 본 발명을 사용함으로써, 게이트 전극상의 절연 막이 실리콘 산화물을 포함하게 할 수 있고, 매우 우수한 절연 특성을 갖도록 고온에서 증착될 수 있게 한다. 이들 절연 특성은 두 개의 교차하는 도체 트랙 사이에 절연 막이 제공될 수도 있는 장치의 다른 영역에서 중요할 수 있다.The present invention can be advantageously used to overcome the special contact problem for this gate electrode of the top-gate type TFT. This gate electrode may comprise chromium nitride at least on its top surface and the gate connection track may be in electrical contact with this top surface of the gate electrode in a window in an insulating film provided on the gate electrode. Applicants have discovered, for example, in conventional configurations with chromium gate electrodes that a rigid, insoluble high resistance skin is formed on the surface of the gate electrode, especially when the insulating film is deposited at a temperature above about 250 ° C. It was. However, when the gate electrode is made of chromium nitride at least on its upper surface, this rigid insoluble skin is not formed because the chromium nitride has a chemically less reactive property and a low affinity for oxide growth. Because it has. Thus, by using the present invention as the gate electrode of the top-gate type TFT, the insulating film on the gate electrode can include silicon oxide, and can be deposited at high temperature to have very good insulating properties. These insulating properties may be important in other areas of the device where an insulating film may be provided between two crossing conductor tracks.
상부-게이트형 TFT의 소스 및 드레인은 상부 전극 또는 하부 전극으로서 형성될 수 있다. 크롬 질화물의 화학적으로 덜 반응하는 성질은 전극이 계속되는 반도체 막 증착 및 계속되는 처리 단계들을 견딜 수 있게 한다. 따라서, 소스 전극 및 드레인 전극은 크롬 질화물을 포함할 수 있고, 기판과 위에 놓여지는 반도체 막의 영역 사이에 제공될 수 있으며, 이 위에 놓여지는 영역은 소스 전극 및 드레인 전극에 의해 전기적으로 접촉된다. 또한, 크롬 질화물의 산화물 성장에 대한 저 친화성으로 인해, 크롬 질화물로 이루어진 이들 하부 전극은 반도체 막에 대해 우수한 전기적 접촉을 형성할 수 있다. 따라서, 소스 전극 및 드레인 전극은 적어도 그들이 위에 놓여지는 반도체 막의 영역들과 접촉하는 곳에서 크롬 질화물로 이루어지는 것이 유리하다. 또한, 이들 위에 놓여지는 반도체 막의 영역은 소스 및 드레인 전극들로부터의 도전형 결정 도펀트 농도로 도핑될 수 있다.The source and the drain of the top-gate type TFT can be formed as an upper electrode or a lower electrode. The chemically less reactive nature of chromium nitride allows the electrode to withstand subsequent semiconductor film deposition and subsequent processing steps. Thus, the source electrode and the drain electrode may include chromium nitride, and may be provided between the substrate and the region of the semiconductor film overlying the region overlying the electrical contact by the source electrode and the drain electrode. In addition, due to the low affinity for oxide growth of chromium nitride, these lower electrodes made of chromium nitride can form excellent electrical contact with the semiconductor film. Thus, the source electrode and the drain electrode are advantageously made of chromium nitride at least in contact with the regions of the semiconductor film on which they are placed. In addition, the region of the semiconductor film overlying them may be doped to the conductivity type crystal dopant concentrations from the source and drain electrodes.
크롬 질화물의 화학적 반응성 및 산화물 성장 친화성은 크롬 질화물의 질소 함량이 증가함에 따라 감소한다. 유리하게도, 크롬 질화물 막은 그 두께의 적어도 일부에 대해 15 원자 퍼센트를 초과하는 질소를 포함한다. 대부분의 경우에, 막 두께의 적어도 일부에 대해 훨씬 높은 원자 퍼센트의 질소가 바람직한데, 예를 들면, 30 원자 퍼센트와 50 원자 퍼센트 사이가 바람직하다. 본 발명자들은 전기적 접촉 영역에 인접하여 높은 질소 함량을 갖게 하는 것이 바람직함을 발견하였다. 불활성 가스와 질소의 가스 혼합물내에서 스퍼터링함으로써 크롬 질화물이 증착될 때, 크롬 질화물 막의 질소 함유량은 가스 혼합물내의 질소의 백분율의 함수이며, 또한 가스 혼합물의 압력에 의존한다. 크롬 질화물 표면에 형성된 산화물의 양은 크롬 질화물 막중 질소의 백분율의 함수이다. 따라서, 접촉 표면에 존재하는 산화물의 양을 감소시키려면, 표면에서 크롬 질화물 막내에 질소의 백분율을 높게 하는 것이 유리하다. 이러한 질소의 백분율은 막의 두께 전체를 통해 동일하게 유지될 수도 있고, 또는, 예를 들면, 표면에 인접할수록 백분율이 증가하도록 막의 질소 백분율을 변화시킬 수도 있다. 또한, 질소 함유량은 전극 막의 두께를 통해 점차적으로 또는 단계적으로 변화시킬 수도 있다.The chemical reactivity and oxide growth affinity of chromium nitride decreases with increasing nitrogen content of chromium nitride. Advantageously, the chromium nitride film comprises more than 15 atomic percent nitrogen for at least a portion of its thickness. In most cases even higher atomic percent nitrogen is preferred for at least a portion of the film thickness, for example between 30 atomic percent and 50 atomic percent. The inventors have found that it is desirable to have a high nitrogen content adjacent to the electrical contact area. When chromium nitride is deposited by sputtering in a gas mixture of inert gas and nitrogen, the nitrogen content of the chromium nitride film is a function of the percentage of nitrogen in the gas mixture and also depends on the pressure of the gas mixture. The amount of oxide formed on the chromium nitride surface is a function of the percentage of nitrogen in the chromium nitride film. Thus, to reduce the amount of oxide present on the contact surface, it is advantageous to increase the percentage of nitrogen in the chromium nitride film at the surface. Such percentages of nitrogen may remain the same throughout the thickness of the membrane, or, for example, may vary the percentage of nitrogen of the membrane such that the percentage increases closer to the surface. The nitrogen content may also be changed gradually or stepwise through the thickness of the electrode film.
크롬 질화물 막의 N 함량이 45%와 50% 사이인 경우, 그의 도전성은 크롬 막의 도전성에 비해 ½로 감소된다. 따라서, 크롬 질화물이 짧은 길이의 도체 트랙을 또한 제공할 수도 있지만, 크롬 질화물 전극을 접촉 영역으로 제한하는 것이 유리하다. 그러나, 보다 도전성인 재료, 예를 들면, 알루미늄 또는 몰리브덴 또는 심지어 ITO로 이루어진 긴 도체 트랙을 제공하는 것이 바람직하다. 알루미늄은 저저항 트랙용으로 우수한 재료이지만, 위에 놓이는 반도체 막의 표면 산화, 힐록 형성(hillock formation) 및 잠재적 감염에 대해 잠재적인 문제점들을 갖는다. 본 발명의 실시예들은 이러한 알루미늄에 있어서의 문제점들을 본 발명에 따라 크롬 질화물 막을 사용하여 극복 또는 감소시키고 있다. 크롬 질화물의 몇가지 유리한 구성이 사용될 수 있다.When the N content of the chromium nitride film is between 45% and 50%, its conductivity is reduced to ½ compared to that of the chromium film. Thus, although chromium nitride may also provide shorter conductor tracks, it is advantageous to limit the chromium nitride electrode to the contact area. However, it is desirable to provide long conductor tracks of more conductive material, for example aluminum or molybdenum or even ITO. Aluminum is an excellent material for low resistance tracks, but has potential problems with surface oxidation, hillock formation, and potential infection of the underlying semiconductor film. Embodiments of the present invention overcome or reduce these problems with aluminum using chromium nitride films in accordance with the present invention. Several advantageous configurations of chromium nitride can be used.
따라서, TFT의 소스 또는 드레인 전극에 대한 저저항 접속을 위한 일실시예의 구성에서, 크롬 질화물 막은 소스 전극 및 드레인 전극중 하나에 대해 접속 트랙 위에 증착될 수 있으며, 접속 트랙은 그와 전기적으로 접촉되는 크롬 질화물보다 높은 도전성을 갖는 재료, 예를 들면, 알루미늄으로 이루어진다. 이 접속 트랙 위의 크롬 질화물은, 예를 들면, 알루미늄에서 발생하는 힐록 문제를 감소시킬 수 있으며, 접속 트랙으로부터 알루미늄 및 다른 불순물이 TFT(또는 TFD) 본체내로 확산하는 것을 방지하는 장벽으로 작용할 수 있다. 스텝-커버리지(a step-coverage) 문제가 도입되는 것을 회피하고 TFT 본체와의 바람직하지 않은 상호작용을 최소화하기 위해, 접속 트랙은 트랜지스터가 형성되어야 할 영역에 대해 오프셋(offset)된 기판의 영역에 제공될 수 있으며, 크롬 질화물 막은 접속 트랙으로부터 트랜지스터 영역으로 측면으로 연장될 수 있다. TFD 박막 다이오드에 대한 저저항 접속을 위해서도 마찬가지의 구성이 사용될 수 있다.Thus, in one embodiment configuration for low resistance connection to a source or drain electrode of a TFT, a chromium nitride film can be deposited over the connection track for one of the source electrode and the drain electrode, the connection track being in electrical contact therewith. It is made of a material with higher conductivity than chromium nitride, for example aluminum. Chromium nitride on this connection track can reduce the hillock problem that occurs in aluminum, for example, and can act as a barrier to prevent aluminum and other impurities from diffusing into the TFT (or TFD) body from the connection track. . In order to avoid introducing a step-coverage problem and to minimize undesirable interaction with the TFT body, the connection tracks are placed in the area of the substrate offset with respect to the area where the transistor is to be formed. A chromium nitride film may be provided laterally extending from the connection tracks to the transistor region. The same configuration can be used for the low resistance connection to the TFD thin film diode.
회로 소자로서 상부-게이트형 TFT가 사용된 경우에, (앞서 설명된 바와 같이) 게이트 전극이 적어도 그의 상부면에서 크롬 질화물로 되면, 예를 들어, 실리콘 산화물로 이루어진 절연 막이 게이트 전극 위에 증착될 수 있고, 예를 들면, 알루미늄으로 된 저저항 게이트 접속 트랙과 접촉하는 게이트 전극의 상부면을 노출시키기 위해 이 절연 막내에 윈도우가 에칭될 수 있다.In the case where a top-gate type TFT is used as the circuit element, if the gate electrode (as described above) becomes chromium nitride at least at its upper surface, an insulating film made of, for example, silicon oxide can be deposited on the gate electrode. And, for example, a window may be etched into this insulating film to expose the top surface of the gate electrode in contact with the low resistance gate connection track of aluminum.
본 발명의 세 번째 측면에 따르면, 도전성 막과 전기적으로 접촉하는 전극을 갖는 박막 회로 소자를 포함하는 전자 장치를 제조하는 방법이 제공되는데, 전극의 상부면상에 도전성 막을 증착하는 단계를 포함하되, 적어도 그의 상부면에 인접하여 전극은 크롬 질화물 막을 포함하는 것을 특징으로 한다.According to a third aspect of the invention, there is provided a method of manufacturing an electronic device comprising a thin film circuit element having an electrode in electrical contact with a conductive film, comprising depositing a conductive film on an upper surface of the electrode, at least Adjacent to its upper surface the electrode comprises a chromium nitride film.
이러한 방법은, 크롬 질화물을 포함하는 전극이 박막 다이오드 또는 박막 트랜지스터의 하부 전극으로서의 반도체 기반의 막과 접촉하는 장치를 제조하기 위해 유리하게 이용될 수 있다. 이 방법은 상부-게이트형 TFT의 제조에 특히 유리하다.This method can be advantageously used to fabricate a device in which an electrode comprising chromium nitride is in contact with a semiconductor based film as the bottom electrode of a thin film diode or thin film transistor. This method is particularly advantageous for the production of top-gate type TFTs.
따라서, 본 발명의 네 번째 측면에 따르면, 박막 트랜지스터를 포함하는 전자 장치를 제조하는 방법이 제공되는데, 기판상에 소스 전극 및 드레인 전극을 형성하는 단계와, 이 소스 전극과 드레인 전극 사이에 박막 트랜지스터의 채널 영역을 제공하기 위해 반도체 막을 증착시키는 단계와, 이 반도체 막의 상부면상에 게이트 유전체를 증착시키는 단계와, 이 게이트 유전체상에 게이트 전극을 형성하는 단계를 포함하되, 상기 전극들중 적어도 하나는 크롬 질화물 막을 포함하는 것을 특징으로 한다. Thus, according to a fourth aspect of the present invention, there is provided a method of manufacturing an electronic device including a thin film transistor, the method comprising the steps of forming a source electrode and a drain electrode on a substrate, and between the source electrode and the drain electrode; Depositing a semiconductor film to provide a channel region of the substrate, depositing a gate dielectric on the top surface of the semiconductor film, and forming a gate electrode on the gate dielectric, wherein at least one of the electrodes And a chromium nitride film.
따라서, 크롬 질화물 막은 반도체 막을 증착시키기 전에 소스 전극 및 드레인 전극의 적어도 상부를 제공하도록 증착될 수 있다. 이러한 크롬 질화물 막은 그의 상부면에 인접하여 질소 함량이 더 높게 증착되며, 그 후, 습식 에칭 공정을 사용하여 막을 에칭함으로써 소스 전극 및 드레인 전극의 측벽을 테이퍼 형상으로 형성한다. 또한, (이미 앞서 설명된 바와 같이) 소스 전극 및 드레인 전극의 크롬 질화물은 반도체 막의 도전형을 결정하는 도펀트로 도핑될 수 있으며, 위에 놓여지는 반도체 막 영역은 반도체 막의 증착중에 소스 전극 및 드레인 전극으로부터의 도전형 결정 도펀트 농도로 도핑될 수 있다. 크롬 질화물로 이루어진 이들 소스 전극 및 드레인 전극은 반도체 막을 증착시키기 전에 도전형 결정 도펀트용 플라즈마 도펀트 소스에 노출될 수 있다.Thus, the chromium nitride film may be deposited to provide at least a top of the source electrode and the drain electrode before depositing the semiconductor film. This chromium nitride film is deposited with a higher nitrogen content adjacent its top surface, and then the sidewalls of the source and drain electrodes are tapered by etching the film using a wet etching process. In addition, the chromium nitride of the source electrode and the drain electrode (as already described above) may be doped with a dopant to determine the conductivity type of the semiconductor film, wherein the semiconductor film region overlying is removed from the source electrode and drain electrode during deposition of the semiconductor film. It may be doped to a conductivity type crystal dopant concentration of. These source and drain electrodes made of chromium nitride may be exposed to a plasma dopant source for conductive crystalline dopants prior to depositing the semiconductor film.
크롬 질화물 막의 두께를 통해 그의 질소 함량을 변화시킴으로써, 테이퍼 형상의 또는 경사진 측벽을 갖는 전극이 습식 에칭 공정을 사용하여 막의 에칭시에 편리하게 획득될 수 있다. 이와 같이 테이퍼 형상으로 하면, 특히, 계속해서 증착되는 층들과의 스텝 커버리지(step coverage) 문제들을 회피하는 것과 관련하여, 예를 들면, 상부-게이트형 TFT에서 소스 및 드레인 전극, 또는 TFD에서 하부 전극에 유용하다.By varying its nitrogen content through the thickness of the chromium nitride film, an electrode with tapered or inclined sidewalls can be conveniently obtained at the time of etching the film using a wet etching process. This tapered shape, in particular in connection with avoiding step coverage problems with subsequently deposited layers, for example, the source and drain electrodes in the top-gate TFT, or the bottom electrode in the TFD Useful for
본 발명의 이들 및 다른 특징들과 그들의 장점들이 이제부터 첨부된 도면을 참조하여 실시예로서 설명된 본 발명의 실시예들에 구체적으로 예시된다.These and other features and their advantages of the present invention are specifically illustrated by the embodiments of the present invention which are now described by way of example with reference to the accompanying drawings.
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| KR950026037A (en) * | 1994-02-22 | 1995-09-18 | 이헌조 | Thin film transistor |
| KR980010543A (en) * | 1996-07-26 | 1998-04-30 | 미따라이 후지오 | Electrode plate, the manufacturing method of an electrode plate, the liquid crystal element containing an electrode plate, and the manufacturing method of a liquid crystal element |
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- 1997-09-12 KR KR1019980703779A patent/KR100561653B1/en not_active IP Right Cessation
Patent Citations (2)
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