KR100560345B1

KR100560345B1 - 디지털신호처리기

Info

Publication number: KR100560345B1
Application number: KR1019970042400A
Authority: KR
Inventors: 빈테르 마르틴
Original assignee: 미크로나스 세미컨덕터 홀딩 아게
Priority date: 1996-09-13
Filing date: 1997-08-29
Publication date: 2006-05-30
Also published as: US5898604A; DE19637369C2; DE19637369A1; EP0829803A3; DE59707266D1; EP0829803B1; EP0829803A2; KR19980024202A

Abstract

본 발명은 곱셈기(4)의 제1 입력단(A)과 제1 임시 기억 장치(8)를 통하여 곱셈기(4)의 제2 입력단(B)에 출력을 접속시킨 RAM(2)과, 상기 곱셈기(4) 다음에 설치된 가산기(5)와, 데이터 워드 전달을 제어하는 클록 장치(6)를 갖춘 디지털 신호처리기에 관한 것이다. 이 디지털 신호 처리기의 속도는 RAM(2)과 곱셈기(4)의 제1입력단(A)사이에 제2 보조 기억 장치(10)를 접속하고, RAM(2)과 제2 임시 기억 장치(10)를 곱셈기(4)의 제1 입력단(A)에 접속될 수 있게 제1 스위칭 소자(11)를 제공함으로써 증가된다.

Description

디지털 신호 처리기{DIGITAL SIGNAL PROCESSOR}

본 발명은 디지털 신호 처리기에 관한 것으로서, 이 디지털 신호 처리기는 랜덤 액세스 메모리(RAM), 곱셈기, 곱셈기 다음에 있는 가산기 및 데이터 워드 전달을 제어하는 클록 장치를 구비한다. RAM은 M 비트 데이터 워드 처리용 메모리이다. 곱셈기는 자신의 제1 입력단에 공급된 제1 M 비트 데이터 워드와 제2 입력단에 공급된 제2 N 비트 데이터 워드를 곱하는데, 여기서, M은 N보다 큰 수이고, RAM의 출력단은 곱셈기의 제1 입력단에 접속되며, 또한 제1 임시 기억 장치를 경유하여 곱셈기의 제2 입력단에 접속된다. 제1 임시 기억 장치는 공급된 M 비트 데이터 워드를 비트 길이가 N과 M-N인 2개의 연속적인 분할 워드로서 출력하도록 구성된다.

이러한 디지털 신호 처리기의 구조는 간단하며, 특히 데이터 메모리가 거의 필요없다. 따라서, 데이터 메모리가 차지하는 점유 면적이 적기 때문에, 디지털 신호 처리기를 반도체 웨이퍼 상에 집적하는 경우에 특히 잇점이 있다. 이러한 경우에, 반도체 재료의 비용을 절감할 수 있으며, 생산량의 향상을 확실하게 보장할 수 있다. RAM의 출력단이 곱셈기의 제1 입력단에 접속되고, 임시 기억 장치를 경유하여 곱셈기의 제2 입력단에 접속되기 때문에, RAM에 의해 제공된 2개의 변수는 곱셈처리될 수 있다. 곱셈기를 설치함으로써, 곱셈기의 제2 입력단은 RAM에 의해 공급된 데이터 워드보다 짧은 N 비트 데이터 워드만을 수신할 수 있어 공간을 더욱 축소시킬 수 있다.

이러한 디지털 신호 처리기의 단점은 많은 M 비트 데이터 워드를 곱셈하는 경우에, 많은 연산 사이클이 필요하다는 점이다. 곱셈 연산을 실행할 때마다 클록 발생기에 의해 공급되는 3개의 클록 신호의 주기가 필요하다. 곱셈을 실행하는 방법에 있어서, 제1 단계에서는 n번째 데이터 워드가 RAM으로부터 제1 임시 기억 장치로 로딩된다. 제2 클록 주기에 있어서, RAM으로부터 곱셈기의 제1 입력단으로 전달된 n+1 번째 데이터 워드는 제1 임시 기억 장치로부터 곱셈기의 제2 입력단으로 전송된 n 번째 데이터 워드의 제1 분할 워드만큼 곱해진다. 제3 클록 주기에 있어서, RAM으로부터 곱셈기의 제1 입력단으로 공급된 n+1 번째 데이터 워드는 제1 임시 기억 장치로부터 곱셈기의 제2 입력단으로 공급된 n 번째 데이터 워드의 제2 분할 워드만큼 곱해진다. 이러한 3개의 단계는 RAM으로부터 받은 다음의 데이터 워드에 대해서도 반복된다. 여기서, n은 1보다 크거나 같은 정수이다. RAM의 버스는 각각의 클록 주기 동안 사용된다.

본 발명의 목적은 고속 디지털 신호 처리기 및 이 디지털 신호 처리기를 이용하여 고속으로 곱셈을 실행하는 방법을 제공하는 것이다.

본 발명의 목적은 곱셈기의 제1 입력단과 RAM사이에 접속된 제2 임시 기억 장치와, RAM과 제2 임시 기억 장치를 곱셈기의 제1 입력단에 접속할 수 있는 제1 스위칭 소자를 구비하는 디지털 신호 처리기를 제공함으로써 달성된다.

이 디지털 신호 처리기에 있어서, 데이터 워드는 곱셈을 실행하는 동안 RAM으로부터 제2 임시 기억 장치로 로딩될 수 있다. 다음 클록 주기에서, 제2 임시 기억 장치에 기억된 데이터 워드는 다음의 곱셈에 이용될 수 있으며, 이와 동시에 추가의 데이터 워드는 RAM으로부터 제1 임시 기억 장치로 로딩될 수 있다. 2개의 M 비트 데이터 워드의 곱셈, 즉 분할 데이터 워드를 2번 곱하는 데에는 단지 2개의 클록 주기만이 필요하다. 2번의 곱셈시 곱셈기의 제1 입력단에 있는 데이터 워드가 동일하기 때문에, 한 클록 주기에서는 RAM으로부터 얻어지고, 다음 클록 주기에서는 제2 임시 기억 장치로부터 얻어져서, 곱셈기의 제2 입력단에서 각각의 분할 데이터 워드만큼 곱해진다. 따라서, 디지털 신호 처리기는 상당히 고속으로 신호를 처리할 수 있다.

본 발명의 바람직한 실시예에 있어서, 제1 임시 기억 장치의 다음에 제2 스위칭 소자가 설치됨으로써, 분할 데이터 워드 중 하나가 곱셈기의 제2 입력단에 공급될 수 있다. 이것은 M 비트 데이터 워드를 비트 길이가 M과 M-N인 2개의 분할 데이터 워드로 각각 분할하여 제2 스위칭 소자를 통해 연속적으로 통과시킴으로써 간단히 실행된다.

본 발명의 다른 바람직한 실시예에 있어서, 제3 스위칭 소자에 의해 곱셈기의 제2 입력단에 RAM 대신에 판독 전용 메모리(ROM)를 접속할 수 있다. 따라서, ROM의 변경은 변수에 상수를 곱하는 경우에 가능하다.

제1 임시 기억 장치는 클록 장치에 의해 설정된 각각의 클록 주기 동안, 하나의 데이터 워드를 출력하고 다른 하나의 데이터 워드를 기억할 수 있도록 설계되는 것이 바람직하다. 이러한 제1 임시 기억 장치는 예컨대, 마스터 슬레이브 플립 플롭으로 구성될 수 있다.

본 발명에 따른 디지털 신호 처리기를 이용하여 곱셈을 실행하는 바람직한 방법은 다음과 같은 3개의 특징을 갖는다. 클록 장치에 설정된 제1 클록 주기에 있어서, n번째 데이터 워드는 RAM으로부터 제1 임시 기억 장치로 로딩되고, 제2 클록 주기에 있어서, RAM으로부터 곱셈기의 제1 입력단으로 전달된 n+1 번째 데이터 워드와, 제1 임시 기억 장치로부터 곱셈기의 제2 입력단으로 전달된 n번째 데이터 워드의 제1 분할 데이터 워드의 곱셈을 실행하며, RAM으로부터 전달된 n+1 번째 데이터 워드는 제2 임시 기억 장치 내에 기억된다. 제3 클럭 주기에 있어서, 제2 임시 기억 장치로부터 곱셈기의 제1 입력단으로 전달된 데이터 워드와, 제1 임시 기억 장치로부터 곱셈기의 제2 입력단으로 전달된 n번째 데이터 워드의 제2 분할 데이터워드의 곱셈을 실행하고, RAM으로부터 전달된 n+2 번째 데이터 워드를 제1 임시 기억 장치 내에 기억시킨다. 제2 및 제3 클록 주기 동안 수행된 단계들은 다음 데이터 워드에 대해서도 반복된다. 이러한 경우에 있어서, 전술한 바와 같이, M 비트 길이를 갖는 2개의 가변 데이터 워드의 곱셈을 수행하기 위해서는 2개의 클록 주기가 필요하다. 개시할 때, 즉 제1 클록 주기에서는 RAM으로부터 전달된 값을 제1 임시 기억 장치에 부가적으로 로딩되기 때문에, 3개의 클록 주기 모두가 곱셈에 필요하다. 이후에, 그 해당하는 데이터 워드는 각각의 이전의 곱셈 동안에 제1 임시 기억 장치 내에 로딩되기 때문에, 단지 2개의 클록 주기만이 필요하다.

본 발명은 첨부 도면을 참조하여 이후에 상세히 설명될 것이다.

디지털 신호 처리기(1)는 랜덤 액세스 메모리(RAM)(2), 판독 전용 메모리(ROM)(3), 곱셈기(4), 가산기 또는 적산기(5)를 포함한다. 디지털 신호 처리기(1) 에 있는 이러한 소자들을 실행하는 것은 당업자에게는 친숙한 것이다. RAM(2)에서 는 변수 데이터 워드(상태 변수)를 이용할 수 있고, ROM(3)에서는 상수 데이터 워드(상수 계수)를 이용할 수 있다.

디지털 신호 처리기(1)의 제1 동작 상태에서, 상태 변수들은 RAM(2)으로부터 곱셈기(4)의 제1 입력단(A)으로 전달될 수 있다. 이 상태 변수는 M 비트 길이의 데이터 워드이다. ROM(3)으로부터 곱셈기(4)의 제2 입력단(B)으로 상수 계수가 전달될 수 있다. 이 상수 계수는 M보다 작은 N 비트 길이를 갖는 데이터 워드이다. 곱셈기는 M ×N 곱셈기이다. 곱셈기(4)에서 곱셈을 한 후에, 그 결과는 가산기(5)를 통하여 곱셈기(4)로부터 제공된 또 다른 결과에 부가되어 기억될 수 있다. 데이터 워드를 통과시키는 신호는 클록 장치(클록 발생기)(6)로부터 디지털 신호 처리기(1)의 각 소자들에 제공된다.

신호 처리기(1)의 제2 동작 상태에 있어서, 2개의 가변 데이터 워드는 곱해질 수 있다. 이러한 곱셈을 행하기 위해서, ROM은 제3 스위칭 소자(7)를 통해 곱셈기(4)의 제2 입력단(B)으로부터 분리된다. 곱셈기(4)의 제2 입력단(B)은 제2 스위칭 소자(9)를 통하여, RAM(2)에서 제공된 데이터 워드를 기억할 수 있는 제1 임시 기억 장치(8)에 접속된다. 따라서, 가변 데이터 워드는 RAM(2)으로부터 곱셈기(4)의 2개의 입력단으로 전달될 수 있다. RAM(2)에서 전달된 데이터 워드는 M 비트 길이의 데이터 워드이지만, 제1 임시 기억 장치(8)에서 그러한 데이터 워드는 비트 길이가 각각 N과 M-N인 2개의 분할 워드로 분리된다. 이러한 분할 데이터 워드는 제2 스위칭 소자(9)를 경유하여 곱셈기(4)의 제2 입력단(B)에 연속적으로 전달된다. RAM(2)과 곱셈기(4)의 제1 입력단(A) 사이에는 제2 임시 기억 장치(10)가 제공된다. 곱셈기(4)의 제1 입력단(A)은 제1 스위칭 소자(11)를 경유하여 RAM(2) 또는 제2 임시 기억 장치(10)에 접속된다. 스위칭 소자와 임시 기억 장치를 구현하는 것은 당업자라면 알 수 있는 것이며, 임시 기억 장치로서 바람직하게는 레지스터 메모리가 이용되는 것이 좋다.

RAM(2)으로부터 전달된 2개의 가변 데이터 워드를 곱하기 위해서는 클록 장치(6)로부터 제공된 2개의 클록 주기가 필요하다. 프로세스의 처음에는 "제1 클록 주기"로 칭하는 추가의 클록 주기가 필요하다. 제1 클록 주기 동안, 데이터 워드(Y1)는 RAM(2)으로부터 제1 임시 기억 장치(8)로 로딩된다. M 비트의 길이를 갖는 데이터 워드(Y1)는 2개의 분할 워드로 분리된다. N 비트 길이(상위부)의 제1 분할 워드는 제2 스위칭 소자(9)의 제1 입력단(C)에 제공되고, M-N 비트 길이(하위부)의 제2 분할 워드는 제2 스위칭 소자(9)의 제2 입력단(D)에 제공된다.

제2 클록 주기 동안, RAM(2)으로부터 곱셈기(4)의 제1 입력단(A)으로 전달되 는 데이터 워드(X1)는 제2 스위칭 소자(9)의 제1 입력단(C)을 경유하여 곱셈기의 제2 입력단(B)에 공급되는 N 비트 길이(상위부)의 분할 데이터 워드(Y1) 만큼 곱해진다. 이와 동시에, 데이터 워드(X1)는 RAM(2)으로부터 제2 임시 기억 장치(10)로 로딩된다.

제3 클록 주기 동안, 데이터 워드(X1)는 제2 임시 기억 장치(10)로부터 제1 스위칭 소자(11)를 통해 곱셈기의 제1 입력단(A)으로 제공된다. M-N 비트 길이(하위부)의 분할 워드(Y1)는 제2 스위칭 소자(9)의 제2 입력단(D)을 통하여 곱셈기(4)의 제2 입력단(B)에 공급된다. 여기서, X1은 하위부인 Y1 만큼 곱해진다. 이와 동시에, Y1 다음에 오는 Y2는 RAM(2)으로부터 제1 임시 기억 장치(8)로 로딩된다.

이러한 제3 클록 주기 동안, RAM(2)으로부터 연속하여 받은 데이터 워드(X1, Y1)의 곱셈이 실행된다. 이 곱셈의 결과는 가산기(5)에서 가산된다. RAM(2)으로부터 받은 데이터 워드(X2 ,Y2)의 연속 곱셈을 위하여, 제1 클록 주기 동안에 전술한 단계는 이미 실행되었는데, 그 이유는 제3 클록 주기 동안에 데이터 워드(Y2)가 제1 임시 기억 장치(8)로 로딩되기 때문이다. 따라서, 제2 곱셈, 즉 데이터 워드(X2, Y2)의 곱셈은 대응하는 데이터 워드와 함께 제2 및 제3 클록 주기 동안에 행한 단계들을 실행하는 데에만 필요하다. 이것은 그 다음에 RAM(2)으로부터 제공된 또 다른 데이터 워드의 다음 곱셈에도 동일하게 적용된다. 이 프로세서는 RAM(2)로부터 2개의 가변 데이터 워드의 곱셈이 요구될 때까지 계속된다. 그 후에, 제3 스위칭 소자(7)를 다른 위치에 설치함으로써, ROM(3)의 출력단은 곱셈기(4)의 제2 입력단(B)에 다시 접속될 수 있다. 이 다음에 변수와 상수의 곱셈 처리가 실행될 수 있다.

본 발명에 따른 방법은 전화기 및 필터 뱅크 내에서의 에코 삭제, 예컨대, 잡음 억제 또는 소스 코딩에 적합한 필터로 대체될 수 있다.

본 발명에 의한 디지털 신호 처리기는 상당히 고속으로 신호를 처리할 수 있다.

도 1은 본 발명에 따른 디지털 신호 처리기의 실시예를 나타낸 도면.

*도면의 주요 부분에 대한 부호의 설명*

1 : 신호 처리기

2 : RAM

3 : ROM

4 : 곱셈기

5 : 가산기

6 : 클록 장치

7 : 제3 스위칭 소자

8 : 제1 임시 기억 장치

9 : 제2 스위칭 소자

10 : 제 2 임시 기억 장치

11 : 제1 스위칭 소자

Claims

M 비트 데이터 워드 처리용 랜덤 액세스 메모리(RAM)(2)와,

제1 입력단(A)에 제공된 제1 M 비트 데이터 워드와 제2 입력단(B)에 제공된 제2 N 비트 데이터 워드(N이 M보다 작음)를 곱하는 곱셈기(4)와,

상기 곱셈기(4) 다음에 설치된 가산기(5)와,

데이터 워드 전달을 제어하는 클록 장치(6)를 포함하고,

상기 RAM(2)의 출력단은 상기 곱셈기(4)의 제1 입력단(A)을 접속함과 동시에, 제1 임시 기억 장치(8)를 통하여 상기 곱셈기(4)의 제2 입력단(B)을 접속하며, 상기 제1 임시 기억 장치(8)는 공급된 M 비트 데이터 워드를 각각 N 및 M-N 비트 길이의 2개의 연속 분할 워드로서 출력하도록 설계되며,

상기 RAM(2)과 상기 곱셈기(4)의 제1 입력단(A) 사이에 접속되는 제2 임시 기억 장치(10)와,

상기 RAM(2)과 제2 임시 기억 장치(10)를 상기 곱셈기(4)의 제1 입력단(A)에 접속할 수 있는 제1 스위칭 소자(11)를 포함하는 것을 특징으로 하는 디지털 신호 처리기.
제1항에 있어서, 상기 곱셈기(4)의 상기 제2 입력단(B)에 상기 분할 데이터워드 중 하나를 제공하기 위하여 상기 제1 임시 기억 장치(8) 다음에 제2 스위칭 소자(9)를 설치하는 것인 디지털 신호 처리기.
제1항 또는 제2항에 있어서,

제3 스위칭 소자(7)로서, 이 제3 스위칭 소자의 일단은 상기 제1 임시 기억 장치(8)를 통해 상기 RAM(2)에 접속되어 있고 타단은 상기 곱셈기(4)의 제2 입력단(B)에 접속되어 있는, 상기 제3 스위칭 소자(7)와,

상기 제3 스위칭 소자(7)의 상기 일단에 접속된 ROM(3)을 더 포함하고,

상기 ROM(3)은 제3 스위칭 소자(7)에 의해 상기 곱셈기(4)의 제2 입력단(B)에 상기 RAM(2) 대신에 접속 가능한 것인 디지털 신호 처리기.
제1항 또는 제2항에 있어서, 상기 제1 임시 저장 장치(8)는 상기 클록 장치(6)에 의해 형성된 각 클록 주기 동안에, 하나의 데이터 워드를 출력하고, 또 다른 데이터 워드를 받아들이도록 설계된 것인 디지털 신호 처리기.
제1항 내지 제4항 중 어느 한 항에 기재된 디지털 신호 처리기를 이용하여 곱셈을 실행하는 방법에 있어서,

클록 장치(6)에 의해 형성된 제1 클록 주기 동안에, n번째 데이터 워드를 RAM(2)으로부터 제1 임시 기억 장치(8)로 로딩하는 단계와,

제2 클록 주기 동안에, 상기 RAM(2)으로부터 곱셈기(4)의 제1 입력단(A)으로 전달된 n＋1 번째 데이터 워드와 상기 제1 임시 기억 장치(8)로부터 상기 곱셈기(4)의 제2 입력단(B)으로 전달된 n 번째 데이터 워드의 제1 분할 워드의 곱셈을 실행하고, 상기 RAM(2)으로부터 제공된 n＋1 번째 데이터 워드를 제2 임시 기억 장치(10)에 기억하는 단계와,

제3 클록 주기 동안에, 상기 제2 임시 기억 장치(10)로부터 곱셈기(4)의 제1 입력단(A)으로 전달된 상기 데이터 워드와 상기 제1 임시 기억 장치(8)로부터 상기 곱셈기(4)의 제2 입력단(B)으로 전달된 n번째 데이터 워드의 제 2분할 워드의 곱셈을 실행하고, 상기 RAM(2)으로부터 제공된 n＋2 번째 데이터 워드를 상기 제1 임시 기억 장치(8)에 기억하는 단계와,

상기 제2 클록 주기 및 제3 클록 주기에서 수행된 단계들을 상기 RAM(2)에 의해 전달되는 후속의 데이터 워드에 대해서도 반복하는 단계를 포함하는 것인 디지털 신호 처리기로 곱셈을 실행하는 방법.