KR100557574B1 - Bit line precharge driver - Google Patents

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Abstract

본 발명은 비트라인 프리차지 구동 회로에 관한 것으로써, 특히, 저 전원전압에서 비트라인 프리차지 전압의 구동시 불감 영역을 줄이고 동작 특성을 개선할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 기준전압과 비트라인 프리차지 전압의 차동 증폭 결과에 따라 전원전압을 선택적으로 공급하여 저 전원전압에서 비트라인 프리차지 전압의 구동시 불감 영역을 줄이고 동작 특성을 개선할 수 있도록 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit line precharge driving circuit, and more particularly, to a technique for reducing the dead zone and improving operating characteristics when driving the bit line precharge voltage at a low power supply voltage. To this end, the present invention can selectively supply the power supply voltage according to the differential amplification result of the reference voltage and the bit line precharge voltage to reduce the dead zone and improve the operating characteristics when the bit line precharge voltage is driven at a low power supply voltage. do.

Description

비트라인 프리차지 구동 회로{Bit line precharge driver}Bit line precharge driver circuit

도 1은 종래의 비트라인 프리차지 구동 회로에 관한 회로도. 1 is a circuit diagram of a conventional bit line precharge driving circuit.

도 2는 종래의 비트라인 프리차지 구동 회로에서 불감 영역을 설명하기 위한 그래프. 2 is a graph illustrating a dead zone in a conventional bit line precharge driving circuit.

도 3은 종래의 비트라인 프리차지 구동 회로에서 전원 대비 불감 영역을 비교 설명하기 위한 도면. FIG. 3 is a diagram for comparing and comparing a dead region with respect to a power source in a conventional bit line precharge driving circuit. FIG.

도 4는 본 발명에 따른 비트라인 프리차지 구동 회로에 관한 회로도. 4 is a circuit diagram of a bit line precharge driving circuit according to the present invention;

도 5는 본 발명의 비트라인 프리차지 구동 회로에서 불감 영역이 존재하지 않음을 설명하기 위한 그래프. 5 is a graph for explaining that there is no dead zone in the bit line precharge driving circuit of the present invention.

본 발명은 비트라인 프리차지 구동 회로에 관한 것으로써, 특히, 저 전원전압 영역에서 비트라인 프리차지 전압의 구동시 불감 영역을 줄이고 동작 특성을 개선할 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit line precharge driving circuit. In particular, the present invention relates to a technique for reducing a dead region and improving operation characteristics of a bit line precharge voltage in a low power supply voltage region.

일반적으로 디램의 입력 전원전압 레벨이 낮아짐에 따라 저전원 동작을 요구하는 비트라인 프리차지 구동 회로의 전압도 낮아지게 되었다. 종래의 비트라인 프리차지 구동 회로는 2.5V 이상의 고 전원전압 VDD을 사용하는 제품에 적용되어 전류 미러(Current mirror)의 피드백 루프를 사용하여 비트라인 프리차지 전압 VBLP을 생성한다. In general, as the input power voltage level of the DRAM is lowered, the voltage of the bit line precharge driving circuit requiring low power operation is also lowered. The conventional bit line precharge driving circuit is applied to a product using a high power supply voltage VDD of 2.5V or more to generate a bit line precharge voltage VBLP using a feedback loop of a current mirror.

도 1은 2.5V 이상의 고 전원전압 VDD을 사용하는 종래의 비트라인 프리차지 구동 회로에 관한 회로도이다. 1 is a circuit diagram of a conventional bit line precharge driving circuit using a high power supply voltage VDD of 2.5V or more.

종래의 비트라인 프리차지 구동 회로는 바이어스 전압 BIAS에 따라 전원전압을 공급하는 PMOS트랜지스터 P1,P2와, PMOS트랜지스터 P1,P2를 통해 공급되는 전압을 전류 미러에 공급하기 위한 NMOS트랜지스터 N1,N2를 구비한다. The conventional bit line precharge driving circuit includes PMOS transistors P1 and P2 for supplying a power voltage according to a bias voltage BIAS, and NMOS transistors N1 and N2 for supplying a voltage supplied through the PMOS transistors P1 and P2 to a current mirror. do.

그리고, PMOS트랜지스터 P3~P5, NMOS트랜지스터 N5,N6으로 구성된 전류 미러는 출력 구동 소자인 PMOS트랜지스터 P8의 게이트 전압을 제어한다. 또한, PMOS트랜지스터 P6,P7, NMOS트랜지스터 N3,N4,N7,N8로 구성된 전류 미러는 출력 구동 소자인 NMOS트랜지스터 N9의 게이트 전압을 제어한다. A current mirror composed of PMOS transistors P3 to P5 and NMOS transistors N5 and N6 controls the gate voltage of the PMOS transistor P8, which is an output driving element. In addition, a current mirror composed of PMOS transistors P6 and P7 and NMOS transistors N3, N4, N7 and N8 controls the gate voltage of the NMOS transistor N9, which is an output driving element.

PMOS트랜지스터 P8와 NMOS트랜지스터 N9의 공통 드레인 단자는 비트라인 프리차지 전압 VBLP의 출력 노드와 연결된다. The common drain terminal of the PMOS transistor P8 and the NMOS transistor N9 is connected to the output node of the bit line precharge voltage VBLP.

이러한 구성을 갖는 종래의 비트라인 프리차지 구동 회로의 동작 과정을 설명하면 다음과 같다. Referring to the operation of the conventional bit line precharge driving circuit having such a configuration as follows.

먼저, 비트라인 프리차지 전압 VBLP이 목표값 보다 높을 경우 노드 ND1과 노드 ND2가 일정 전압 레벨을 유지한 상태에서 노드 ND4의 전압 레벨이 높아지게 된다. 이에 따라, NMOS트랜지스터 N9의 구동전압이 PMOS트랜지스터 P8의 구동전압보다 높아지게 된다. 따라서, 비트라인 프리차지 전압 VBLP이 낮아지게 된다. First, when the bit line precharge voltage VBLP is higher than the target value, the voltage level of the node ND4 is increased while the nodes ND1 and ND2 maintain a constant voltage level. Accordingly, the driving voltage of the NMOS transistor N9 becomes higher than that of the PMOS transistor P8. Thus, the bit line precharge voltage VBLP is lowered.

반면에, 비트라인 프리차지 전압 VBLP이 목표값 보다 낮을 경우 노드 ND1과 노드 ND2가 일정 전압 레벨을 유지한 상태에서 노드 ND3의 전압 레벨이 낮아지게 된다. 이에 따라, PMOS트랜지스터 P8의 전압 구동 능력이 상승되어 비트라인 프리차지 전압 VBLP이 높아지게 된다. On the other hand, when the bit line precharge voltage VBLP is lower than the target value, the voltage level of the node ND3 is lowered while the nodes ND1 and ND2 maintain a constant voltage level. As a result, the voltage driving capability of the PMOS transistor P8 is increased to increase the bit line precharge voltage VBLP.

이러한 종래의 비트라인 프리차지 구동 회로는 비트라인 프리차지 전압 VBLP이 목표값을 벗어날 경우 비트라인 프리차지 전압 VBLP의 전압 레벨을 원하는 목표값으로 높이거나 낮추도록 한다. 이를 위해, 전류의 구동을 제어하는 출력 구동부를 제어하기 위한 일정 레벨 이상이 전압이 필요하게 된다. The conventional bit line precharge driving circuit increases or decreases the voltage level of the bit line precharge voltage VBLP to a desired target value when the bit line precharge voltage VBLP is out of the target value. To this end, a voltage is required above a certain level for controlling the output driver for controlling the driving of the current.

그런데, 종래의 구동 회로는 도 2에 도시된 바와 같이 입력 전압이 저전압(예를 들어, 1.8V 이하)일 경우 비트라인 프리차지 전압 VBLP을 검출할 수 없는 불감영역(Dead zone)이 존재하게 된다. 특히, 도 3에 도시된 바와 같이 불감 영역은 2.5V 이상의 높은 전원전압을 사용하는 디램보다 1.8V 이하의 낮은 전원전압을 사용하는 디램에서 상대적으로 크게 나타난다. However, in the conventional driving circuit, as shown in FIG. 2, there is a dead zone in which the bit line precharge voltage VBLP cannot be detected when the input voltage is low (for example, 1.8 V or less). . In particular, as shown in FIG. 3, the dead zone is relatively larger in a DRAM using a lower power supply voltage of 1.8 V or less than a DRAM using a high power supply voltage of 2.5 V or more.

즉, 도 1의 구성에서 불감 영역은 노드 ND3,ND4의 전압 레벨이 얼마나 빨리 변하느냐의 여부에 따라 결정된다. PMOS트랜지스터 P3~P5, NMOS트랜지스터 N5,N6으로 구성된 전류 미러와, PMOS트랜지스터 P6,P7, NMOS트랜지스터 N3,N4,N7,N8로 구성된 전류 미러의 바이어싱 전압 레벨에 의해 노드 ND1,ND2의 전압 레벨이 결정된다. 그리고, 노드 ND1,ND2의 전압 레벨에 따라 노드 ND3,ND4의 전압 레벨을 생성하기 위한 NMOS트랜지스터 N6, PMOS트랜지스터 P7의 바이어싱 전압이 결정된다. That is, in the configuration of FIG. 1, the dead region is determined by how fast the voltage levels of the nodes ND3 and ND4 change. Voltage level of nodes ND1, ND2 by biasing voltage levels of current mirrors consisting of PMOS transistors P3-P5, NMOS transistors N5, N6, and current mirrors consisting of PMOS transistors P6, P7, NMOS transistors N3, N4, N7, N8 This is determined. The biasing voltages of the NMOS transistors N6 and PMOS transistor P7 for generating the voltage levels of the nodes ND3, ND4 are determined according to the voltage levels of the nodes ND1, ND2.

이에 따라, 입력 전원전압이 저 전원전압일 경우 상술된 전류 미러의 동작을 제어하기 위한 전압이 최소 레벨로 감소된다. 따라서, 상술된 불감 영역의 존재로 인하여 비트라인 프리차지 전압 VBLP을 안정적으로 생성하기 위한 동작 구간이 감소하고, 전류 구동 능력이 저하되는 문제점이 있다. Accordingly, when the input power supply voltage is a low power supply voltage, the voltage for controlling the operation of the above-described current mirror is reduced to the minimum level. Therefore, the operation period for stably generating the bit line precharge voltage VBLP is reduced due to the presence of the dead zone described above, and the current driving capability is lowered.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 기준전압과 비트라인 프리차지 전압의 차동 증폭에 따라 전원전압을 선택적으로 공급하여 저 전원전압에서 비트라인 프리차지 전압의 구동시 불감 영역을 줄이고 동작 특성을 개선할 수 있도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems, by selectively supplying the power supply voltage according to the differential amplification of the reference voltage and the bit line precharge voltage to reduce the dead region when driving the bit line precharge voltage at a low power supply voltage. The purpose is to reduce and improve the operating characteristics.

상기한 목적을 달성하기 위한 본 발명의 비트라인 프리차지 구동 회로는, 기준전압과 비트라인 프리차지 전압의 전압 레벨에 대응하는 제 1전압을 비교 및 증폭하는 차동증폭부; 비트라인 프리차지 전압의 구동시 활성화되는 스위칭 신호의 상태에 따라 차동증폭부에 접지전압을 선택적으로 공급하여 차동증폭부의 활성화 여부를 제어하는 스위칭부; 차동증폭부의 출력전압 레벨에 따라 비트라인 프리차지 전압의 출력노드를 선택적으로 풀업시키는 풀업부; 및 비트라인 프리차지 전압의 출력노드와 접지전압단 사이에 직렬 연결되어, 비트라인 프리차지 전압의 전압 레벨에 대응하여 제 1전압을 생성하는 제 1다이오드 소자와 제 2다이오드 소자를 구비하되, 제 1다이오드 소자는 게이트 단자를 통해 비트라인 프리차지 전압이 인가되고, 제 2다이오드 소자는 게이트 단자를 통해 제 1전압이 인가됨을 특징으로 한다. The bit line precharge driving circuit of the present invention for achieving the above object, the differential amplifier for comparing and amplifying a first voltage corresponding to the voltage level of the reference voltage and the bit line precharge voltage; A switching unit controlling whether the differential amplifier is activated by selectively supplying a ground voltage to the differential amplifier according to a state of a switching signal activated when the bit line precharge voltage is driven; A pull-up unit for selectively pulling up an output node of a bit line precharge voltage according to an output voltage level of the differential amplifier unit; And a first diode element and a second diode element connected in series between an output node of the bit line precharge voltage and a ground voltage terminal to generate a first voltage corresponding to the voltage level of the bit line precharge voltage. The first diode device is applied with a bit line precharge voltage through the gate terminal, and the second diode device is applied with a first voltage through the gate terminal.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 4는 본 발명에 따른 비트라인 프리차지 구동 회로에 관한 회로도이다. 4 is a circuit diagram of a bit line precharge driving circuit according to the present invention.

본 발명은 차동증폭부(10), 스위칭부(20), 풀업부(30) 및 다이오드부(40)를 구비한다. The present invention includes a differential amplifier 10, the switching unit 20, the pull-up unit 30 and the diode unit 40.

차동증폭부(10)는 PMOS트랜지스터 P9,P10, NMOS트랜지스터 N10,N11을 구비한다. PMOS트랜지스터 P9,P10은 게이트 단자가 공통 연결되고 공통 소스 단자를 통해 전원전압이 인가된다. 그리고, NMOS트랜지스터 N10는 노드 ND6과 스위칭부(20) 사이에 연결되어 게이트 단자를 통해 기준전압 REF이 인가된다. 또한, NMOS트랜지스터 N11는 노드 ND7과 스위칭부(20) 사이에 연결되어 게이트 단자가 노드 ND5와 연결된다. The differential amplifier 10 includes PMOS transistors P9 and P10 and NMOS transistors N10 and N11. In the PMOS transistors P9 and P10, gate terminals are commonly connected and a power supply voltage is applied through a common source terminal. The NMOS transistor N10 is connected between the node ND6 and the switching unit 20 to receive a reference voltage REF through the gate terminal. In addition, the NMOS transistor N11 is connected between the node ND7 and the switching unit 20 so that the gate terminal is connected to the node ND5.

스위칭부(20)는 차동증폭부(10)와 접지전압단 사이에 연결되어 게이트 단자를 통해 스위칭 신호 SW가 인가되는 NMOS트랜지스터 N12를 구비한다. The switching unit 20 includes an NMOS transistor N12 connected between the differential amplifier 10 and the ground voltage terminal to which the switching signal SW is applied through the gate terminal.

풀업부(30)는 전원전압단과 비트라인 프리차지 전압 VBLP 출력단에 연결되어 게이트 단자가 노드 ND7과 연결되는 PMOS트랜지스터 P11을 구비한다. The pull-up unit 30 includes a PMOS transistor P11 connected to a power supply voltage terminal and a bit line precharge voltage VBLP output terminal and having a gate terminal connected to the node ND7.

다이오드부(40)는 비트라인 프리차지 전압 VBLP 출력단과 접지전압단 사이에 직렬 연결된 NMOS트랜지스터 N13,N14를 구비한다. 여기서, NMOS트랜지스터 N13,N14는 각각 게이트 단자가 드레인 단자와 공통 연결된 다이오드 소자이다. The diode unit 40 includes NMOS transistors N13 and N14 connected in series between the bit line precharge voltage VBLP output terminal and the ground voltage terminal. Here, the NMOS transistors N13 and N14 are diode elements in which gate terminals are commonly connected to drain terminals, respectively.

이러한 구성을 갖는 본 발명의 비트라인 프리차지 구동 회로에 관한 동작 과정을 설명하면 다음과 같다. Referring to the operation of the bit line precharge driving circuit of the present invention having such a configuration as follows.

차동증폭 회로로 구성된 차동증폭부(10)는 기준전압 REF과 노드 ND5의 전압 레벨을 비교한다. 그리고, 그 비교 결과값에 따라 노드 ND6,ND7의 전압 레벨이 결정된다. 또한, 노드 ND7의 전압 레벨에 따라 풀업부(30)를 구동하여 비트라인 프리차지 전압 VBLP의 전압 레벨을 최종적으로 결정하게 된다. The differential amplifier 10 configured as a differential amplifier circuit compares the reference voltage REF with the voltage level of the node ND5. The voltage levels of the nodes ND6 and ND7 are determined according to the comparison result. In addition, the pull-up unit 30 is driven according to the voltage level of the node ND7 to finally determine the voltage level of the bit line precharge voltage VBLP.

또한, 스위칭부(20)는 비트라인 프리차지 구동 회로의 동작시 스위칭 신호 SW가 하이로 인에이블 되어 활성화 상태를 유지한다. In addition, the switching unit 20 maintains an active state because the switching signal SW is enabled high when the bit line precharge driving circuit is operated.

먼저, 비트라인 프리차지 전압 VBLP의 전압 레벨이 목표값보다 높을 경우 NMOS트랜지스터 N13의 게이트 전압 레벨이 높아지게 되어 노드 ND5의 전압 레벨이 상승된다. 이때, 노드 ND5의 전압 레벨이 NMOS트랜지스터 N14의 문턱전압 레벨 이상으로 상승하면 NMOS트랜지스터 N14가 턴온되어 노드 ND5의 전압 레벨이 다시 낮아지게 된다. First, when the voltage level of the bit line precharge voltage VBLP is higher than the target value, the gate voltage level of the NMOS transistor N13 is increased to increase the voltage level of the node ND5. At this time, when the voltage level of the node ND5 rises above the threshold voltage level of the NMOS transistor N14, the NMOS transistor N14 is turned on to lower the voltage level of the node ND5 again.

이후에, 노드 ND5의 전압 레벨이 낮아지게 되면 NMOS트랜지스터 N11의 구동 능력이 작아지게 된다. 이에 따라, PMOS트랜지스터 P11의 게이트 전압을 제어하기 위한 노드 ND7의 전압 레벨이 높아지게 되어 PMOS트랜지스터 P11가 턴오프 상태를 유지한다. 따라서, 비트라인 프리차지 전압 VBLP이 낮아지게 된다. Subsequently, when the voltage level of the node ND5 is lowered, the driving capability of the NMOS transistor N11 is reduced. As a result, the voltage level of the node ND7 for controlling the gate voltage of the PMOS transistor P11 becomes high, and the PMOS transistor P11 maintains the turn-off state. Thus, the bit line precharge voltage VBLP is lowered.

반면에, 비트라인 프리차지 전압 VBLP의 전압 레벨이 목표값보다 낮을 경우 NMOS트랜지스터 N13의 게이트 전압 레벨이 낮아지게 되어 노드 ND5의 전압 레벨이 감소한다. 이때, 노드 ND5의 전압 레벨이 NMOS트랜지스터 N14의 문턱전압 레벨 이하로 감소하면 NMOS트랜지스터 N14가 턴오프되어 노드 ND5의 전압 레벨이 다시 상승하게 된다. On the other hand, when the voltage level of the bit line precharge voltage VBLP is lower than the target value, the gate voltage level of the NMOS transistor N13 is lowered and the voltage level of the node ND5 is reduced. At this time, when the voltage level of the node ND5 decreases below the threshold voltage level of the NMOS transistor N14, the NMOS transistor N14 is turned off to raise the voltage level of the node ND5 again.

이후에, 노드 ND5의 전압 레벨이 높아지면 NMOS트랜지스터 N11의 구동 능력이 커지게 된다. 이에 따라, PMOS트랜지스터 P11의 게이트 전압을 제어하기 위한 노드 ND7의 전압 레벨이 낮아지게 되어 PMOS트랜지스터 P11가 턴온된다. 따라서, PMOS트랜지스터 P11의 턴온에 따라 전원전압이 공급되어 비트라인 프리차지 전압 VBLP이 높아지게 된다. Thereafter, when the voltage level of the node ND5 is increased, the driving capability of the NMOS transistor N11 is increased. Accordingly, the voltage level of the node ND7 for controlling the gate voltage of the PMOS transistor P11 is lowered and the PMOS transistor P11 is turned on. Therefore, the power supply voltage is supplied according to the turn-on of the PMOS transistor P11, thereby increasing the bit line precharge voltage VBLP.

도 5는 본 발명에 따른 비트라인 프리차지 구동 회로에서 불감 영역이 존재 하지 않음을 나타내는 그래프이다. 5 is a graph showing that there is no dead zone in the bit line precharge driving circuit according to the present invention.

본 발명은 도 5의 그래프에 도시된 바와 같이 입력 전압이 저전압일 경우에 구동전류 i(VBLP)가 감소하여도 비트라인 프리차지 전압 VBLP이 목표레벨에 도달할때 까지 불감영역이 존재하지 않게 된다. As shown in the graph of FIG. 5, the dead region does not exist until the bit line precharge voltage VBLP reaches a target level even when the driving current i (VBLP) decreases when the input voltage is low. .

이상에서 설명한 바와 같이, 본 발명은 기준전압과 비트라인 프리차지 전압의 차동 증폭에 따라 전원전압을 선택적으로 공급하여 저 전원전압에서 비트라인 프리차지 전압의 구동시 불감 영역을 줄이고 동작 특성을 개선할 수 있도록 한다. As described above, the present invention can selectively supply the power supply voltage according to the differential amplification of the reference voltage and the bitline precharge voltage to reduce the dead zone and improve the operating characteristics when the bitline precharge voltage is driven at the low power supply voltage. To help.

Claims (4)

기준전압과 비트라인 프리차지 전압의 전압 레벨에 대응하는 제 1전압을 비교 및 증폭하는 차동증폭부;A differential amplifier for comparing and amplifying a first voltage corresponding to a voltage level of the reference voltage and the bit line precharge voltage; 상기 비트라인 프리차지 전압의 구동시 활성화되는 스위칭 신호의 상태에 따라 상기 차동증폭부에 접지전압을 선택적으로 공급하여 상기 차동증폭부의 활성화 여부를 제어하는 스위칭부;A switching unit controlling whether the differential amplifier is activated by selectively supplying a ground voltage to the differential amplifier according to a state of a switching signal activated when the bit line precharge voltage is driven; 상기 차동증폭부의 출력전압 레벨에 따라 상기 비트라인 프리차지 전압의 출력노드를 선택적으로 풀업시키는 풀업부; 및 A pull-up unit configured to selectively pull up an output node of the bit line precharge voltage according to an output voltage level of the differential amplifier unit; And 상기 비트라인 프리차지 전압의 출력노드와 접지전압단 사이에 직렬 연결되어, 상기 비트라인 프리차지 전압의 전압 레벨에 대응하여 상기 제 1전압을 생성하는 제 1다이오드 소자와 제 2다이오드 소자를 구비하되, A first diode element and a second diode element connected in series between an output node of the bit line precharge voltage and a ground voltage terminal to generate the first voltage corresponding to a voltage level of the bit line precharge voltage; , 상기 제 1다이오드 소자는 게이트 단자를 통해 상기 비트라인 프리차지 전압이 인가되고, 상기 제 2다이오드 소자는 게이트 단자를 통해 상기 제 1전압이 인가됨을 특징으로 하는 비트라인 프리차지 구동 회로.And the bit line precharge voltage is applied to the first diode device through a gate terminal, and the first voltage is applied to the first diode device through a gate terminal. 제 1항에 있어서, 상기 차동증폭부는 The method of claim 1, wherein the differential amplifier is 게이트 단자가 공통 연결되고 공통 소스 단자를 통해 전원전압이 인가되는 제 1POMS트랜지스터, 제 2PMOS트랜지스터; First and second PMOS transistors, the gate terminals of which are commonly connected and to which a power supply voltage is applied through a common source terminal; 상기 제 1PMOS트랜지스터와 상기 스위칭부 사이에 연결되어 게이트 단자를 통해 상기 기준전압이 인가되는 제 1NMOS트랜지스터; 및 A first NMOS transistor connected between the first PMOS transistor and the switching unit to receive the reference voltage through a gate terminal; And 상기 제 2PMOS트랜지스터와 상기 스위칭부 사이에 연결되어 게이트 단자를 통해 상기 제 1전압이 인가되는 제 2NMOS트랜지스터를 구비함을 특징으로 하는 비트라인 프리차지 구동 회로.And a second NMOS transistor connected between the second PMOS transistor and the switching unit to apply the first voltage through a gate terminal. 제 1항에 있어서, 상기 풀업부는 The method of claim 1, wherein the pull-up unit 전원전압단과 상기 비트라인 프리차지 전압의 출력노드 사이에 연결되어 게이트 단자가 상기 차동증폭부의 출력노드와 연결된 제 3PMOS트랜지스터를 구비함을 특징으로 하는 비트라인 프리차지 구동 회로.And a third PMOS transistor connected between a power supply voltage terminal and an output node of the bit line precharge voltage and having a gate terminal connected to an output node of the differential amplifier part. 삭제delete
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KR19990048162A (en) * 1997-12-08 1999-07-05 윤종용 Internal Voltage Generator for Synchronous DRAM Semiconductor Devices

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