KR100554833B1 - Nonvolatile memory device and method for manufacturing the same - Google Patents

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Abstract

본 발명은 소오스 영역에서 열전자가 발생하도록 하여 소자의 프로그램 효율을 증가시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법에 관한 본 발명 비휘발성 메모리 소자는 반도체 기판, 기판상에 형성된 게이트 절연막, 게이트 절연막상에 형성된 플로팅 게이트, 플로팅 게이트 일측에 형성되며 플로팅 게이트와 절연막을 사이에 두고 형성된 도전성 측벽, 도전성 측벽 및 플로팅 게이트를 포함한 기판 전면에 형성된 ONO층, ONO층상에 형성된 컨트롤 게이트, 도전성 측벽 일측의 기판 표면내에 형성된 소오스 영역, 소오스 영역에 대향하는 기판 표면내에 형성된 드레인 영역을 포함하여 구성되고, 본 발명의 비휘발성 메모리 소자 제조방법은 반도체 기판상에 게이트 절연막을 형성하는 공정과, 게이트 절연막상에 플로팅 게이트를 형성하는 공정과, 플로팅 게이트의 일측에 플로팅 게이트와 절연되도록 도전성 측벽을 형성하는 공정과, 도전성 측벽이 형성된 부위의 기판내에 소오스 영역을 형성하고, 소오스 영역과 대향되도록 플로팅 게이트 일측의 기판내에 드레인 영역을 형성하는 공정, 도전성 측벽 및 플로팅 게이트를 포함한 기판 전면에 ONO층을 형성하는 공정과, ONO층상에 컨트롤 게이트를 형성하는 공정을 포함하여 이루어진다.The present invention relates to a nonvolatile memory device capable of increasing the program efficiency of the device by causing hot electrons to be generated in the source region and a method of manufacturing the same. A floating gate formed on one side, a conductive sidewall formed on one side of the floating gate and having an insulating layer therebetween, an ONO layer formed on the front surface of the substrate including the conductive sidewall and the floating gate, a control gate formed on the ONO layer, and a substrate surface on one side of the conductive sidewall A source region formed therein and a drain region formed in the substrate surface opposite the source region, wherein the nonvolatile memory device manufacturing method of the present invention comprises the steps of forming a gate insulating film on a semiconductor substrate, and a floating gate on the gate insulating film. Forming a process, Forming a conductive sidewall on one side of the floating gate so as to be insulated from the floating gate, forming a source region in the substrate at the portion where the conductive sidewall is formed, and forming a drain region in the substrate on the one side of the floating gate so as to face the source region; Forming an ONO layer on the entire surface of the substrate including the conductive sidewalls and the floating gate; and forming a control gate on the ONO layer.

플로팅 게이트, 도전성 측벽, 컨트롤 게이트Floating Gate, Conductive Sidewalls, Control Gate

Description

비휘발성 메모리 소자 및 그의 제조방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}Nonvolatile memory device and method of manufacturing the same {NONVOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 종래 기술에 따른 비휘발성 메모리 소자의 구조단면도1 is a structural cross-sectional view of a nonvolatile memory device according to the prior art

도 2는 본 발명 비휘발성 메모리 소자의 구조단면도2 is a structural cross-sectional view of a nonvolatile memory device of the present invention.

도 3은 본 발명 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도3 is a cross-sectional view illustrating a method of manufacturing a nonvolatile memory device of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

21 : 반도체 기판 22 : 게이트 절연막21 semiconductor substrate 22 gate insulating film

23 : 플로팅 게이트 24 : 제 1 절연층23: floating gate 24: first insulating layer

25 : 도전성 측벽 26 : 소오스 영역25 conductive sidewall 26 source region

27 : 드레인 영역 28 : BN산화막27 drain region 28 BN oxide film

29 : ONO층 30 : 컨트롤 게이트29: ONO layer 30: control gate

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 프로그램 효율을 극대화할 수 있는 비휘발성 메모리 소자의 제조방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a method of manufacturing a nonvolatile memory device capable of maximizing program efficiency.

도 1은 종래 기술에 따른 비휘발성 메모리 소자의 구조단면도이다.1 is a structural cross-sectional view of a nonvolatile memory device according to the prior art.

도 1에 도시한 바와 같이, 기판(11), 상기 기판(11)상에 게이트 절연막(12)을 사이에 두고 형성된 플로팅 게이트(13), 상기 플로팅 게이트(13)상에 형성된 ONO(Oxide-Ni tride-Oxide)층(14), 상기 ONO층(14)상에 형성된 컨트롤 게이트(15), 상기 플로팅 게이트(13) 양측의 상기 기판(11) 표면내에 형성된 고농도 소오스/드레인 불순물 영역(16,17)으로 구성된다.As shown in FIG. 1, a substrate 11, a floating gate 13 formed on the substrate 11 with a gate insulating layer 12 therebetween, and an ONO (Oxide-Ni formed on the floating gate 13). high concentration source / drain impurity regions 16 and 17 formed in the tride-oxide layer 14, the control gate 15 formed on the ONO layer 14, and the surface of the substrate 11 on both sides of the floating gate 13. It is composed of

여기서, 플로팅 게이트(13)와 컨트롤 게이트(15)는 셀프-얼라인(Self-Align) 방식에 의해 형성되며, 상기 소오스/드레인 불순물 영역(16,17)은 상기 컨트롤 게이트(15) 및 플로팅 게이트(13)와 셀프-얼라인 방식으로 형성된다.Here, the floating gate 13 and the control gate 15 are formed by a self-aligning method, and the source / drain impurity regions 16 and 17 are formed in the control gate 15 and the floating gate. 13 is formed in a self-aligned manner.

이와 같은 종래 비휘발성 메모리 소자의 프로그램, 소거 및 읽기 동작은 아래와 같다.Program, erase, and read operations of the conventional nonvolatile memory device are as follows.

먼저, 프로그램시에는 소오스 불순물 영역(16)은 접지전압을 인가하고 드레인 불순물 영역(17)에는 고전압을 인가한다.First, during programming, the source impurity region 16 applies a ground voltage and the drain impurity region 17 applies a high voltage.

이때, 컨트롤 게이트(15)에도 고전압을 가하게 되는데, 소오스에서 주입된 전자는 드레인 바이어스에 의해 가속되고 이때 드레인 부근에서는 열전자가 발생하고, 발생된 열전자는 컨트롤 게이트(15)의 수직 전계에 의해 플로팅 게이트(13)로 주입된다.At this time, a high voltage is also applied to the control gate 15. The electrons injected from the source are accelerated by the drain bias, and hot electrons are generated near the drain, and the generated hot electrons are generated by the vertical electric field of the control gate 15. Is injected into (13).

소거시에는 상기 컨트롤 게이트(15)에는 접지전압을 인가하고, 소오스 불순물 영역(16)에는 고전압을 인가한다. 그리고 드레인을 플로팅시키면 플로팅 게이트(13)에 주입되어 있던 전자는 소오스 전압에 의해 소오스와 컨트롤 게이트의 중첩면을 통해 소오스로 빠져 나오게 된다.During erasing, a ground voltage is applied to the control gate 15, and a high voltage is applied to the source impurity region 16. When the drain is floated, electrons injected into the floating gate 13 exit the source through the overlapping surface of the source and the control gate by the source voltage.

한편, 읽기 동작시에는 드레인 불순물 영역에 낮은 전압을 인가하고 소오스 불순물 영역에는 접지전압을 인가한 후, 컨트롤 게이트(15)의 전압을 점차적으로 증가시키면 소자의 문턱전압을 추출할 수가 있다.In the read operation, a low voltage is applied to the drain impurity region and a ground voltage is applied to the source impurity region, and then the threshold voltage of the device can be extracted by gradually increasing the voltage of the control gate 15.

이와 같은 종래 비휘발성 메모리 소자는 프로그램시 소오스에서 채널로 주입된 전자가 드레인 부근에서 열전자를 형성하게 된다.In the conventional nonvolatile memory device, electrons injected into a channel in a source form hot electrons near a drain during programming.

이때, 형성된 열전자는 컨트롤 게이트의 바이어스에 의해 플로팅 게이트로 주입되는데, 드레인 부근에서 형성된 열전자는 대부분 드레인 영역으로 흡수되나, 일부 극소수의 열전자들만이 플로팅 게이트로 주입된다.At this time, the formed hot electrons are injected into the floating gate by the bias of the control gate. Most of the hot electrons formed near the drain are absorbed into the drain region, but only a few of the thermal electrons are injected into the floating gate.

이와 같은 종래 기술에 있어서 드레인 부근에서 발생한 열전자들을 가능한 많이 플로팅 게이트로 주입시키면 빠른시간내에 소자의 프로그램이 가능하다.In this prior art, as many hot electrons generated near the drain as possible are injected into the floating gate, the device can be programmed in a short time.

그러나 상기와 같은 종래 비휘발성 메모리 소자는 드레인 부근, 즉 채널영역에서 열전자를 발생하는데, 이러한 열전자들을 드레인으로 보내야 하기 때문에 소자의 프로그램 효율을 저하시키는 문제점이 있었다.However, such a conventional nonvolatile memory device generates hot electrons in the vicinity of a drain, that is, in a channel region. Since the hot electrons have to be sent to the drain, there is a problem of lowering program efficiency of the device.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 소오스 영역에서 열전자가 발생하도록 하여 소자의 프로그램 효율을 증가시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and an object thereof is to provide a nonvolatile memory device and a method of manufacturing the same, which can increase the program efficiency of a device by generating hot electrons in a source region.

상기의 목적을 달성하기 위한 본 발명 비휘발성 메모리 소자는 반도체 기판, 상기 기판상에 형성된 게이트 절연막, 상기 게이트 절연막상에 형성된 플로팅 게이트, 상기 플로팅 게이트 일측에 형성되며 상기 플로팅 게이트와 절연막을 사이에 두고 형성된 도전성 측벽, 상기 도전성 측벽 및 플로팅 게이트를 포함한 기판 전면에 형성된 ONO층, 상기 ONO층상에 형성된 컨트롤 게이트, 상기 도전성 측벽 일측의 상기 기판 표면내에 형성된 소오스 영역, 상기 소오스 영역에 대향하는 상기 기판 표면내에 형성된 드레인 영역을 포함하여 구성되고, 본 발명의 비휘발성 메모리 소자 제조방법은 반도체 기판상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막상에 플로팅 게이트를 형성하는 공정과, 상기 플로팅 게이트의 일측에 상기 플로팅 게이트와 절연되도록 도전성 측벽을 형성하는 공정과, 상기 도전성 측벽이 형성된 부위의 기판내에 소오스 영역을 형성하고, 상기 소오스 영역과 대향되도록 상기 플로팅 게이트 일측의 기판내에 드레인 영역을 형성하는 공정, 상기 도전성 측벽 및 플로팅 게이트를 포함한 기판 전면에 ONO층을 형성하는 공정과, 상기 ONO층상에 컨트롤 게이트를 형성하는 공정을 포함하여 이루어진다.A nonvolatile memory device of the present invention for achieving the above object is a semiconductor substrate, a gate insulating film formed on the substrate, a floating gate formed on the gate insulating film, formed on one side of the floating gate, with the floating gate and the insulating film interposed therebetween. An ONO layer formed on the entire surface of the substrate including the formed conductive sidewall, the conductive sidewall and the floating gate, a control gate formed on the ONO layer, a source region formed in the substrate surface on one side of the conductive sidewall, and in the substrate surface opposite to the source region. The nonvolatile memory device manufacturing method of the present invention comprises a process of forming a gate insulating film on a semiconductor substrate, a process of forming a floating gate on the gate insulating film, and a side of the floating gate. The floating gate and section Forming a conductive sidewall so as to form a source region in the substrate of the portion where the conductive sidewall is formed, and forming a drain region in the substrate on one side of the floating gate so as to face the source region, the conductive sidewall and the floating gate And a step of forming an ONO layer on the entire surface of the substrate, including forming a control gate on the ONO layer.

이하, 본 발명 비휘발성 메모리 소자 및 그 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, a nonvolatile memory device and a method of manufacturing the same will be described with reference to the accompanying drawings.

도 2는 본 발명에 따른 비휘발성 메모리 소자의 구조단면도이다.2 is a structural cross-sectional view of a nonvolatile memory device according to the present invention.

도 2에 도시한 바와 같이, 반도체 기판(21), 상기 기판(21)상에 게이트 절연막(22)을 사이에 두고 형성된 플로팅 게이트(23), 상기 플로팅 게이트(23)와 절연 되어 그 일측에 형성된 도전성 측벽(25), 상기 플로팅 게이트(23) 및 상기 도전성 측벽(25)을 포함한 기판(21) 전면에 형성된 ONO층(29), 상기 ONO층(29)상에 형성된 컨트롤 게이트(30), 상기 도전성 측벽(25) 하부의 상기 기판(21) 표면내에 형성된 소오스 영역(26), 상기 도전성 측벽(25)이 형성되지 않은 플로팅 게이트(23) 일측의 기판(21) 표면내에 형성된 드레인 영역(27)을 포함하여 구성된다.As shown in FIG. 2, the semiconductor substrate 21 and the floating gate 23 formed on the substrate 21 with the gate insulating layer 22 therebetween are insulated from the floating gate 23 and formed on one side thereof. An ONO layer 29 formed on the entire surface of the substrate 21 including the conductive sidewall 25, the floating gate 23, and the conductive sidewall 25, a control gate 30 formed on the ONO layer 29, and A source region 26 formed in the surface of the substrate 21 below the conductive sidewall 25, and a drain region 27 formed in the surface of the substrate 21 on one side of the floating gate 23 on which the conductive sidewall 25 is not formed. It is configured to include.

여기서, 상기 플로팅 게이트(23), 컨트롤 게이트(30), 그리고 도전성 측벽(25)의 물질은 다결정 실리콘을 적용한다.Here, the material of the floating gate 23, the control gate 30, and the conductive sidewall 25 is made of polycrystalline silicon.

미설명 부호 "28"는 BN산화막이다.Reference numeral 28 is a BN oxide film.

여기서, 상기 플로팅 게이트(23)와 상기 컨트롤 게이트(30)가 중첩되는 면적은 상기 도전성 측벽(25)과 상기 컨트롤 게이트(30)가 중첩되는 면적보다 더 크도록 한다.Here, an area where the floating gate 23 and the control gate 30 overlap each other is larger than an area where the conductive sidewall 25 and the control gate 30 overlap each other.

이는 소오스 영역에서 만들어진 열전자가 도전성 측벽(25) 보다는 플로팅 게이트(23)로 더 많이 주입되도록 하기 위함이다. This is to allow more hot electrons made in the source region to be injected into the floating gate 23 than the conductive sidewall 25.

이와 같이 구성된 본 발명 비휘발성 메모리 소자의 제조방법을 도 3a 내지 도 3d를 참조하여 설명하기로 한다.A method of manufacturing the nonvolatile memory device of the present invention configured as described above will be described with reference to FIGS. 3A to 3D.

도 3a에 도시한 바와 같이, 반도체 기판(21)상에 게이트 절연막(22)을 형성한다.As shown in FIG. 3A, a gate insulating film 22 is formed on the semiconductor substrate 21.

게이트 절연막(22)상에 제 1 다결정 실리콘층을 형성한 후, 사진 식각 공정을 이용한 제 1 다결정 실리콘층의 패터닝을 통해 플로팅 게이트(23)를 형성한다.After the first polycrystalline silicon layer is formed on the gate insulating layer 22, the floating gate 23 is formed by patterning the first polycrystalline silicon layer using a photolithography process.

여기서, 상기 다결정 실리콘층은 불순물이 도핑된 다결정 실리콘이다.Here, the polycrystalline silicon layer is polycrystalline silicon doped with impurities.

도 3b에 도시한 바와 같이, 플로팅 게이트(23)를 포함한 기판(21)상에 제 1 절연층(24)을 형성하고, 제 1 절연층(24)상에 제 2 다결정 실리콘층을 형성한 후, 소오스 영역이 될 부위에만 남도록 사진 식각 공정 및 에치백 공정을 통해 패터닝하여 상기 플로팅 게이트(23) 일측에 도전성 측벽(25)을 형성한다.As shown in FIG. 3B, after the first insulating layer 24 is formed on the substrate 21 including the floating gate 23, and the second polycrystalline silicon layer is formed on the first insulating layer 24. The conductive sidewall 25 is formed on one side of the floating gate 23 by patterning the photolithography process and the etch back process so that only the portion of the source region remains.

여기서, 상기 제 2 다결정 실리콘층은 불순물이 도핑된 다결정 실리콘이다. Here, the second polycrystalline silicon layer is polycrystalline silicon doped with impurities.

도 3c에 도시한 바와 같이, 상기 도전성 측벽(25) 및 플로팅 게이트(23)를 마스크로 이용한 불순물 이온주입으로 상기 기판(21) 표면내에 제 1 불순물 영역(26)과 제 2 불순물 영역(27)을 형성함과 동시에 BN산화막(28)을 형성한다.As shown in FIG. 3C, the first impurity region 26 and the second impurity region 27 are formed in the surface of the substrate 21 by impurity ion implantation using the conductive sidewall 25 and the floating gate 23 as a mask. And the BN oxide film 28 are formed at the same time.

이때, 상기 도전성 측벽(25)이 형성된 부위의 기판 표면내에 형성된 제 1 불순물 영역(26)이 소오스가 되고, 제 2 불순물 영역(27)은 드레인이 된다.At this time, the first impurity region 26 formed in the substrate surface of the portion where the conductive sidewall 25 is formed becomes a source, and the second impurity region 27 becomes a drain.

이때, 상기 도전성 측벽(25)의 표면에도 산화막(25a)이 성장된다.At this time, the oxide film 25a is also grown on the surface of the conductive sidewall 25.

이후, 도 3d에 도시한 바와 같이, 산화막(25a)이 형성된 도전성 측벽(25)을 포함한 제 1 절연층(24)상에 ONO(Oxide-Nitride-Oxide)층(29)을 형성한다.After that, as shown in FIG. 3D, an oxide-nitride-oxide (ONO) layer 29 is formed on the first insulating layer 24 including the conductive sidewall 25 on which the oxide film 25a is formed.

그리고, ONO층(29)상에 컨트롤 게이트(30)를 형성하면 본 발명 비휘발성 메모리 소자 제조공정이 완료된다.When the control gate 30 is formed on the ONO layer 29, the process of manufacturing the nonvolatile memory device of the present invention is completed.

이와 같은 본 발명 비휘발성 메모리 소자의 동작을 설명하면 다음과 같다.The operation of the nonvolatile memory device of the present invention as described above is as follows.

본 발명의 비휘발성 메모리 소자는 도전성 측벽(25)에 의해 프로그램 효율을 증가시킬 수가 있다.The nonvolatile memory device of the present invention can increase the program efficiency by the conductive sidewall 25.

소오스에서 채널로 주입된 전자는 드레인으로 이동하면서 다결정 실리콘인 도전성 측벽(25)과 플로팅 게이트(23) 사이의 영역에서 열전자를 발생시킨다. 즉, 메모리 소자의 소오스 부근에서 열전자를 발생시키게 된다.Electrons injected into the channel at the source move to the drain and generate hot electrons in the region between the conductive sidewall 25 and the floating gate 23 which are polycrystalline silicon. That is, hot electrons are generated in the vicinity of the source of the memory device.

이때 발생된 열전자는 드레인까지 이동하면서 컨트롤 게이트(30)에서 플로팅 게이트(23)로 유기된 전압에 의해 플로팅 게이트로(23)로 주입된다.At this time, the generated hot electrons are injected to the floating gate 23 by the voltage induced from the control gate 30 to the floating gate 23 while moving to the drain.

종래 기술에서는 드레인에서 열전자가 발생하여 플로팅 게이트로 주입되는 것에 비해 소오스에서 열전자가 발생하고 이 열전자가 드레인으로 이동하는 도중에 플로팅 게이트(23)로 주입되므로 플로팅 게이트(23)로 열전자가 주입되는 효율이 증가하게 된다.In the prior art, since hot electrons are generated in the drain and injected into the floating gate, hot electrons are generated in the source and injected into the floating gate 23 while the hot electrons are moved to the drain, so that hot electrons are injected into the floating gate 23. Will increase.

이를 보다 상세하게 설명하면, 플로팅 게이트(23)와 도전성 측벽(25)이 중첩되는 면적이 서로 다르기 때문에 프로그램시 컨트롤 게이트(30)에 인가된 고전압은 플로팅 게이트(23)와 도전성 측벽(25)에 각각 나뉘어 분배된다.In more detail, since the areas where the floating gate 23 and the conductive sidewall 25 overlap each other are different, a high voltage applied to the control gate 30 during programming is applied to the floating gate 23 and the conductive sidewall 25. Each is divided and distributed.

이때, 나뉘어지는 전압의 비율은 각각 플로팅 게이트와 도전성 측벽(25)이 컨트롤 게이트(30)와 어느정도 중첩되느냐에 따라 결정된다. 즉, 중첩되는 면적의 비에 비례한다.In this case, the ratio of the divided voltages is determined by how much the floating gate and the conductive sidewall 25 overlap with the control gate 30, respectively. That is, it is proportional to the ratio of the overlapping areas.

다시 말해서, 플로팅 게이트와 도전성 측벽(25)에 유기되는 전압은 상기 플로팅 게이트(23)와 도전성 측벽(25)이 컨트롤 게이트(30)와 중첩되는 정도에 의해 결정되는데, 중첩되는 면적이 클수록 유기되는 전압이 높다. In other words, the voltage induced in the floating gate and the conductive sidewall 25 is determined by the degree of overlapping of the floating gate 23 and the conductive sidewall 25 with the control gate 30. The voltage is high.

따라서, 도전성 측벽(25)은 플로팅 게이트(23)에 비해 낮은 전압이 유기된다.Thus, the conductive sidewall 25 is induced at a lower voltage than the floating gate 23.

여기서, 프로그램시 채널부근의 수평 전계는 도전성 측벽(25)과 플로팅 게이트(23)의 경계면에서 가장 높게 나타난다.Here, during programming, the horizontal electric field near the channel appears highest at the interface between the conductive sidewall 25 and the floating gate 23.

수평 전계가 가장 높게 나타나는 부근에서 열전자가 발생하므로 본 발명 비휘발성 메모리 소자에 따르면 소오스에서 열전자가 발생하는 것을 알 수 있다.Since hot electrons are generated near the highest horizontal electric field, it can be seen that hot electrons are generated in the source according to the nonvolatile memory device of the present invention.

이상에서 상술한 바와 같이, 본 발명 비휘발성 메모리 소자 및 그 제조방법은 다음과 같은 효과가 있다.As described above, the nonvolatile memory device of the present invention and the manufacturing method thereof have the following effects.

소오스에 상응하는 플로팅 게이트의 측면에 도전성 측벽을 형성하는 것에 의해 소오스 영역 부근에서 열전자를 발생시켜 열전자가 드레인 영역으로 이동하는 도중에 플로팅 게이트로 주입되도록 함으로써, 플로팅 게이트로의 열전자 주입효율을 증가시켜 결국 프로그램 효율을 증가시킬 수 있다.By forming a conductive sidewall on the side of the floating gate corresponding to the source, hot electrons are generated in the vicinity of the source region to be injected into the floating gate while the hot electrons are moved to the drain region, thereby increasing the hot electron injection efficiency into the floating gate and eventually Program efficiency can be increased.

Claims (6)

반도체 기판,Semiconductor substrate, 상기 기판상에 형성된 게이트 절연막,A gate insulating film formed on the substrate, 상기 게이트 절연막상에 형성된 플로팅 게이트,A floating gate formed on the gate insulating film, 상기 플로팅 게이트 일측에 형성되며 상기 플로팅 게이트와 절연막을 사이에 두고 형성된 도전성 측벽,A conductive sidewall formed on one side of the floating gate and formed with the floating gate and an insulating layer interposed therebetween, 상기 도전성 측벽 및 플로팅 게이트를 포함한 기판 전면에 형성된 ONO층,An ONO layer formed on an entire surface of the substrate including the conductive sidewalls and the floating gate; 상기 ONO층상에 형성된 컨트롤 게이트,A control gate formed on the ONO layer, 상기 도전성 측벽 일측의 상기 기판 표면내에 형성된 소오스 영역,A source region formed in the surface of the substrate on one side of the conductive sidewall, 상기 소오스 영역에 대향하는 상기 기판 표면내에 형성된 드레인 영역을 포함하여 구성되는 것을 특징으로 하는 비휘발성 메모리 소자.And a drain region formed in said substrate surface opposite said source region. 제 1 항에 있어서, 상기 플로팅 게이트, 컨트롤 게이트 및 상기 도전성 측벽의 물질은 다결정 실리콘인 것을 특징으로 하는 비휘발성 메모리 소자.The nonvolatile memory device of claim 1, wherein the material of the floating gate, the control gate, and the conductive sidewall is polycrystalline silicon. 제 1 항에 있어서, 상기 플로팅 게이트와 컨트롤 게이트와의 접합면적은 상기 도전성 측벽과 컨트롤 게이트와의 접합면적보다 더 큰 것을 특징으로 하는 비휘발성 강유전체 메모리 소자.The nonvolatile ferroelectric memory device of claim 1, wherein a junction area between the floating gate and the control gate is larger than a junction area between the conductive sidewall and the control gate. 반도체 기판상에 게이트 절연막을 형성하는 공정과,Forming a gate insulating film on the semiconductor substrate; 상기 게이트 절연막상에 플로팅 게이트를 형성하는 공정과,Forming a floating gate on the gate insulating film; 상기 플로팅 게이트의 일측에 상기 플로팅 게이트와 절연되도록 도전성 측벽을 형성하는 공정과,Forming a conductive sidewall on one side of the floating gate to be insulated from the floating gate; 상기 도전성 측벽이 형성된 부위의 기판내에 소오스 영역을 형성하고, 상기 소오스 영역과 대향되도록 상기 플로팅 게이트 일측의 기판내에 드레인 영역을 형성하는 공정,Forming a source region in the substrate of the portion where the conductive sidewall is formed, and forming a drain region in the substrate on one side of the floating gate so as to face the source region; 상기 도전성 측벽 및 플로팅 게이트를 포함한 기판 전면에 ONO층을 형성하는 공정과,Forming an ONO layer on the entire surface of the substrate including the conductive sidewalls and the floating gate; 상기 ONO층상에 컨트롤 게이트를 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.And forming a control gate on the ONO layer. 제 4 항에 있어서, 상기 소오스 및 드레인 영역은 상기 도전성 측벽 및 플로팅 게이트를 마스크로 이용한 이온주입 공정으로 형성하는 것을 특징으로 하는 비휘발성 강유전체 메모리 소자 제조방법.The method of claim 4, wherein the source and drain regions are formed by an ion implantation process using the conductive sidewalls and the floating gates as masks. 제 4 항에 있어서, 상기 도전성 측벽을 형성하는 공정은,The process of claim 4, wherein the forming of the conductive sidewalls comprises: 상기 플로팅 게이트를 포함한 기판상에 절연막을 형성하는 공정과,Forming an insulating film on the substrate including the floating gate; 상기 절연막상에 다결정 실리콘층을 형성하는 공정과,Forming a polycrystalline silicon layer on the insulating film; 상기 소오스 영역이 될 부위에만 남도록 다결정 실리콘층을 패터닝하는 공정 과,Patterning the polycrystalline silicon layer so as to remain only in the portion to be the source region; 에치백 공정을 실시하여 상기 소오스 영역이 될 부위의 상기 플로팅 게이트 일측에 도전성 측벽을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자 제조방법.And forming a conductive sidewall on one side of the floating gate of the portion to be the source region by performing an etch back process.
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