KR100554145B1 - Method of manufacturing a transistor in a semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000002184 metal Substances 0.000 claims abstract description 54
- 229910052751 metal Inorganic materials 0.000 claims abstract description 54
- 238000000034 method Methods 0.000 claims abstract description 39
- 238000009713 electroplating Methods 0.000 claims abstract description 19
- 230000004888 barrier function Effects 0.000 claims abstract description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 17
- 238000001039 wet etching Methods 0.000 claims description 13
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 claims description 12
- ROOXNKNUYICQNP-UHFFFAOYSA-N ammonium persulfate Chemical compound [NH4+].[NH4+].[O-]S(=O)(=O)OOS([O-])(=O)=O ROOXNKNUYICQNP-UHFFFAOYSA-N 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 239000000243 solution Substances 0.000 claims description 9
- 229910001870 ammonium persulfate Inorganic materials 0.000 claims description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 239000011259 mixed solution Substances 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 4
- BDAGIHXWWSANSR-UHFFFAOYSA-N Formic acid Chemical compound OC=O BDAGIHXWWSANSR-UHFFFAOYSA-N 0.000 claims description 3
- -1 Ta 2 O 5 Inorganic materials 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 235000019253 formic acid Nutrition 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 239000000126 substance Substances 0.000 abstract description 6
- 238000007517 polishing process Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 45
- 239000012535 impurity Substances 0.000 description 5
- 239000007769 metal material Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000010297 mechanical methods and process Methods 0.000 description 1
- 230000005226 mechanical processes and functions Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
- H01L29/4958—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo with a multiple layer structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
- H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 게이트 산화막, 장벽 금속층 및 금속 시드층을 순차적으로 형성하고 그 상부에 게이트가 형성될 영역이 다마신 패턴의 형태로 정의된 포토레지스트 패턴을 형성한 후, 전기 도금법으로 다마신 패턴 내부를 전기 도금층으로 채워 금속 게이트를 형성함으로써, 공정 단계를 감소시키고 화학적 기계적 연마 공정도 생략할 수 있을 뿐만 아니라 정교한 다마신 공정을 수행하지 않아도 되기 때문에 공정의 재현성을 확보할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a transistor of a semiconductor device, wherein a gate oxide film, a barrier metal layer, and a metal seed layer are sequentially formed, and a region on which a gate is to be formed is formed on a photoresist pattern in the form of a damascene pattern. Then, by filling the damascene pattern inside with an electroplating layer to form a metal gate, the process steps can be reduced, and the chemical mechanical polishing process can be omitted, as well as a sophisticated damascene process is not required. It can be secured.
다마신, 금속 게이트, 전기 도금법Damascene, metal gate, electroplating
Description
도 1a 내지 도 1e는 본 발명의 실시예에 따른 명칭을 설명하기 위한 소자의 단면도들이다.1A to 1E are cross-sectional views of devices for describing names according to embodiments of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 게이트 절연막101
103 : 장벽 금속층 104 : 금속 시드층103: barrier metal layer 104: metal seed layer
105 : 포토레지스트 패턴 105a : 다마신 패턴105:
106 : 전기 도금층, 금속 게이트 107 : 저농도 불순물 영역106: electroplating layer, metal gate 107: low concentration impurity region
108 : 절연막 스페이서 109 : 고농도 불순물 영역108: insulating film spacer 109: high concentration impurity region
110 : 실리사이드층 110a : 합금막110:
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 게이트가 금속 물질로 이루어진 반도체 소자의 트랜지스터 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a transistor of a semiconductor device, and more particularly to a method of manufacturing a transistor of a semiconductor device whose gate is made of a metal material.
일반적으로 트랜지스터의 게이트는 폴리실리콘층으로 형성되었으나, 최근에는 소자의 전기적 특성을 향상시키기 위하여 게이트를 금속 물질로 형성하고 있다. 한편, 금속 게이트는 다마신 공정을 통해 형성되는데, 이를 구체적으로 설명하면 다음과 같다. In general, the gate of the transistor is formed of a polysilicon layer, but recently, the gate is formed of a metal material to improve the electrical characteristics of the device. Meanwhile, the metal gate is formed through a damascene process, which will be described in detail below.
먼저, 폴리실리콘층을 게이트를 형성하는 경우와 동일하게 게이트를 형성하고 가장자리의 반도체 기판에 소오스/드레인을 형성한다. 이때 형성되는 게이트는 실제 사용되는 게이트가 아니라 게이트가 형성될 영역을 정의하기 위한 희생 게이트이며, 후속 공정에서 제거된다. 이후, 전체 상부에 층간 절연막을 형성하고, 희생 게이트의 상부 표면이 노출될 때까지 화학적 기계적 연마 공정을 실시한다. 이어서, 희생 게이트를 제거한다. 이때, 희생 게이트가 제거되면서 게이트가 형성될 영역에는 다마신 패턴이 형성된다. 계속해서, 장벽 금속층을 형성하고 다마신 패턴을 금속 물질로 매립한 후, 화학적 기계적 연마 공정으로 층간 절연막 상부의 금속 물질을 제거한다. 이로써, 금속 게이트가 형성된다. First, a gate is formed in the same manner as in the case of forming a polysilicon layer, and a source / drain is formed in the edge semiconductor substrate. The gate formed at this time is not a gate actually used but a sacrificial gate for defining a region in which the gate is to be formed and is removed in a subsequent process. Thereafter, an interlayer insulating film is formed over the entire top, and a chemical mechanical polishing process is performed until the top surface of the sacrificial gate is exposed. The sacrificial gate is then removed. At this time, a damascene pattern is formed in the region where the gate is to be formed while the sacrificial gate is removed. Subsequently, the barrier metal layer is formed and the damascene pattern is embedded with the metal material, and then the metal material on the interlayer insulating film is removed by a chemical mechanical polishing process. As a result, a metal gate is formed.
상기와 같이, 금속 게이트를 포함하는 트랜지스터의 제조 공정은 화화적 기계적 공정이 두 번 이상 실시되며, 희생 게이트를 형성하고 이를 다시 제거하기 때문에 전체적이 공정 단계가 복잡하다. As described above, the manufacturing process of the transistor including the metal gate is more than two times the chemical mechanical process, and the overall process step is complicated because the sacrificial gate is formed and removed again.
이에 대하여, 본 발명이 제시하는 반도체 소자의 트랜지스터 제조 방법은 게이트 산화막, 장벽 금속층 및 금속 시드층을 순차적으로 형성하고 그 상부에 게이트가 형성될 영역이 다마신 패턴의 형태로 정의된 포토레지스트 패턴을 형성한 후, 전기 도금법으로 다마신 패턴 내부를 전기 도금층으로 채워 금속 게이트를 형성함으로써, 공정 단계를 감소시키고 화학적 기계적 연마 공정도 생략할 수 있을 뿐만 아니라 정교한 다마신 공정을 수행하지 않아도 되기 때문에 공정의 재현성을 확보할 수 있다.
In contrast, in the method of manufacturing a transistor of a semiconductor device according to the present invention, a gate oxide layer, a barrier metal layer, and a metal seed layer are sequentially formed, and a region on which a gate is to be formed is defined as a damascene pattern. After forming, by filling the damascene pattern inside with an electroplating layer to form a metal gate, the process step can be reduced, and the chemical mechanical polishing process can be omitted, as well as the sophisticated damascene process is not required. Reproducibility can be secured.
본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법은 반도체 기판 상에 게이트 절연막, 장벽 금속층 및 금속 시드층을 순차적으로 형성하는 단계와, 금속 시드층 상에 게이트가 형성될 영역이 다마신 패턴의 형태로 정의된 포토레지스트 패턴을 형성하는 단계와, 전기 도금법으로 다마신 패턴 내부에 전기 도금층을 형성하여 전기 도금층으로 이루어진 금속 게이트를 형성하는 단계와, 포토레지스트 패턴을 제거하고, 포토레지스트 패턴이 제거된 영역의 금속 시드층, 장벽 금속층 및 게이트 절연막을 순차적으로 식각하는 단계, 및 금속 게이트 가장자리의 반도체 기판에 소오스/드레인을 형성하는 단계를 포함한다. In the method of manufacturing a transistor of a semiconductor device according to an embodiment of the present invention, the step of sequentially forming a gate insulating film, a barrier metal layer and a metal seed layer on a semiconductor substrate, the region to be gated on the metal seed layer of the damascene pattern Forming a photoresist pattern defined in the form, forming an electroplating layer inside the damascene pattern by electroplating to form a metal gate made of the electroplating layer, removing the photoresist pattern, and removing the photoresist pattern Sequentially etching the metal seed layer, the barrier metal layer, and the gate insulating film in the etched region, and forming a source / drain in the semiconductor substrate at the edge of the metal gate.
상기에서, 게이트 절연막은 SiON, Ta2O5 또는 HfO2로 형성하는 것이 바람직하 며, 장벽 금속층은 Ta, TaN, WN, W, Ti, TiN막이나 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. In the above description, the gate insulating film is preferably formed of SiON, Ta 2 O 5, or HfO 2 , and the barrier metal layer is formed of a Ta, TaN, WN, W, Ti, TiN film, or at least two of them. Can be formed.
금속 시드층 또는 전기 도금층은 구리로 형성되는 것이 바람직하다. The metal seed layer or the electroplating layer is preferably formed of copper.
포토레지스트 패턴은 습식 식각 공정으로 제거되는 것이 바람직하며, 습식 식각 공정 시 이소프로필 알콜이 사용될 수 있다. The photoresist pattern is preferably removed by a wet etching process, and isopropyl alcohol may be used in the wet etching process.
금속 시드층은 과산화황산 암모늄 용액이나, 과산화황산 암모늄과 HCl의 혼합 용액이나, HNO3/H2O 용액이나 HCOOH/H2O2/H2O 용액을 사용하는 습식 식각 공정으로 제거될 수 있다. The metal seed layer may be removed by a wet etching process using an ammonium persulfate solution, a mixed solution of ammonium persulfate and HCl, or a HNO 3 / H 2 O solution or a HCOOH / H 2 O 2 / H 2 O solution. .
장벽 금속층은 HF/HNO3/DI워터의 혼합액이나 HNO3/HF/H2O의 혼합액을 사용하는 습식 식각 공정으로 제거될 수 있다.The barrier metal layer may be removed by a wet etching process using a mixture of HF / HNO 3 / DI water or a mixture of HNO 3 / HF / H 2 O.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.1A to 1E are cross-sectional views of devices for describing a method of manufacturing a transistor of a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(101) 상에 게이트 절연막(102), 장벽 금속층(103) 및 금속 시드층(104)을 순차적으로 형성한다. 그리고, 금속 시드층(104) 상부에는 게이트가 형성될 영역이 다마신 패턴(105a)의 형태로 정의된 포토레지스트 패턴(105)을 형성한다. Referring to FIG. 1A, the
여기서, 게이트 절연막(102)은 SiON, Ta2O5 또는 HfO2로 형성할 수 있다. 한편, 장벽 금속층(103)은 Ta, TaN, WN, W, Ti, TiN막이나 이들 중 적어도 두 개 이상이 적층된 구조로 형성할 수 있다. 그리고, 금속 시드층(105)은 구리로 형성하는 것이 바람직하다. The
도 1b를 참조하면, 전기 도금 공정으로 다마신 패턴(도 1a의 105a) 내부에 전기 도금층(106)을 형성한다. 금속 시드층(104)을 구리로 형성하는 경우, 전기 도금층(106)도 구리로 형성된다. 이때, 전기 도금층(106)이 포토레지스트 패턴(105)의 높이만큼 형성되도록 전기 도금 공정의 공정 조건을 조절하는 것이 바람직하다. Referring to FIG. 1B, an
이로써, 금속 게이트(106)가 형성된다. As a result, the
도 1c를 참조하면, 포토레지스트 패턴(도 1b의 105)을 제거한다. 일반적으로 포토레지스트 패턴은 산소 플라즈마를 사용한 건식 식각 공정으로 제거되지만 금속 게이트(106)의 표면이 산화될 수 있으므로, 습식 식각으로 포토레지스트 패턴(도 1b의 105)을 제거하는 것이 바람직하며, 습식 식각 시 이소프로필 알콜(Isopropyl alcohol; IPA)이 사용될 수 있다. Referring to FIG. 1C, the
이후, 포토레지스트 패턴(도 1b의 105)이 제거된 영역의 금속 시드층(104), 장벽 금속층(103) 및 게이트 절연막(102)을 순차적으로 제거한다. Thereafter, the
금속 시드층(104)은 습식 식각 공정으로 제거할 수 있으며, 습식 식각 공정 시 과산화황산 암모늄(Ammonium persulfate; (NH4)2S2O8)) 용액이나, 과산화황산 암모늄과 HCl의 혼합 용액이나, HNO3/H2O 용액이나 HCOOH/H2O2/H
2O 용액을 사용할 수 있다. 한편, 장벽 금속층(103)은 습식 식각 공정으로 제거할 수 있으며, 습식 식각 공정 시 HF/HNO3/DI워터의 혼합액이나 HNO3/HF/H2O의 혼합액을 사용할 수 있다. The
도 1d를 참조하면, 금속 게이트(106) 가장자리의 반도체 기판(101)에 소오스/드레인을 형성하기 위한 저농도 불순물 영역(107)을 형성한다. 이어서, 금속 게이트(106)의 측벽에 절연막 스페이서(108)를 형성한다. Referring to FIG. 1D, a low
도 1e를 참조하면, 절연막 스페이서(108) 가장자리의 반도체 기판(101)에 소오스/드레인을 형성하기 위한 고농도 불순물 영역(109)을 형성한다. 이후, 고농도 불순물 영역(109) 상에 실리사이드층(110)을 형성한다. 한편, 실리사이드층(110)을 형성하는 과정에서 금속 게이트(106) 상부에는 합금막(110a)이 형성된다. Referring to FIG. 1E, a highly doped
이로써, 트랜지스터가 제조된다. In this way, a transistor is manufactured.
상술한 바와 같이, 본 발명은 게이트 산화막, 장벽 금속층 및 금속 시드층을 순차적으로 형성하고 그 상부에 게이트가 형성될 영역이 다마신 패턴의 형태로 정의된 포토레지스트 패턴을 형성한 후, 전기 도금법으로 다마신 패턴 내부를 전기 도금층으로 채워 금속 게이트를 형성함으로써, 공정 단계를 감소시키고 화학적 기계적 연마 공정도 생략할 수 있을 뿐만 아니라 정교한 다마신 공정을 수행하지 않아도 되기 때문에 공정의 재현성을 확보할 수 있다. As described above, the present invention is formed by sequentially forming a gate oxide film, a barrier metal layer, and a metal seed layer, and forming a photoresist pattern in which a region on which a gate is to be formed is defined in the form of a damascene pattern, followed by electroplating. By filling the damascene pattern with an electroplating layer to form a metal gate, the process steps can be reduced, chemical mechanical polishing can be omitted, and the process can be reproducible because the process does not have to perform a sophisticated damascene process.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020030097640A KR100554145B1 (en) | 2003-12-26 | 2003-12-26 | Method of manufacturing a transistor in a semiconductor device |
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| Publication Number | Publication Date |
|---|---|
| KR20050066364A KR20050066364A (en) | 2005-06-30 |
| KR100554145B1 true KR100554145B1 (en) | 2006-02-20 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030097640A KR100554145B1 (en) | 2003-12-26 | 2003-12-26 | Method of manufacturing a transistor in a semiconductor device |
Country Status (1)
| Country | Link |
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| KR (1) | KR100554145B1 (en) |
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| KR20050066364A (en) | 2005-06-30 |
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