KR100551942B1 - Semiconductor device using Silicon-On-Insulator substrate and method for manufacturing the same - Google Patents
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Abstract
본 발명은 (110) 면방향을 갖는 SOI (Silicon-On-Insulator) 기판을 이용한 초미세 반도체 소자 및 그 제조 방법에 관한 것이다. 실리콘 기판, 매몰 산화층 및 실리콘층이 적층된 구조의 기판을 준비하는 단계와, 소스 및 드레인이 형성될 영역의 상기 실리콘층에 불순물 이온을 주입하는 단계와, 채널이 형성될 영역의 상기 실리콘층을 소정 깊이 식각하여 도랑을 형성하는 단계와, 상기 도랑의 양측벽에 불순물 이온이 도핑된 산화막 측벽을 형성하는 단계와, 상기 실리콘층에 주입된 이온과 상기 산화막 측벽에 도핑된 이온의 내부 확산에 의해 상기 도랑 양측부의 상기 실리콘층에 소스 및 드레인 영역이 형성되는 동시에 상기 산화막 측벽 하부의 상기 실리콘층에 소스 및 드레인 확장영역이 형성되도록 열처리하는 단계와, 전체 상부면에 게이트 절연막을 형성한 후 채널영역의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.The present invention relates to an ultrafine semiconductor device using a silicon-on-insulator (SOI) substrate having a (110) plane direction and a method of manufacturing the same. Preparing a substrate having a structure in which a silicon substrate, an buried oxide layer, and a silicon layer are stacked; implanting impurity ions into the silicon layer in a region where a source and a drain are to be formed; Etching a predetermined depth to form a trench, forming an oxide sidewall doped with impurity ions on both side walls of the trench, and internal diffusion of ions implanted into the silicon layer and ions doped into the oxide sidewall Source and drain regions are formed on the silicon layers at both sides of the trench, and a heat treatment is performed such that source and drain extension regions are formed on the silicon layer under the sidewalls of the oxide layer; Forming a gate electrode on said gate insulating film.
MOSFET, (011), SOI, 이온주입, 고체상확산, 고유전율 절연막, 금속 게이트 MOSFET, SOI, ion implantation, solid phase diffusion, high dielectric constant insulating film, metal gate
Description
도 1 내지 도 14는 본 발명에 따른 SOI 기판을 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도.1 to 14 are cross-sectional views illustrating a method of manufacturing a semiconductor device using an SOI substrate according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10: 실리콘 기판 20: 매몰 산화층10
30: 실리콘층 31: 이온 주입된 실리콘층30: silicon layer 31: ion implanted silicon layer
33: 소스/드레인 영역 34: 소스/드레인 확장영역33: source / drain area 34: source / drain area
35: 도랑 40: 마스크 패턴35: groove 40: mask pattern
50: 실리콘 산화막 51: 산화막 측벽50: silicon oxide film 51: oxide film sidewall
60: 게이트 절연막 70: 도전층60: gate insulating film 70: conductive layer
71: 게이트 전극 80: 층간 절연막71: gate electrode 80: interlayer insulating film
81: 콘택홀 90: 전극 및 배선81: contact hole 90: electrode and wiring
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 (110) 면방향을 갖는 SOI 기판을 이용하여 초미세 반도체 소자 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to an ultrafine semiconductor device and a method of manufacturing the same, using an SOI substrate having a (110) plane direction.
반도체 소자의 제조 기술이 발달됨에 따라 고집적화를 위한 소자의 크기 감소와 저전력으로 초고속의 동작을 이루기 위한 기술 개발이 활발히 진행되고 있다. 특히, 현재 사용되는 실리콘 반도체 소자의 대부분을 차지하고 있는 금속/절연막/반도체 전계효과 트랜지스터(MOSFET)의 경우 채널 길이의 단축, 소스 및 드레인 접합 깊이의 감소, 그리고 게이트 절연막의 두께 감소가 필수적으로 요구되고 있으며, 동일 크기의 소자에서 구동전류는 증가시키면서 누설전류를 감소시킬 수 있는 고성능의 소자 연구가 진행되고 있다.With the development of semiconductor device manufacturing technology, technology development for achieving ultra-high speed operation at low power and reducing the size of devices for high integration has been actively conducted. In particular, in the case of metal / insulating film / semiconductor field effect transistor (MOSFET), which occupies most of the silicon semiconductor devices currently used, shortening of channel length, decreasing source and drain junction depth, and reducing the thickness of the gate insulating film are essential. In addition, research on high-performance devices capable of reducing leakage current while increasing driving current in devices of the same size is being conducted.
고성능의 초미세 소자를 기존의 공정으로 제작하면 많은 제약이 따른다. 채널 길이가 나노미터 급인 초미세 소자를 기존의 평면 구조로 제작하려면 전자선 직접 묘화 방법, EUV 노광 방법, 또는 X선 노광 방법 등의 초미세 패턴 형성 기술을 이용해야 하는데, 이 경우 소자의 제조 비용이 상승하고 대량 생산이 어려워진다. 또한, 단결정 실리콘 기판에 이온주입을 이용하여 소스 및 드레인 확장영역을 형성하면 접합 깊이를 매우 얕게 만들기 어려울 뿐만 아니라, 이온주입에 따른 기판에서의 결함 발생으로 인해 소자의 특성이 열화되며, 도핑 농도의 증가에 따라 접합 용량이 증가한다. 따라서 접합 깊이를 얕게 하고 결함 발생을 방지하기 위해서는 고가의 장비를 사용해야 한다. The manufacture of high-performance ultrafine devices in a conventional process has many limitations. In order to fabricate an ultrafine device having a channel length of nanometer in a conventional planar structure, an ultrafine pattern forming technology such as an electron beam direct writing method, an EUV exposure method, or an X-ray exposure method should be used. Rise and mass production becomes difficult. In addition, the formation of source and drain extension regions using ion implantation in a single crystal silicon substrate is difficult to make the junction depth very shallow, and deterioration of device characteristics due to defects in the substrate due to ion implantation, As it increases, the junction capacity increases. Therefore, expensive equipment must be used to reduce the depth of the joint and prevent the occurrence of defects.
종래에는 게이트 절연막을 먼저 형성한 후 소스/드레인을 형성하기 때문에 활성화를 위한 후속 열처리 공정시 많은 제약이 따른다. 그래서 하나의 대안으로 대체 게이트(replacement gate) 구조가 제안되었으나, 제조 공정이 매우 복잡하고 게이트와 소스/드레인의 자기정렬(self-align)에 어려움이 있다. Conventionally, since the gate insulating film is first formed and then the source / drain is formed, many constraints are applied in the subsequent heat treatment process for activation. So, as an alternative, a replacement gate structure has been proposed, but the manufacturing process is very complicated and there is a difficulty in self-aligning the gate and the source / drain.
소자의 크기가 감소되면 게이트 산화막의 두께 감소 및 단채널 효과로 인한 문제가 발생된다. 게이트 산화막의 두께가 감소되면 게이트 산화막을 통한 누설전류가 큰 문제점으로 대두된다. 그러므로 이런 문제점을 해결하기 위해서는 고유전 물질로 게이트 절연막을 형성해야 한다. 또한, 단채널 효과로 인한 문제를 개선하기 위해서는 실리콘 채널의 두께는 얇게 하는 반면, 소스/드레인의 저항은 낮게 해야 하는데, 이에 따른 실리콘의 두께 조절이 어려운 문제점이 있다. 따라서 이와 같은 문제점들을 해결하고 고집적 및 고성능의 집적회로를 구현할 수 있는 새로운 초미세 반도체 소자의 제조 기술이 필요하다. When the size of the device is reduced, problems due to the reduction of the thickness of the gate oxide layer and the short channel effect occur. When the thickness of the gate oxide film is reduced, a leakage current through the gate oxide film becomes a big problem. Therefore, in order to solve this problem, a gate insulating film must be formed of a high dielectric material. In addition, in order to improve the problems caused by the short channel effect, the thickness of the silicon channel should be reduced while the source / drain resistance should be low, thereby making it difficult to control the thickness of the silicon. Therefore, there is a need for a new ultra-fine semiconductor device manufacturing technology that can solve these problems and implement a highly integrated and high-performance integrated circuit.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 높은 신뢰성과 고집적도를 가질 수 있는 초미세 반도체 소자 및 그 제조 방법을 제공하는 데 있다.An object of the present invention is to solve the above problems of the prior art, to provide an ultra-fine semiconductor device and a method of manufacturing the same that can have a high reliability and high integration.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 실리콘 기판, 매몰 산화층 및 실리콘층이 적층된 구조로 이루어지며, 채널영역의 상기 실리콘층에 소정 깊이의 도랑이 형성된 기판과, 상기 도랑 양측의 상기 실리콘층에 형성된 소스 및 드레인 영역과, 상기 도랑의 양측벽에 형성된 산화막 측벽과, 상기 산화막 측벽 하부의 상기 실리콘층에 형성된 소스 및 드레인 확장영역과, 상기 채널영역의 상기 실리콘층 상부에 형성되며, 게이트 절연막에 의해 전기적으로 분리되는 게이트 전극을 포함하는 것을 특징으로 한다.The semiconductor device according to the present invention for achieving the above object is made of a structure in which a silicon substrate, a buried oxide layer and a silicon layer are laminated, a substrate having a groove having a predetermined depth in the silicon layer of the channel region, and the two sides of the groove Source and drain regions formed on the silicon layer, oxide sidewalls formed on both side walls of the trench, source and drain extension regions formed on the silicon layer below the oxide sidewalls, and on the silicon layer above the channel region, And a gate electrode electrically separated by the gate insulating film.
또한, 상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 실리콘 기판, 매몰 산화층 및 실리콘층이 적층된 구조의 기판을 준비하는 단계와, 소스 및 드레인이 형성될 영역의 상기 실리콘층에 불순물 이온을 주입하는 단계와, 채널이 형성될 영역의 상기 실리콘층을 소정 깊이 식각하여 도랑을 형성하는 단계와, 상기 도랑의 양측벽에 불순물 이온이 도핑된 산화막 측벽을 형성하는 단계와, 상기 실리콘층에 주입된 이온과 상기 산화막 측벽에 도핑된 이온의 내부 확산에 의해 상기 도랑 양측부의 상기 실리콘층에 소스 및 드레인 영역이 형성되는 동시에 상기 산화막 측벽 하부의 상기 실리콘층에 소스 및 드레인 확장영역이 형성되도록 열처리하는 단계와, 전체 상부면에 게이트 절연막을 형성한 후 채널영역의 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method for manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of preparing a substrate having a structure in which a silicon substrate, a buried oxide layer and a silicon layer is laminated, and the silicon layer in the region where the source and drain will be formed Implanting impurity ions into the trench, etching the silicon layer in a region where a channel is to be formed to a predetermined depth, forming a trench, and forming an oxide film sidewall doped with impurity ions on both sidewalls of the trench; Source and drain regions are formed in the silicon layers on both sides of the trench by internal diffusion of ions implanted into the silicon layer and ions doped in the oxide sidewalls, and source and drain extension regions are formed in the silicon layer under the oxide sidewalls. Heat-treating it to be formed, and forming a gate insulating film on the entire upper surface thereof, and then forming the gate insulating film in the channel region. Characterized in that it comprises a step of forming a gate electrode.
상기 실리콘층은 (110) 면방향을 갖으며, 이온주입 또는 플라즈마 도핑 방법으로 불순물 이온이 주입된 것을 특징으로 한다.The silicon layer has a (110) plane direction and is characterized in that impurity ions are implanted by ion implantation or plasma doping.
상기 도랑을 형성하기 위한 식각공정은 TMAH 용액을 이용한 습식방법으로 실시되는 것을 특징으로 한다.The etching process for forming the trench is characterized in that it is carried out by a wet method using a TMAH solution.
상기 실리콘층과 산화막 측벽에 도핑된 불순물 이온을 내부확산시키기 위해 급속 열처리를 실시하는 것을 특징으로 한다.Rapid heat treatment is performed to internally diffuse the impurity ions doped into the silicon layer and the oxide film sidewalls.
상기 게이트 절연막은 저온에서 열산화된 실리콘 산화막, 오존 산화막, CVD 방법으로 증착된 실리콘 질화막 또는 산화막, 또는고유전막인 것을 특징으로 한다.The gate insulating film may be a silicon oxide film, an ozone oxide film, a silicon nitride film or an oxide film deposited by a CVD method, or a high dielectric film thermally oxidized at a low temperature.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 14는 본 발명에 따른 SOI 기판을 이용한 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.1 to 14 are cross-sectional views illustrating a method of manufacturing a semiconductor device using an SOI substrate according to the present invention.
도 1을 참조하면, 단결정 실리콘 기판(10), 매몰 산화층(20), 그리고 (110) 면방향을 갖는 단결정 실리콘층(30)이 적층된 구조의 SOI 기판을 준비한다.Referring to FIG. 1, a SOI substrate having a structure in which a single
도 2를 참조하면, 상기 SOI 기판의 단결정 실리콘층(30) 상에 감광막을 형성한 후 리소그래피 공정으로 패터닝하여 채널이 형성될 부분에 마스크 패턴(40)를 형성한다.Referring to FIG. 2, a photoresist film is formed on a single
도 3을 참조하면, 이온주입(Ion Implantation) 또는 플라즈마 도핑(Plasma Doping) 방법으로 노출된 부분의 상기 단결정 실리콘층(30)에 고농도의 인(Phosphorus)과 같은 불순물 이온을 도핑시킨다. 이온주입 과정에서 에너지를 가진 이온들이 실리콘(Si)과 충돌하여 불순물 이온주입된 부분의 실리콘층(31)은 부분적으로 비정질 상태로 변화된다. 불순물의 농도와 주입(분포) 깊이는 이온주입시의 가속 에너지와 도즈(Dose)량으로 조절한다. Referring to FIG. 3, a high concentration of impurity ions, such as phosphorous, is doped into the single
도 4를 참조하면, 상기 마스크 패턴(40)을 제거한다. Referring to FIG. 4, the
도 5를 참조하면, TMAH(Tetramethylammonium hydroxide) 용액을 이용한 식각 공정으로 채널이 형성될 부분의 상기 단결정 실리콘층(30)을 선택적으로 소정 깊이 식각한다. TMAH 용액은 (111) 면방향의 실리콘에 비하여 (100) 면방향과 (110) 면방향의 실리콘을 훨씬 빠른 속도로 식각하기 때문에 (110) 면방향의 실리콘층(30) 이 수직 방향으로 비등방성 식각된다. 상기 실리콘층(31)에는 적정 도즈량 이상의 이온주입에 의해 결정성이 손상되어 열처리하기 전에는 높은 저항을 가진다. 그러므로 TMAH 용액과의 전기화학적 반응속도가 느리고 이온주입에 의하여 부분적으로 비정질 상태가 되었기 때문에 식각 반응이 느리게 일어난다. 상기 실리콘층(31)은 TMAH 용액에 식각되지 않으므로 마스크 역할을 하게 되고, 채널이 형성될 부분의 실리콘층(30)만 수직 방향으로 비등방성 식각되어 도랑(Trench; 35)이 형성된다. 이 때 단채널 효과에 의한 MOSFET의 특성 열화가 일어나지 않는 범위 내에서 실리콘의 식각 두께를 조절하여 채널이 형성될 실리콘층의 두께를 얇게 만들 수 있다.Referring to FIG. 5, the single
도 6을 참조하면, 상기 도랑(35)을 포함하는 전체 상부면에 비소(Arsenic)와 같은 불순물 이온이 도핑된 실리콘 산화막(50)을 증착한다. 이 때 실리콘 산화막(50)의 두께는 소자의 동작 특성과 후속 공정에서 형성될 산화막 측벽(51)의 두께를 고려하여 증착하여야 한다.Referring to FIG. 6, a
도 7을 참조하면, 상기 실리콘 산화막(50)을 건식식각하여 상기 도랑(35)의 측벽에 산화막 측벽(51)을 형성한다. 이 때 소자의 동작 특성을 고려하여 식각량을 결정하여야 하며, 산화막과 실리콘의 식각 선택비가 높고 비등방성 식각이 가능한 건식식각 방법을 이용한다. 상기 건식식각에는 CF4, CHF3, H2 등의 가스를 이용할 수 있다.Referring to FIG. 7, the
도 8을 참조하면, 상기 실리콘층(31)에 주입된 이온과 상기 산화막 측벽(51)에 도핑된 이온이 내부 확산되어 상기 도랑(35) 양측부의 단결정 실리콘층(30)에는 깊은 소스/드레인 영역(33)이 형성되는 동시에 상기 산화막 측벽(51) 하부의 단결정 실리콘층(30)에는 얕은 소스/드레인 확장영역(34)이 형성되도록 급속 열처리를 실시한다. 상기 실리콘층(30)의 두께만큼 소스/드레인 영역(33)이 깊게 형성됨에 따라 단채널 효과를 개선할 수 있으며, 소스/드레인의 저항이 감소된다.Referring to FIG. 8, ions implanted into the
도 9를 참조하면, 전체 상부면에 게이트 절연막(60)을 형성한다. 상기 게이트 절연막(60)으로는 저온에서 열산화된 실리콘 산화막, 오존 산화막, CVD 방법으로 증착된 실리콘 질화막 또는 산화막, 고유전막(high-k dielectrics) 등과 같은 모든 절연 물질을 사용할 수 있다.Referring to FIG. 9, the
도 10을 참조하면, 상기 게이트 절연막(60) 상에 도전층(70)을 형성한다. 상기 도전층(70)으로는 전도성의 다결정 실리콘 또는 금속 물질을 사용할 수 있다.Referring to FIG. 10, a
도 11을 참조하면, 상기 도전층(70)을 패터닝하여 상기 채널영역 상부의 상기 게이트 절연막(60) 상에 게이트 전극(71)을 형성한다. Referring to FIG. 11, the
도 12를 참조하면, 상부에 형성될 기타 반도체 소자 또는 배선 간의 전기적 절연을 위해 상기 게이트 전극(71)을 포함하는 전체 상부면에 층간 절연막(80)을 형성한다.Referring to FIG. 12, an
도 13을 참조하면, 리소그래피 공정으로 상기 층간 절연막(80)과 게이트 절연막(61)을 패터닝하여 상기 소스/드레인 영역(33)과 상기 게이트 전극(71)의 소정 부분이 노출되도록 콘택홀(81)을 형성한다.Referring to FIG. 13, the
도 14를 참조하면, 상기 콘택홀(81)이 매립되도록 전체 상부면에 도전물을 증착한 후 패터닝하여 전극 및 배선(90)을 형성하면 초미세 채널을 가지는 SOI MOSFET 소자가 완성된다.Referring to FIG. 14, when the conductive material is deposited on the entire upper surface of the
상술한 바와 같이 본 발명은 (110) 면방향의 실리콘층을 갖는 SOI 기판과 TMAH 습식식각을 이용하여 채널이 형성될 부분의 실리콘층에 선택적으로 도랑을 형성한다. 건식식각으로 도랑을 형성하면 표면이 거칠고 실리콘 격자가 손상을 입어 게이트 산화막과의 계면 특성이 악화되지만, 본 발명은 습식식각을 이용하므로 실리콘의 계면 상태를 양호하게 유지할 수 있으며, 식각 두께를 조절하여 초미세 MOSFET 소자에서 필요한 얇은 실리콘 채널을 확보할 수 있다. As described above, the present invention selectively trenches the silicon layer in the portion where the channel is to be formed by using the SOI substrate having the silicon layer in the (110) plane direction and TMAH wet etching. When the trench is formed by dry etching, the surface is rough and the silicon lattice is damaged, thereby deteriorating the interface characteristics with the gate oxide layer. However, the present invention uses wet etching, so that the interface state of silicon can be maintained well, and the etching thickness is controlled. The thin silicon channel required for ultrafine MOSFET devices can be obtained.
또한, 본 발명은 이온이 도핑된 실리콘층과 산화막 측벽으로부터 불순물 이온이 내부 확산되도록 하여 깊은 소스/드레인 영역과 얕은 소스/드레인 확장영역이 형성되도록 한다. 따라서 ultra-shallow junction과 deep contact junction을 동시에 만족시키며 소스/드레인 저항을 효과적으로 감소시킬 수 있으며, 고체 상태의 확산 방법으로 소스/드레인 확장영역을 형성하므로써 기판에 결정결함이 발생되지 않고 접합 누설전류가 감소되어 저전력 소자를 구현할 수 있다. In addition, the present invention allows the impurity ions to diffuse in from the sidewalls of the silicon layer and the oxide layer doped with ions to form deep source / drain regions and shallow source / drain extension regions. Therefore, ultra-shallow junction and deep contact junction can be satisfied at the same time and source / drain resistance can be effectively reduced. Formation of source / drain extension region by solid diffusion method does not cause crystal defects on the substrate and junction leakage current It can be reduced to implement a low power device.
그리고 본 발명은 소스/드레인 접합을 형성한 후 게이트 전극을 형성함으로써 후속 열처리 온도를 낮출 수 있으므로 채널에서의 불순물 농도 변화가 최소화되어 문턱전압의 변동이 감소되며, 고유전 상수를 가지는 게이트 절연막 및 다결정 실리콘 또는 금속 게이트 전극의 형성이 용이하여 저전력 및 고속동작이 가능한 고성능, 고집적의 극소 채널을 가지는 전계효과 트랜지스터의 구현이 가능해진다.
In the present invention, since the subsequent heat treatment temperature can be lowered by forming the gate electrode after forming the source / drain junction, the change of the impurity concentration in the channel is minimized, the variation of the threshold voltage is reduced, and the gate insulating film and the polycrystal having high dielectric constant The formation of silicon or metal gate electrodes facilitates the implementation of field effect transistors having high performance, high integration and microchannels capable of low power and high speed operation.
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