KR100549938B1 - Internal voltage converter of a semiconductor memory device - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 내부 전압 변환회로를 공개한다. 그 회로는 외부 전원전압과 접지전압사이에 연결되고 기준전압과 입력전압의 차를 증폭하여 출력신호 발생하기 위한 차동 증폭기, 레벨 쉬프트된 기준전압과 접지전압사이에 연결되어 상기 레벨 쉬프트된 기준전압을 분배하여 상기 입력전압을 발생하기 위한 전압 분배수단, 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압사이에 연결되고 상기 차동 증폭기의 출력신호에 응답하여 일정한 레벨의 전압을 발생하기 위한 제1레벨 쉬프트된 기준전압 발생수단, 및 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압의 전압 차가 소정 레벨이상이 되면 온도 변화에 무관하고 상기 외부 전원전압의 증가에 따라 증가하는 상기 레벨 쉬프트된 기준전압을 발생하기 위한 제2레벨 쉬프트된 기준전압 발생수단으로 구성되어 있다. 따라서, 반도체 메모리 장치의 번-인 테스트시에 온도의 증가에 따라 내부 전압이 계속적으로 증가하지 않게 됨으로써 파워 버스트를 방지할 수 있다.The present invention discloses an internal voltage conversion circuit of a semiconductor memory device. The circuit is connected between an external power supply voltage and a ground voltage, and a differential amplifier for generating an output signal by amplifying a difference between a reference voltage and an input voltage, and connected between a level shifted reference voltage and a ground voltage to obtain the level shifted reference voltage. A voltage distribution means for dividing to generate the input voltage, a first level shifted between the external power supply voltage and the level shifted reference voltage and for generating a constant level voltage in response to an output signal of the differential amplifier A reference voltage generating means, and when the voltage difference between the external power supply voltage and the level shifted reference voltage is greater than or equal to a predetermined level, for generating the level shifted reference voltage that increases with an increase in the external power supply voltage regardless of temperature change. And a second level shifted reference voltage generating means. Therefore, during the burn-in test of the semiconductor memory device, the internal voltage does not continuously increase with increasing temperature, thereby preventing power burst.

Description

반도체 메모리 장치의 내부 전압 변환회로{Internal voltage converter of a semiconductor memory device}Internal voltage converter of a semiconductor memory device

도1은 종래의 반도체 메모리 장치의 내부 전압 변환회로의 블록도이다.1 is a block diagram of an internal voltage conversion circuit of a conventional semiconductor memory device.

도2는 도1에 나타낸 회로의 외부 전원전압(VEXT)에 대한 전압(SREF)의 변화를 나타내는 그래프이다.FIG. 2 is a graph showing the change of the voltage SREF with respect to the external power supply voltage VEXT of the circuit shown in FIG.

도3은 종래의 일실시예의 반도체 메모리 장치의 내부 전압 변환회로의 블록도이다.3 is a block diagram of an internal voltage conversion circuit of a semiconductor memory device of a conventional embodiment.

도4는 도3에 나타낸 회로의 외부 전원전압(VEXT)에 대한 전압(SREF)의 변화를 나타내는 그래프이다.FIG. 4 is a graph showing the change of the voltage SREF with respect to the external power supply voltage VEXT of the circuit shown in FIG.

도5는 종래의 다른 실시예의 반도체 메모리 장치의 내부 전압 변환회로의 블록도이다.Fig. 5 is a block diagram of an internal voltage conversion circuit of a semiconductor memory device of another conventional embodiment.

도6은 도5에 나타낸 회로의 외부 전원전압(VEXT)에 대한 전압(SREF)의 변화를 나타내는 그래프이다.FIG. 6 is a graph showing the change of the voltage SREF with respect to the external power supply voltage VEXT of the circuit shown in FIG.

도7은 본 발명의 반도체 메모리 장치의 내부 전압 변환회로의 블록도이다.7 is a block diagram of an internal voltage conversion circuit of the semiconductor memory device of the present invention.

도8은 도7에 나타낸 회로의 외부 전원전압(VEXT)에 대한 전압(SREF)의 변화를 나타내는 그래프이다. FIG. 8 is a graph showing the change of the voltage SREF with respect to the external power supply voltage VEXT of the circuit shown in FIG.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 온도의 변화에 따른 내부 전압 레벨의 변화가 없는 반도체 메모리 장치의 내부 전압 변환회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to an internal voltage conversion circuit of a semiconductor memory device in which there is no change in an internal voltage level due to temperature change.

종래의 반도체 메모리 장치의 내부 전압 변환회로는 외부 전원전압의 변화에 상관없이 내부에 일정한 전압을 공급하는 회로로서, 온도 변화에 대해서도 안정한 내부 전압을 발생하여야 한다. The internal voltage conversion circuit of a conventional semiconductor memory device is a circuit for supplying a constant voltage internally regardless of a change in an external power supply voltage, and must generate a stable internal voltage even with a temperature change.

도1은 반도체 메모리 장치의 내부 전압 변환회로의 블록도로서, 기준전압 발생회로(10), 레벨 쉬프터(20), 및 내부 전압(IVC) 구동회로(30)로 구성되어 있다.FIG. 1 is a block diagram of an internal voltage conversion circuit of a semiconductor memory device, and includes a reference voltage generation circuit 10, a level shifter 20, and an internal voltage (IVC) driving circuit 30. As shown in FIG.

기준전압 발생회로(10)는 기준전압(REF0)을 발생한다. 레벨 쉬프터(20)는 기준전압(REF0)과 전압(SREF)을 비교하여 전압(SREF)의 레벨이 기준전압(REF0)의 레벨보다 낮은 경우에는 전압(SREF)의 레벨을 높이고 전압(SREF)의 레벨이 기준전압(REF0)의 레벨보다 높은 경우에는 전압(SREF)의 레벨을 낮게한다. IVC구동회로(30)는 전압(SREF)의 전류 구동 능력보다 보다 큰 전류 구동 능력을 가진 내부 전압(IVC)을 발생한다.The reference voltage generation circuit 10 generates a reference voltage REF0. The level shifter 20 compares the reference voltage REF0 with the voltage SREF, and when the level of the voltage SREF is lower than the level of the reference voltage REF0, increases the level of the voltage SREF and increases the voltage SREF. When the level is higher than the level of the reference voltage REF0, the level of the voltage SREF is lowered. The IVC driving circuit 30 generates an internal voltage IVC having a current driving capability that is greater than the current driving capability of the voltage SREF.

도2는 도1에 나타낸 종래의 내부 전압 변환회로의 특성을 나타내는 그래프로서, 외부 전원전압(VEXT)의 변화에 따른 레벨 쉬프터의 출력전압(SREF)의 변화를 나타내는 것이다. FIG. 2 is a graph showing the characteristics of the conventional internal voltage converting circuit shown in FIG. 1 and shows a change in the output voltage SREF of the level shifter according to the change in the external power supply voltage VEXT.

도2로부터, 외부 전원전압(VEXT)이 4.2V이하에는 외부 전원전압(VEXT)의 증 가에 따라 전압(SREF)이 증가하고, 외부 전원전압(VEXT)이 4.2V에서 6.2V사이에서는 전압(SREF)이 3.4V로 일정하고, 외부 전원전압(VEXT)이 6.2V이상에서는 외부 전원전압(VEXT)의 증가에 따라 전압(SREF)이 증가함을 알 수 있다.From Fig. 2, when the external power supply voltage VEXT is 4.2V or less, the voltage SREF increases with the increase of the external power supply voltage VEXT, and when the external power supply voltage VEXT is between 4.2V and 6.2V, the voltage ( When SREF is constant at 3.4V and the external power supply voltage VEXT is 6.2V or more, it can be seen that the voltage SREF increases as the external power supply voltage VEXT increases.

그런데, 종래의 반도체 메모리 장치의 내부 전압 변환회로는 외부 전원전압의 증가에 따라 내부 전압의 레벨이 증가하는 구간에서, 온도 변화에 따라서 내부 전압 레벨의 변화가 달라지게 된다는 문제점이 있었다. However, the internal voltage conversion circuit of the conventional semiconductor memory device has a problem in that the internal voltage level changes in accordance with the temperature change in a section in which the internal voltage level increases as the external power supply voltage increases.

따라서, 번 인(burn in)시에 내부 전압의 레벨을 계속적으로 상승하여 칩의 파워 버스트(burst)를 유발하게 된다는 문제점이 있었다. Therefore, there is a problem that the power burst of the chip is caused by continuously increasing the level of the internal voltage at burn in.

본 발명의 목적은 온도의 변화에 따른 내부 전압의 변화가 없는 반도체 메모리 장치의 내부 전압 변환회로를 제공하는데 있다. SUMMARY OF THE INVENTION An object of the present invention is to provide an internal voltage conversion circuit of a semiconductor memory device in which there is no change in internal voltage according to temperature change.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전압 변환회로는 외부 전원전압과 접지전압사이에 연결되고 기준전압과 입력전압의 차를 증폭하여 출력신호 발생하기 위한 차동 증폭기, 레벨 쉬프트된 기준전압과 접지전압사이에 연결되어 상기 레벨 쉬프트된 기준전압을 분배하여 상기 입력전압을 발생하기 위한 전압 분배수단, 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압사이에 연결되고 상기 차동 증폭기의 출력신호에 응답하여 일정한 레벨의 전압을 발생하기 위한 제1레벨 쉬프트된 기준전압 발생수단, 및 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압의 전압 차가 소정 레벨이상이 되면 온도 변화에 무관하고 상기 외부 전원전압의 증가에 따라 증가하는 상기 레벨 쉬프트된 기준전압을 발생하기 위 한 제2레벨 쉬프트된 기준전압 발생수단을 구비한 것을 특징으로 한다.The internal voltage conversion circuit of the semiconductor memory device of the present invention for achieving the above object is connected between an external power supply voltage and a ground voltage, and a differential amplifier for generating an output signal by amplifying a difference between a reference voltage and an input voltage, a level shifted reference A voltage distribution means for distributing the level shifted reference voltage to generate the input voltage and connected between the external power supply voltage and the level shifted reference voltage and connected to an output signal of the differential amplifier. A first level shifted reference voltage generating means for generating a voltage of a constant level in response, and when the voltage difference between the external power supply voltage and the level shifted reference voltage becomes more than a predetermined level, regardless of temperature change, A second level for generating the level shifted reference voltage that increases with increase It characterized in that it includes a soft reference voltage generating means.

이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 내부 전압 변환회로를 설명하기 전에 종래의 반도체 메모리 장치의 내부 전압 변환회로를 설명하면 다음과 같다.Hereinafter, an internal voltage conversion circuit of a conventional semiconductor memory device will be described with reference to the accompanying drawings before describing the internal voltage conversion circuit of the semiconductor memory device of the present invention.

도3은 종래의 반도체 메모리 장치의 내부 전압 변환회로의 일실시예의 회로도로서, PMOS트랜지스터들(P1, P2, P3), NMOS트랜지스터들(N1, N2, N3), 저항들(R1, R2), 및 NPN트랜지스터들(Q1, Q2, Q3)로 구성되어 있다.3 is a circuit diagram of an embodiment of an internal voltage conversion circuit of a conventional semiconductor memory device, including PMOS transistors P1, P2, and P3, NMOS transistors N1, N2, and N3, resistors R1, R2, And NPN transistors Q1, Q2, and Q3.

도3의 구성에서, PMOS트랜지스터들(P1, P2) 및 NMOS트랜지스터들(N1, N2, N3)은 차동 증폭기를 구성한다. In the configuration of Fig. 3, the PMOS transistors P1 and P2 and the NMOS transistors N1, N2 and N3 constitute a differential amplifier.

상술한 바와 같이 구성된 내부 전압 변환회로의 동작을 설명하면 다음과 같다.Referring to the operation of the internal voltage conversion circuit configured as described above is as follows.

기준전압(REF0)은 기준전압 발생회로(10)로부터 발생되는 일정한 레벨의 전압이다. 먼저, 전압(REF0M)의 레벨이 기준전압(REF0)의 레벨보다 높아지면 차동 증폭기의 전압(REF0MD)의 레벨이 낮아지게 된다. 이에 따라, PMOS트랜지스터(P1)가 온되어 PMOS트랜지스터(P1)를 통하여 흐르는 전류가 증가하게 된다. 따라서, 전압(REF0D)의 레벨은 높아지게 된다. 이에 따라, PMOS트랜지스터(P3)를 통하여 흐르는 전류가 감소하게 되고, 따라서, 전압(REF0M)의 레벨은 낮아지게 된다. 따라서, 기준전압(REF0)의 레벨로 동일하게 된다. 반대로, 전압(REF0M)의 레벨이 기준전압(REF0)의 레벨보다 낮아지면 차동 증폭기의 전압(REF0MD)의 레벨이 높아지고, NMOS트랜지스터(N1)가 온되어 전압(REF0D)이 레벨이 낮아지게 된다. 이에 따라, PMOS트랜지스터(P3)를 통하여 흐르는 전류가 증가하게 되고, 따라서, 전압(REF0D)의 레벨은 높아지게 된다. 따라서, 기준전압(REF0)의 레벨로 동일하게 된다.The reference voltage REF0 is a voltage of a constant level generated from the reference voltage generating circuit 10. First, when the level of the voltage REF0M is higher than the level of the reference voltage REF0, the level of the voltage REF0MD of the differential amplifier is lowered. Accordingly, the PMOS transistor P1 is turned on to increase the current flowing through the PMOS transistor P1. Therefore, the level of the voltage REF0D becomes high. As a result, the current flowing through the PMOS transistor P3 is reduced, so that the level of the voltage REF0M is lowered. Therefore, it becomes equal at the level of the reference voltage REF0. On the contrary, when the level of the voltage REF0M is lower than the level of the reference voltage REF0, the level of the voltage REF0MD of the differential amplifier is increased, and the NMOS transistor N1 is turned on so that the voltage REF0D is lowered. As a result, the current flowing through the PMOS transistor P3 increases, so that the level of the voltage REF0D increases. Therefore, it becomes equal at the level of the reference voltage REF0.

그런데, 전압(SREF)이 외부 전원전압(VEXT)을 따라서 증가하는 구간에서는 전압(SREF)과 외부 전원전압(VEXT)의 전압 차이가 NPN트랜지스터들의 베이스-에미터간 전압(Vbe)의 3배이상 차이가 나게 되면 외부 전원전압(VEXT)에서 NPN트랜지스터들(Q1, Q2, Q3)로 구성된 다이오우드를 통하여 전류가 흐르게 되어 전압(SREF)의 레벨은 외부 전원전압(VEXT)의 증가에 따라 증가하게 된다. 그러나, NPN트랜지스터들의 베이스-에미터간 전압(Vbe)은 온도가 증가함에 따라 감소하기 때문에 온도가 증가할수록 전압(SREF)의 증가가 커지게 된다.However, in a section in which the voltage SREF increases along the external power supply voltage VEXT, the voltage difference between the voltage SREF and the external power supply voltage VEXT is more than three times greater than the base-emitter voltage Vbe of the NPN transistors. When the current flows through the diode consisting of NPN transistors Q1, Q2, and Q3 at the external power supply voltage VEXT, the level of the voltage SREF increases as the external power supply voltage VEXT increases. However, since the base-emitter voltage Vbe of the NPN transistors decreases as the temperature increases, the voltage SREF increases as the temperature increases.

이러한 문제는 반도체 메모리 장치의 번-인 테스트시에 내부 전압의 레벨을 계속 상승시켜 파워 버스트를 유발하게 된다. This problem causes a power burst by continuously increasing the level of the internal voltage during burn-in test of the semiconductor memory device.

도4는 도3에 나타낸 내부 전압 변환회로의 특성을 나타내는 그래프로서, 외부 전원전압(VEXT)의 변화에 따른 전압(SREF)의 변화를 나타내는 그래프이다. FIG. 4 is a graph showing the characteristics of the internal voltage converting circuit shown in FIG. 3 and shows a change in the voltage SREF according to the change in the external power supply voltage VEXT.

도4로부터, 외부 전원전압(VEXT)이 전압(SREF)보다 일정 전압이상 크게 될 때, 전압(SREF)의 레벨이 외부 전원전압(VEXT)의 증가에 따라 증가함을 알 수 있다. 그러나, NPN트랜지스터의 베이스-에미터사이의 전압(Vbe)이 온도가 -10℃에서 125℃로 증가함에 따라 감소하기 때문에 외부 전원전압(VEXT)이 증가할수록 전압(SREF)이 낮은 레벨에서 증가함을 알 수 있다.4, it can be seen that when the external power supply voltage VEXT becomes larger than the voltage SREF by a predetermined voltage or more, the level of the voltage SREF increases with the increase of the external power supply voltage VEXT. However, since the voltage Vbe between the base-emitter of the NPN transistor decreases as the temperature increases from -10 ° C to 125 ° C, the voltage SREF increases at a low level as the external power supply voltage VEXT increases. It can be seen.

따라서, 상술한 바와 같이 반도체 메모리 장치의 번-인 테스트시에 내부 전 압의 레벨을 계속 상승시켜 반도체 메모리 장치의 파워 버스트를 유발하게 된다는 문제점이 있었다.Therefore, as described above, there is a problem that a power burst of the semiconductor memory device is caused by continuously increasing the level of the internal voltage during the burn-in test of the semiconductor memory device.

도5는 종래의 반도체 메모리 장치의 내부 전압 변환회로의 다른 실시예의 회로도로서, 도3에 나타낸 회로의 구성과 동일하며 단지 3개의 NPN트랜지스터들(Q1, Q2, Q3)대신에 다이오우드 구성의 PMOS트랜지스터들(P4, P5, P6)로 구성되어 있다.FIG. 5 is a circuit diagram of another embodiment of an internal voltage conversion circuit of a conventional semiconductor memory device, which is the same as the circuit configuration shown in FIG. 3, and instead of only three NPN transistors Q1, Q2, and Q3, a PMOS transistor in a diode configuration. It consists of the fields P4, P5, and P6.

도5에 나타낸 내부 전압 변환회로의 동작은 도3에 나타낸 회로의 동작과 동일하다. The operation of the internal voltage conversion circuit shown in FIG. 5 is the same as the operation of the circuit shown in FIG.

단지, 전압(SREF)이 외부 전원전압(VEXT)을 따라서 증가하는 구간에서는 전압(SREF)과 외부 전원전압(VEXT)의 전압 차이가 PMOS트랜지스터들의 문턱전압(Vt)의 3배이상 차이가 나게 되면 외부 전원전압(VEXT)에서 PMOS트랜지스터들(P1, P2, P3)로 구성된 다이오우드를 통하여 전류가 흐르게 되어 전압(SREF)의 레벨은 외부 전원전압(VEXT)의 증가에 따라 증가하게 된다. However, if the voltage difference between the voltage SREF and the external power supply voltage VEXT is more than three times the threshold voltage Vt of the PMOS transistors in the section where the voltage SREF increases along the external power supply voltage VEXT. The current flows through the diode composed of the PMOS transistors P1, P2, and P3 at the external power supply voltage VEXT, so that the level of the voltage SREF increases as the external power supply voltage VEXT increases.

도6은 도5에 나타낸 내부 전압 변환회로의 특성을 나타내는 그래프로서, 외부 전원전압(VEXT)의 변화에 따른 전압(SREF)의 변화를 나타내는 그래프이다. FIG. 6 is a graph showing the characteristics of the internal voltage converting circuit shown in FIG. 5 and shows a change in the voltage SREF according to the change in the external power supply voltage VEXT.

도6으로부터, 외부 전원전압(VEXT)이 전압(SREF)보다 일정 전압이상 크게 될 때, 전압(SREF)의 레벨이 외부 전원전압(VEXT)의 증가에 따라 증가함을 알 수 있다. 그러나, PMOS트랜지스터의 문턱전압(Vt)이 온도가 -10℃에서 125℃로 증가함에 따라 감소하기 때문에 외부 전원전압(VEXT)이 증가할수록 전압(SREF)이 낮은 레벨에서 증가함을 알 수 있다.It can be seen from FIG. 6 that when the external power supply voltage VEXT becomes greater than a predetermined voltage by more than the voltage SREF, the level of the voltage SREF increases with the increase of the external power supply voltage VEXT. However, since the threshold voltage Vt of the PMOS transistor decreases as the temperature increases from -10 ° C to 125 ° C, it can be seen that the voltage SREF increases at a low level as the external power supply voltage VEXT increases.

따라서, 종래의 반도체 메모리 장치의 내부 전압 변환회로는 온도의 증가에 따라 내부 전압의 레벨을 계속적으로 증가시켜 번-인시에 파워 버스트를 유발하게 된다는 문제점이 있었다. Therefore, there is a problem that the internal voltage conversion circuit of the conventional semiconductor memory device causes the power burst at burn-in by continuously increasing the level of the internal voltage as the temperature increases.

도7은 본 발명의 반도체 메모리 장치의 내부 전압 변환회로의 실시예의 회로도로서, PMOS트랜지스터들(P1, P2, P3), NMOS트랜지스터들(N1, N2, N3), 및 저항들(R1, R2)의 구성은 도5에 나타낸 회로의 구성과 동일하고, 도5에 나타낸 다이오우드 구성의 PMOS트랜지스터들(P4, P5, P6)대신에 PMOS트랜지스터들(P7, P8, P9)을 외부 전원전압(VEXT)과 전압(SREF) 발생단자사이에 직렬로 연결하고, PMOS트랜지스터들(P7, P8, P9)의 게이트로 내부 전압(IVC), 또는 전압(SREF)이 인가되도록 구성되어 있다. 그리고, 도시하지는 않았지만 내부 전압(IVC), 또는 전압(SREF)대신에 소정 레벨의 기준전압을 인가하여도 상관없다.Fig. 7 is a circuit diagram of an embodiment of an internal voltage conversion circuit of the semiconductor memory device of the present invention, wherein the PMOS transistors P1, P2, P3, NMOS transistors N1, N2, N3, and resistors R1, R2 are shown. 5 is the same as that of the circuit shown in FIG. 5, and instead of the PMOS transistors P4, P5, and P6 of the diode structure shown in FIG. 5, the PMOS transistors P7, P8, and P9 are external power supply voltage VEXT. It is configured to be connected in series between the over-voltage SREF generating terminal, and to apply the internal voltage IVC or the voltage SREF to the gates of the PMOS transistors P7, P8, and P9. Although not shown, a reference voltage of a predetermined level may be applied instead of the internal voltage IVC or the voltage SREF.

도7에 나타낸 회로의 동작을 설명하면 다음과 같다.The operation of the circuit shown in FIG. 7 is as follows.

PMOS트랜지스터들(P1, P2, P3), NMOS트랜지스터들(N1, N2, N3), 및 저항들(R1, R2)의 동작은 도3에 나타낸 회로의 동작과 동일하므로 도3의 동작 설명을 참고하면 될 것이다. PMOS트랜지스터들(P7, P8, P9)은 외부 전원전압(VEXT)과 내부 전압(IVC)의 차이가 PMOS트랜지스터들의 문턱전압이상이 PMOS트랜지스터들이 온된다. 그러면, 전압(SREF)의 레벨은 외부 전원전압(VEXT)에서 PMOS트랜지스터들(P7, P8, P9)에 의한 드레인-소스간 전압(Vds)에 의한 전압 강하만큼 감소한 레벨이 된다. 따라서, 전압(SREF)의 레벨은 PMOS트랜지스터들(P7, P8, P9)의 드레인-소스간 전압(Vds)의 강하를 이용하여 전압(SREF)의 레벨의 변화가 외부 전원전압(VEXT)의 레벨의 변화를 따라 증가하게 된다. Since the operations of the PMOS transistors P1, P2, and P3, the NMOS transistors N1, N2, and N3, and the resistors R1 and R2 are the same as those of the circuit shown in FIG. 3, refer to the description of the operation of FIG. You will. In the PMOS transistors P7, P8, and P9, the difference between the external power supply voltage VEXT and the internal voltage IVC is greater than the threshold voltage of the PMOS transistors so that the PMOS transistors are turned on. Then, the level of the voltage SREF is reduced by the voltage drop caused by the drain-source voltage Vds of the PMOS transistors P7, P8, and P9 in the external power supply voltage VEXT. Therefore, the level of the voltage SREF is a change of the level of the voltage SREF using the drop of the drain-source voltage Vds of the PMOS transistors P7, P8, and P9 so that the level of the external power supply voltage VEXT. It increases with the change of.

즉, 도7에서는 온도 변화에 따라서 변화하지 않는 PMOS트랜지스터들(P7, P8, P9)의 드레인-소스간 전압(Vds)의 강하를 이용하기 때문에 온도 변화에 따라 내부 전압(IVC)의 변화가 동일하게 된다. That is, in FIG. 7, since the drop of the drain-source voltage Vds of the PMOS transistors P7, P8, and P9 that do not change with the temperature change is used, the change of the internal voltage IVC is the same according to the temperature change. Done.

도8은 도7에 나타낸 내부 전압 변환회로의 특성을 나타내는 그래프로서, 외부 전원전압(VEXT)의 변화에 따른 전압(SREF)의 변화를 나타내는 그래프이다.FIG. 8 is a graph showing the characteristics of the internal voltage converting circuit shown in FIG. 7 and shows a change in the voltage SREF according to the change in the external power supply voltage VEXT.

도8로부터, 외부 전원전압(VEXT)의 레벨의 증가에 따라 전압(SREF)의 레벨이 증가하는 구간에서 온도 변화에 따라 전압(SREF)의 레벨의 증가에 변화가 없음을 알 수 있다. 즉, 도5로부터, 온도가 -10℃, 25℃, 및 125℃로 변화하더라도 내부 전압(IVC)의 변화 그래프가 거의 동일함을 알 수 있다.It can be seen from FIG. 8 that there is no change in the increase of the level of the voltage SREF with the temperature change in a section in which the level of the voltage SREF increases with the increase of the level of the external power supply voltage VEXT. That is, it can be seen from Fig. 5 that the graph of change in the internal voltage IVC is almost the same even when the temperature is changed to -10 ° C, 25 ° C, and 125 ° C.

따라서, 본 발명의 반도체 메모리 장치의 내부 전압 변환회로는 온도 변화에 따라 변화하지 않는 PMOS트랜지스터의 드레인-소스간 전압 차를 이용하여 전압(SREF)을 발생하기 때문에 내부 전압이 온도 변화에 따라 거의 일정하게 된다.Therefore, since the internal voltage conversion circuit of the semiconductor memory device of the present invention generates the voltage SREF by using the drain-source voltage difference of the PMOS transistor which does not change with the temperature change, the internal voltage is almost constant according to the temperature change. Done.

상술한 실시예에서는 3개의 PMOS트랜지스터들(P7, P8, P9)을 직렬 연결한 구성을 나타내었지만 PMOS트랜지스터들의 개수에는 제한이 없다. 즉, 3개보다 작은 수도 있고 3개보다 많을 수도 있다.In the above-described embodiment, a configuration in which three PMOS transistors P7, P8, and P9 are connected in series is shown, but the number of PMOS transistors is not limited. That is, it may be smaller than three or more than three.

본 발명의 반도체 메모리 장치의 내부 전압 변환회로는 외부 전원전압과 내부 전압과의 레벨 차이가 소정 레벨이상이 되더라도 온도 변화에 따라 내부 전압의 레벨이 변화하지 않도록 함으로써 반도체 메모리 장치의 번-인 테스트시에 파워 버스트를 방지할 수 있다. In the internal voltage conversion circuit of the semiconductor memory device of the present invention, even when the level difference between the external power supply voltage and the internal voltage is greater than or equal to a predetermined level, the internal voltage level does not change due to temperature change, so that the burn-in test of the semiconductor memory device is performed. To prevent power burst.

Claims (3)

외부 전원전압과 접지전압사이에 연결되고 기준전압과 입력전압의 차를 증폭하여 출력신호를 발생하기 위한 차동 증폭기;A differential amplifier connected between an external power supply voltage and a ground voltage and configured to generate an output signal by amplifying a difference between a reference voltage and an input voltage; 레벨 쉬프트된 기준전압과 접지전압사이에 연결되어 상기 레벨 쉬프트된 기준전압을 분배하여 상기 입력전압을 발생하기 위한 전압 분배부;A voltage divider connected between a level shifted reference voltage and a ground voltage to distribute the level shifted reference voltage to generate the input voltage; 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압사이에 연결되고 상기 차동 증폭기의 출력신호에 응답하여 상기 레벨 쉬프트된 기준전압을 발생하기 위한 제1 기준전압 발생부; 및A first reference voltage generator connected between the external power supply voltage and the level shifted reference voltage and configured to generate the level shifted reference voltage in response to an output signal of the differential amplifier; And 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압의 전압 차가 소정 레벨이상이 되면 상기 외부 전원전압의 증가에 따라 상기 레벨 쉬프트된 기준 전압이 증가하도록 하며, 상기 외부 전원전압과 상기 레벨 쉬프트된 기준전압 발생단자사이에 직렬 연결되고 상기 레벨 쉬프트된 기준전압이 인가되는 게이트를 가진 소정수의 PMOS트랜지스터들을 갖는 제2 기준전압 발생부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 변환회로.When the voltage difference between the external power supply voltage and the level shifted reference voltage is greater than or equal to a predetermined level, the level shifted reference voltage is increased as the external power supply voltage increases, and the external power supply voltage and the level shifted reference voltage are generated. And a second reference voltage generator having a predetermined number of PMOS transistors having a gate connected in series between the terminals and to which the level-shifted reference voltage is applied. (삭제)(delete) (삭제)(delete)
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