KR100549436B1 - 픽셀 블록 재압축 기능을 가진 디지털 영상 프로세싱 시스템 - Google Patents

Abstract

메모리 효율적인 영상 프로세서(20)는 휘도 및 색도 데이터를 4:2:2 또는 4:2:0 포맷으로 포함하는 픽셀 블록 형태로 압축해제 MPEG 코딩 디지털 비디오 신호로부터의 DPCM 예측 에러 값을 수신하고 픽셀 블록을 소정 해상도로 재압축한다. 휘도 및 색도 데이터는 재압축하는 동안 차분 압축 법칙으로 프로세싱된다. 휘도 데이터는 평균 픽셀당 6비트로 재압축되고, 기준 픽셀과 다른 하나의 픽셀은 블록에서의 나머지 모든 휘도 픽셀과 다르게 각각 프로세싱된다. 색도 데이터는 평균 픽셀당 4비트로 재 압축된다. 각 픽셀 블록은 효율과 정확한 재구성을 촉진하는 오버헤드 정보와 함께 저장된다. 정확한 픽셀 재구성은 기준 픽셀을 정확하게 프로세싱하고(31), 픽셀 블록을 스캐일링하고(28), 픽셀 블록의 영역에 적합하고 대칭인 양자화 테이블(28)을 사용하고, 포지티브 값으로 네가티브 예측 에러 값(27)을 바이어싱하고, 통계적으로 가장 많이 발생할 수 있을 것 같은 레벨에 양자화 테이블(28)에서의 짧은 코드워드를 사용하고, 픽셀 블록에 대한 전체 4비트 평균과 최대 해상도를 보장하기 위해 각 픽셀을 3, 4 또는 5비트 양자화 테이블(28)을 통해 프로세싱함으로써 용이해진다.

Description

픽셀 블록 재압축 기능을 가진 디지털 영상 프로세싱 시스템{A DIGITAL IMAGE PROCESSING SYSTEM WITH PIXEL BLOCK RECOMPRESSION}

본 발명은 디지털 비디오 프로세서의 메모리 요구를 줄이기 위한 장치에 관한 것이다. 특히, 본 발명은 메모리에 저장하기 전에 픽셀 정보를 정확하게 압축하기 위한 장치에 관한 것이다.

메모리의 효율적 이용은 영상 프로세서의 작동이나 설계에 있어서 중요하다. 예를 들면, 텔레비전 시스템과 같은 가전 제품은 MPEG-2 신호 프로세싱을 포함하는 영상 프로세서를 사용할 수 있다. MPEG(Motion Picture Experts Group) 신호 압축 표준(ISO/IEC 13181-2, 1994, 5, 10)은 영상 프로세싱 형태 중 특히 고 해상도 텔레비전(HDTV) 프로세싱을 채용하는 위성, 케이블, 지상 방송 시스템에서 사용하기에 특히 적합한 널리 인정된 영상 프로세싱 표준이다. 고 해상도 디스플레이를 사용하는 제품은 디스플레이에 앞서 MPEG 디코딩된 프레임을 임시 저장하기 위해 96 메가비트 또는 그 이상의 메모리를 필요로 한다. MPEG 프로세서는 디스플레이를 위한 정확한 영상을 재구성하기 위하여 움직임 추정 및 보상을 위해 상기 프레임을 필요로 한다.

MPEG 디코딩된 픽셀(picture element, pixel 또는 pel)로부터 영상을 재구성하는 시스템은 차동 펄스 부호 변조(DPCM)을 사용한다. DPCM 프로세싱에 있어서 프로세서는 그 다음 픽셀 값을 예측하는 예측값을 생성한다. 합산 회로망은 실제 픽셀 값으로부터 예측 값을 뺌으로써, 비디오 데이터를 나타내는데 사용되는 차이 값을 계산한다. 예측 에러로서 알려져 있는 이러한 차이 값은 일반적으로 데이터 값보다 더 작으므로, 원래의 픽셀 값보다 상기 차이 값을 프로세싱하는 것은 시스템의 대역폭 요구를 줄인다. 예측 에러는 포지티브 또는 네가티브 값을 가질 수 있다. Ang 등에 의한 1991년 10월 IEEE Spectrum에서의 "Video Compression Makes Big Gains"는 MPEG 인코더 및 디코더를 기술하고 있다.

메모리 효율적인 영상 프로세서는 저장 전에 블록 데이터를 재코딩(재압축)함으로써 영상 프레임을 저장하는데 있어 더 적은 메모리를 사용한다. 공간 영역에서, 픽셀이 원래 값으로 정확하게 재구성되지 못하는 경우에는, 영상 프레임을 저장하는데 사용되는 픽셀당 비트 수를 줄이는 것은 화상 화질에 나쁜 영향을 미칠 수 있다. 특히 영상의 평활한 영역에서는, 결함(artifacts)이 발생 할 수도 있다. 메모리 감축 영상 프로세서는 가능한한 효율적이면서 경제적으로 MPEG 디코드 신호를 정확하게 양자화 및 역양자화가 되게 하여야 한다.

인간의 광 감각 한계를 이용하고 휘도(luminance) 및 색도(chrominance) 데이터를 다르게 처리하는 것이 알려져 있다. 사람의 눈이 볼 수 있는 것뿐만 아니라, 데이터에서의 에너지와 주파수 성분을 고려하도록 각 유형의 데이터에 대한 압축 규칙을 최적화하는 것이 아캄포라(Acampora) 등의 미국 특허번호 제 4,575,749 호에 기술된다. 아캄포라는 전송 전에 텔레비전 신호에서의 잡음을 줄이기 위한 진폭 압축을 주로 다루고 있다. 4:2:2 및 4:2:0과 같은 디스플레이 포맷은 또한 휘도와 색도 데이터가 다르게 처리되는 비디오 데이터의 압축을 나타낸다. 포맷 비율 4:2:2 및 4:2:0은, 색도 데이터 블록은 휘도 데이터 블록이 가지고 있는 정보의 1/2 또는 1/4정도를 가진다는 것을 가리킨다. 그러나, 일단 비디오 데이터가 디스플레이 프로세서에서 수신되면, 데이터는 n-비트 픽셀 데이터로서 표현된다. 위에서 알려져 있는 압축 기술은 디스플레이 프로세서에 관련한 압축에 대해서는 다루고 있지 않다.

디스플레이 프로세서에서, 휘도와 색도 데이터는 분리 처리될 수 있지만, 재 압축에 대해서는 그렇지 못하다. 휘도 및 색도 데이터를 다르게 프로세싱하는 디스플레이 프로세서는 예컨대, 4:2:2 또는 4:2:0 비율 데이터를 래스터 라인 데이터로 전환할 것인데, 여기서 모든 픽셀이 색도 정보를 가지고 형성되는 것은 아니다. 그러나, 이것은 데이터의 압축 또는 재압축과는 무관하다. MPEG 포맷이 사용가능해지기전까지는 디스플레이 프로세서의 메모리 할당에 대해서는 거의 걱정할 게 없었는데, 왜냐하면 움직임 벡터 또는 움직임 합성 정보로부터 화상 프레임을 계산해낼 필요가 없었기 때문이었다. MPEG 포맷의 도래에 따라, 화상 프레임을 재구성하기 위하여 픽셀 데이터의 여러 프레임들이 디스플레이 연관 메모리에 저장되어야 한다. 공동 계류 중인 미국특허출원 제08/579,129호는 디스플레이 프로세서에 의해 수신되기 전에, 프레임 메모리에 저장되기에 앞서 비디오 픽셀 데이터를 재 압축하는 방법이 기술되어 있다.

더욱 상세히는, (예컨대, 4:2:2 또는 4:2:0 포맷에서) 색도 데이터가 대개는 휘도 데이터와 비교했을 때 더 적은 픽셀(비트-제한된)로 형성되므로, 색도 데이터의 추가적인 압축이나 재 압축은 금기시된다. 양자화와 같은 수단에 의해서 색도 데이터의 압축 또는 재압축은 화상 화질이 감소되도록 하기때문에, 디스플레이를 위한 원래의 색도 데이터를 정확하게 재구성하는 능력을 상당히 손상시킨다. 프레임 메모리에 저장하기에 앞서 휘도 및 색도 픽셀 데이터의 재 압축을 통해 얻어질 수 있는 바와 같은 디스플레이 프로세서를 위한 메모리 요구의 감축과, 디스플레이용 영상 데이터를 정확하게 재구성해야만 한다는 필요성은 서로 상반 관계에 있다. 이와 같은 관계는 세밀한 부분까지 명확하게 디스플레이되는 HDTV와 같은 고 해상도 시스템에서는 더욱 그러하다.

본 발명의 발명자는 재구성된 영상으로 도입되는 결함(artifacts)을 최소로 하면서, 프로세서의 물리적 부피를 줄이고 메모리를 절약하면서 최소한의 하드웨어와 소프트웨어를 사용하는 효율적인 데이터 감축 시스템을 제공하는 것의 바람직함을 인식하였다. 개시된 시스템은 본 발명의 원리에 따라 휘도 및 색도 데이터를 개별적으로 처리함으로써 이러한 문제를 해결한다.

본 발명에 따른 메모리 효율적인 영상 프로세서는 MPEG 포맷된 비디오 데이터의 디지털 데이터 스트림을 수신한다. 상기 MPEG 데이터는 디코딩되고 재압축되어 휘도 및 색도 데이터의 영상 픽셀 블록으로서 프로세서에 제공된다. 휘도 및 색도 데이터는 픽셀 블록당 소정 비트 수로 재 압축되는데, 여기서 각 픽셀 표현은 프레임 메모리에 저장하기 위한 평균 비트 수가 할당된다. 픽셀 표현당 평균 비트 수는 휘도 데이터에 대해서 보다 색도 데이터에 대해서 최소한 1 비트 작다.

도 1은 본 발명의 원리에 따른 시스템을 포함하는 픽셀 블록 프로세서의 블록도.

도 2는 도 1의 시스템의 압축처리 부분을 상세히 도시한 도면.

도 3은 본 발명을 포함하는 시스템에 의해서 사용하기에 적합한 패킷화된 데이터 포맷을 도시한 개략도.

도 4는 도 1의 시스템의 압축해제처리 부분을 상세히 도시한 개략도.

도 5A는 도 2의 양자화 매퍼(quantization mapper) 부분을 상세히 도시한 개략도.

도 5B는 도 5A의 선택 블록에 대한 진리표.

도 6A, 도 6B 및 도 6C는 각각 3 비트, 4 비트 및 5 비트 양자화/역양자화 테이블.

도 7은 대칭적인 역양자화 테이블을 생성하는 장치를 도시한 개략도.

도 8은 오버헤드 양자화 비트를 나타낸 테이블.

도 9A, 도 9B 및 도 9C는 본 발명의 원리에 따른 코딩 제어기의 흐름도.

도 10은 본 발명을 채용하는 MPEG 호환 텔레비전 시스템의 블록도.

서론으로서, 본 발명의 주요부분을 상세히 설명하기 전에 본 발명의 예시적인 실시예가 간단히 설명될 것이다. 상기 예시적인 실시예는, 색도 데이터에 있어서 화상 소자(픽셀) 데이터가 8 비트 값으로부터 4 비트 값으로 압축되는 것을 가능하게 한다. 이것은 손실이 많은 16 대 1의 해상도 감소인데, 이 감소로 인하여 일반적으로는 비디오 화상 화질의 심각한 저하가 야기된다. 그러나 본 발명을 채용하는 기술에 의하면 정확한 데이터 재구성이 가능하다.

메모리 효율적인 영상 프로세서는 픽셀 블록의 휘도 및 색도 데이터 성분에 대하여 양자화되어야 할 DPCM 예측 에러 값을 결정한다. 휘도 데이터는 6 비트, 64 레벨 양자화 테이블에 의해 압축되고, 반면에 색도 데이터는 소정 구간들(predetermined ranges)의 세트로부터의 하나의 선택된 구간에 따라 맞추어지고 억세스되는 3, 4 및 5 비트 양자화 테이블들의 세트에 의해 압축된다. 각 픽셀 블록으로부터의 하나의 기준 픽셀은 예측 회로망에서 초기 정확성을 얻기 위해 다른 픽셀들과는 다르게 압축된다. 재구성을 용이하게 하기 위해 블록 파라미터가 결정되고 인코딩되어, 상기 압축된 픽셀 블록과 함께 저장된다. 양자화 테이블은 통계적으로 억세스될 가능성이 많은 레벨에 짧은 코드워드 심볼을 출력함으로써, 고정된 메모리 공간 내에서 블록 파라미터의 저장공간을 보상한다. 픽셀들은 최대의 해상도와 블록 파라미터를 포함하여 전체적으로 평균 픽셀 당 4비트를 보장하기 위해 개별적으로 처리된다.

양자화에 앞서, 네가티브 예측 에러 값은 바이어스되어 양자화기의 범위내에서 포지티브 값을 제공하도록 될 수 있다. 이 경우, 양자화기는 포지티브 값을 수신하고, 테이블은 포지티브 결정 포인트만을 포함한다. 대칭적인 테이블은 테이블 중간점과 테이블의 반이 ROM에 상주하는 반면, 테이블의 나머지 반은 회로에 의해서 매핑되는 것을 가능하게 한다.

실제에 있어서, 텔레비전 수상기는 MPEG 디코더를 포함할 수 있다. 데이터 감축 회로망은 프레임 메모리에 저장되기 전에, 영상 블록들을 나타내는 임의의 디코딩되고 압축해제된 MPEG 신호를 양자화시키고, 영상 디스플레이를 위해 필요한 블록들을 재구성한다. 디스플레이 장치는 프레임 메모리로부터 도출된 영상 데이터를 디스플레이한다. 상기 회로망에 의해 수신되고 처리된 데이터는 1920 x 1080 픽셀, 4:2:2 또는 4:2:0 고해상도 비디오 신호다. 휘도 데이터는, 특정한 포맷에 따라 분할된 색도 데이터와 함께, 공간 영역에서 8 x 8 픽셀 블록들로 분할된다.

상기 회로망은 위에서 설명한 바와 같이 픽셀 블록 데이터를 처리한다. 휘도 데이터의 각 픽셀 블록에서, 첫번째 픽셀은 7 비트로 이동되고, 최하위비트(least significant bit)는 버려진다. 마지막 픽셀은 구간 256에 대해 공급되는 5-비트 양자화 테이블을 통해 양자화된다. 다른 픽셀 모두는 6-비트 양자화 테이블로 양자화된다. 전체적인 결과는 픽셀 당 6-비트의 재압축이다.

색도 데이터에 있어서, 상기 회로망은 임의의 픽셀 블록을 스캔하고, 해당 블록에 대한 구간, 즉 최소 및 최대 픽셀 값을 결정한다. 대표적인 소정 값은 구간 및 최소 픽셀 값으로 대체되고, 데이터의 헤더로서 기준 픽셀 값과 함께 저장된다. 기준 픽셀은 예컨대 블록의 첫번째 픽셀일 수 있다. 제어기는 각 색도 픽셀 블록을 위한 레지스터들을 사용하고, 각 픽셀을 프로세싱하여 압축 후 평균 픽셀 당 4-비트를 유지하도록 3, 4 또는 5-비트 양자화 테이블을 선택한다. 4 및 5-비트 테이블의 선택된 레벨에서 3-비트 심볼은 헤더를 저장하는데 필요한 비트를 보상해 준다. 3-비트 심볼은 입력 데이터가 통계적으로 가장 잘 발생할 것 같은 레벨에 존재하므로, 압축 해상도에 대해 최소의 영향을 미친다. 3-비트 심볼을 출력함으로써 초과 비트가 절약되는 경우, 고 해상도 5-비트 심볼이 출력된다. 마찬가지로, 충분한 비트가 절약되지 않았다면, 헤더를 포함하는 각 픽셀에서 4-비트의 평균을 유지하도록 3-비트 테이블이 억세스된다. 수신 데이터가 수신된 전송 스트림으로부터 압축해제된 후 이용가능한 픽셀 블록에 대하여, 휘도{루마(luma)} 데이터는 25% 만큼 감소되고, 색도{크로마(chroma)} 데이터는 50% 만큼 감소된다. 개시된 시스템에서, 비트-제한된 크로마 데이터는, 화상 화질에는 나쁜 영향을 미치지 않으면서 재 압축된 휘도 데이터보다 더 적은 비트로 재 압축될 수 있다. 위의 시스템은 픽셀 재구성 동안 정밀도를 촉진시킨다.

다음에 기술하는 것은 본 발명의 설명을 보강하기 위한 MPEG-2 호환 고 해상도 텔레비전 수신기의 맥락에 속하는 예이다. 기술된 시스템은 임의의 주어진 또는 선택된 압축 비율에 대하여 데이터 블록 단위(data block-by data block) 기반 상에서 고정-길이 압축을 허용한다. 고정-길이 데이터 블록을 저장하는 것은 무작위적인 블록 억세스를 허용하는 것이다. 고정-길이 데이터 블록은 본 명세서에서 기술된 특징들의 조합을 사용함으로써 달성된다. 본 발명의 원리에 따른 시스템은 임의의 소스로부터의 블록 데이터를 효과적으로 압축 및 압축해제하도록 채용될 수 있으며, 텔레비전 수신기로 제한되어서는 안된다.

도 1에서, 예컨대 MPEG 디코더(도시되지 않음)와 같은 디코더는 MPEG 디코딩된 픽셀 데이터의 임의의 블록을, 압축기(12)를 포함하는 메모리 감축 프로세서의 입력단(10)에 제공한다. 압축기(12)는 예측기(18), 양자화기(20) 및 결합기(22)를 포함한다. 예측기(18)는 널리 알려져 있는 원리를 사용하며, 예컨대 제인(Jain)에 의해 기술된 프렌티스-홀(Prentice-Hall) 출판사의 "디지털 영상 프로세싱의 기초"의 p.484 (1989년)에 기술된 형태가 될 수 있다.

양자화기(20)는 데이터 감축 픽셀 블록을 메모리(14)에 제공한다. 디스플레이 프로세서(도시되지 않음)가 영상을 디스플레이하기 위해 메모리(14)의 상기 감축된 데이터 블록을 억세스할 때, 압축해제기(16)는 원래의 데이터 블록을 재구성한다. 압축해제기(16)는 메모리(14)로부터 감축된 데이터를 검색하고 감축된 데이터 블록을 재구성하는 역양자화기(26)와 예측기(24)를 포함한다. 양자화기(20)와 역양자화기(26)는 논의될 바와 같이 본 발명의 원리에 따라 구성된다. 예측기(24)는 예측기(18)와 유사하다.

압축기(12)의 입력단(10)은 도 10과 연관지어 설명될 MPEG 디코더로부터 픽셀 블록을 수신한다. 픽셀 블록은 공간 영역에 있고, 예컨대 휘도(루마) 데이터를 나타내는 8 x 8 블록의 영상 픽셀을 포함한다. 4:2:2 데이터를 처리하는 시스템에서, 색도(크로마) 데이터는 8 x 4 블록의 영상 픽셀을 포함하고, 4:2:0 데이터를 처리하는 시스템에서, 색도(크로마) 데이터는 예컨대 4 x 4 블록의 영상 픽셀을 포함한다. 입력단(10)은 픽셀 블록 데이터를 결합기(22)의 비-반전 입력단(22)과 양자화기(20)로 공급한다. 예측기(18)는 픽셀 예측 데이터를 결합기(22)의 반전 입력단과 양자화기(20)로 공급한다. 결합기(22)는 반전과 비반전 입력단으로부터의 신호를 결합하고, 양자화기(20)에 그 차이를 제공한다. 양자화기(20)는 양자화된 영상 값을 예측기(18)로 출력하고, 저장하도록 양자화된 예측 에러 값을 메모리(14)로 출력한다.

휘도 데이터는 색도 데이터와는 다르게 처리된다. 휘도 픽셀 블록의 각 픽셀은 평균적으로 메모리(14) 안에 6 비트의 저장 공간이 할당된다. 양자화기(20)는 수신된 하나의 픽셀 블록으로부터 하나의 기준 픽셀을 선택한다. 기준 픽셀은 예컨대 상기 블록의 첫번째 픽셀일 수 있다. 기준 픽셀은 비트 이동된 오른쪽 한 비트이고, 메모리(14)안에서 해당 블록의 나머지 양자화된 픽셀들과 함께 소정 위치에 저장된다. 상기 블록으로부터의 다른 하나의 픽셀은, 기준 픽셀 및 상기 픽셀 블록으로부터의 나머지 모든 다른 픽셀들과는 다르게 처리된다. 상기 다른 하나의 픽셀은 예컨대 상기 픽셀 블록의 마지막 픽셀일 수 있다. 이것은, 도 6C에 도시된 바와 같이, 26 레벨의 5비트 양자화 테이블을 사용하여 처리된다. 상기 픽셀을 5 비트로 압축하는 것은, 이는 마지막 픽셀 위치에서 한 비트를 절약함으로써 첫번째 픽셀에 대하여 7비트를 사용하는 것에 의하여 보상되는 6-비트 평균값이 유지되기 때문에, 기준 픽셀 프로세싱을 보상한다. 5-비트 테이블에서 억세스된 레벨이 짧은 코드워드를 가진다면, 상기 코드워드는 제로 패딩되어 5 비트로 된다. 휘도 픽셀 블록의 다른 모든 픽셀들은 64 레벨, 6 비트 양자화 테이블을 사용하여 압축된다. 양자화 테이블은 단지 포지티브 DPCM 예측 에러 값만을 수용하도록 설계된다. 상기 테이블의 설계에 있어서의 상세한 것은 상기 시스템의 모든 양자화 테이블에서와 동일하고, 나중에 논의될 것이다. 또한 포지티브 입력 값을 양자화 테이블에 대입하는 것을 보장하도록 네가티브 예측 에러 값을 바이어싱하는 것도 이후에 논의될 것인데, 상기 양자화 테이블은 루마 및 크로마 데이터 둘 다에 대하여 동일하다.

크로마 데이터는 루마 데이터와는 다른 방식으로 처리되고 압축된다. 도 2는 크로마 데이터와 관련되는 것으로서 더 상세하게 양자화기(20)를 도시한 것이다. 동일한 참조번호는 도 1 및 2의 공통 요소를 나타낸다. 구체적으로, 양자화기(20)는 예측 에러 프로세서(27), 양자화 매퍼(28), 코딩 제어기(29), 최소-최대-구간 프로세서(MMRP; min-max-range processor)(30), 첫번째 픽셀 프로세서(31) 및 멀티플렉서(32)를 포함한다. 입력단(10)은 블록 픽셀 데이터를 MMRP(30)로 제공하며, MMRP는 상기 픽셀 블록을 스캔하고 상기 블록에 대하여 최소 픽셀 값, 최대 픽셀 값 및 구간을 결정한다. MMRP(30)는 실제 구간의 함수로서 소정 구간(predetermined range)들의 세트로부터 하나의 소정 구간을 선택하고, 상기 선택된 소정 구간을 해당 회로망에서 후속적으로 사용하기 위하여 실제 구간과 교환한다. MMRP(30)는 최소, 최대 및 소정 구간 블록 파라미터 값을 압축하고 상기 값들을 멀티플렉서(32)로 전달한다.

최소 픽셀 값과 구간도 또한 첫번째 픽셀 프로세서(31)로 전달되고, 논의될 바와 같이, 소정 구간은 예측 에러 프로세서(27)로 전송된다. 예측 에러 프로세서(27)는 결합기(22)로부터 예측 에러 데이터를 수신하고, 네가티브 값을 상기 선택된 소정 구간으로 바이어싱한다. 양자화 매퍼(28)는 예측 에러 프로세서(27)로부터 바이어싱 및 비-바이싱된 예측 에러 값을 수신한다. 이 값들은 양자화되어 멀티플렉서(32)로 전달된다. 또한 양자화 매퍼(28)는 양자화된 예측 에러 값을 예측기(18)로 전달하고, 예측기는 이 값을 예측 데이터를 계산하는데 사용한다. 멀티플렉서(32)는 나중에 논의될 제어와 타이밍하에서, 블록 파라미터와 양자화된 데이터를 메모리(14)로 전달한다. 블록 파라미터는 양자화된 픽셀 블록과 연관된 파라미터 필드 내의 메모리(14)에 저장된 오버헤드 데이터를 나타낸다. 상기 파라미터 필드와 양자화된 데이터는 함께, 적합한 역양자화 테이블을 억세스하고 픽셀 블록을 재구성하기 위해 압축해제기(16)에 의해 요구되는 모든 정보를 통합하는 패킷을 형성한다. 코딩 제어기(29)는, 논의될 바와 같이, 개별 픽셀 블록에 대한 양자화 테이블을 선택하는 것뿐만 아니라, 블록 파라미터와 압축 데이터의 전달을 감독한다.

첫번째 픽셀 프로세서(31)는 입력단(10)으로부터의 픽셀 블록을 수신하고 소정 기준 픽셀 값을 식별한다. MMRP(30)로부터 수신된 블록 최소 픽셀 값은 다른 블록 픽셀과는 독립적으로 기준 픽셀의 압축을 용이하게 한다. 압축된 기준 픽셀은 역양자화기(26)가 무-손실 또는 거의 손실 없는 방법으로 원래의 값을 재구성하도록 충분한 비트로 표현된다. 첫번째 픽셀 프로세서(31)는 압축된 기준 픽셀 값을 블록 파라미터로서 멀티플렉서(32)로 전달하며, 멀티플렉서는 기준 픽셀 값을 포함하여 블록 파라미터 및 압축된 데이터를 메모리(14)로 전달한다. 역양자화기(26)는 픽셀 압축해제 동안 상기 양자화된 블록 픽셀에 대한 예측 값으로써 상기 기준 픽셀을 사용한다. 압축해제하는 동안 예측 회로망에서 사용된 첫번째 값(기준 픽셀 값)이 독립적이기 때문에, 임의의 주어진 픽셀 블록은 다른 픽셀 블록으로부터의 정보 없이 압축해제될 수 있다. 상기 값은 또한 정확하므로, 재구성된 데이터에서 전달되는 예측 에러를 제거한다.

기준 픽셀은 압축 값을 유도하기 위한 예측자로서 픽셀 블록 최소 값을 사용하여 압축된다. 최소 값을 기준 값에서 빼고, 그 차이를 2로 나눈다. 그 결과는 메모리(14) 안에 소정 구간에 대한 2진 표현에 필요한 것보다 하나 더 적은 비트를 가지고 저장된다. 소정 구간은 압축된 기준 픽셀 값을 저장하는데 사용되는 비트 수를 정의하는데 왜냐하면, 동일한 픽셀 블록 안의 다른 값들에 대한 예측자로서 블록 픽셀 값들을 사용할 때, 기준 값과 최소 픽셀 값 같은 임의의 두 블록 픽셀 값 사이의 차이 값은 상기 구간의 영역 안에 포함될 것이기 때문이다. 압축된 기준 값은 상기 구간을 나타내는데 필요한 비트보다 하나 더 적은 비트를 사용하는데, 이는 차이 값을 2로 나누며, 이것은 2진 표현을 하는데 요구되는 비트의 수를 1 비트만큼 줄이기 때문이다.

양자화기(20)와 역양자화기(26)는 각 블록에 최적인 양자화 및 역양자화 테이블을 각각 억세스한다. 양자화 및 역양자화 테이블은 픽셀 블록의 근사적인 구간에 기초한 값을 포함한다. MMRP(30)는 하나의 입력 데이터 블록을 수신하면 최소 픽셀 값과 최대 픽셀 값을 결정하기 위해 수신한 입력 데이터 블록을 스캔한다. MMRP(30)는 이때 최대 픽셀 값으로부터 최소 픽셀 값을 빼고 1을 더하여(최소 - 최대 + 1), 픽셀 블록의 구간을 계산한다.

양자화기(20)는 상기 계산된 구간을 적어도 하나의 소정 구간이 상기 계산된 구간과 동일하거나 더 큰 소정 구간들의 세트와 비교하며, 하나의 소정 구간을 선택하고, 상기 선택된 소정 구간으로부터 도출된 양자화 테이블들을 억세스한다. 소정 구간은 실제 계산된 구간과 동일하거나 더 큰 상기 세트에서 최소 값인 소정 구간을 식별하는 최적 부합 분석(best fit analysis)에 의해 선택된다. 양자화 및 역양자화 테이블은 선택된 소정 구간의 영역내의 값을 포함하도록 맞추어지고, 따라서 전체 실제 구간의 값을 포함한다. 양자화기(20)는 DPCM 프로세싱을 채용하고, 예측 에러인 차이 값을 생성한다. 예측기(18)가 현재 예측 값을 생성시키고 있는 그 픽셀과 예측기(18)에 공급되는 픽셀 값이 동일한 픽셀 블록으로부터 유래한다면, 이러한 예측 에러는 실제 구간의 영역 안에 있다. 압축기(12)는 상기 파라미터를 따르며 유지한다. 주어진 픽셀 블록의 실제 구간은 종종 256(8비트 픽셀 값의 최대 값)보다 훨씬 더 작고, 소정 구간으로부터 도출된 테이블 레벨은 256으로부터 도출된 테이블 레벨보다 더 향상된 해상도를 생성하는데, 이는 선택된 소정 구간이 일반적으로 실제 구간의 값에 근사한 값이기 때문이다. 그러므로, 시스템 정확도와 효율은 구간에 대해 테이블 레벨을 맞춤으로써 증가한다.

입력 블록 데이터를 재구성하기 위해, 역양자화기(26)는 픽셀 블록을 양자화 할때 채용된 양자화 테이블에 억세스하기 위하여 어떤 소정 구간을 양자화기(20)가 사용하였는가를 알아야만 한다. 구간 및 다른 픽셀 블록 파라미터의 표현은 양자화된 픽셀 블록과 함께 파라미터 필드 내에서 메모리(14)에 저장된다. 양자화된 픽셀 블록과 함께 메모리(14)에 블록 파라미터 표현을 저장함으로써, 압축해제기(16)는 적합한 역양자화 테이블을 억세스하고, 픽셀 블록을 효과적으로 정확하게 재구성할 수 있다. 파라미터 필드에 포함되는 다른 픽셀 블록 파라미터는 예컨대, 최소 픽셀 블록 값이나 기준 픽셀 블록 값이 될 수 있다. 도 3은 파라미터 필드 및 압축 데이터의 하나의 가능한 구성을 도시한 것이다. 상기 실시예에서, 파라미터 필드는 압축 데이터 페이로드(payload)를 포함하는 데이터 패킷의 헤더로서 배열된다.

디스플레이된 영상 화질의 현저한 저하 없이 프레임 메모리를 최대로 줄이기 위해서, 파라미터 필드의 블록 파라미터에 의해 표현되고 있는 오버헤드 정보는 메모리(14)에 저장된다. 파라미터 필드를 저장하는데 사용된 모든 비트는 양자화된 픽셀을 저장하는데 사용하는 메모리를 감소시킨다. 그러므로, 본 발명을 채용하는 시스템은 대부분의 경우에 각 파라미터에 대해 8 비트에서 3 비트로 블록 파라미터 중 두 개의 변수 즉, 구간 및 최소 값을 저장하는데 요구되는 비트의 수를 감소시킨다. 상기 프로세스는 다음과 같이 이루어진다.

실제 구간은 최적으로 부합되는 것(best fit)을 결정하기 위해 소정 구간들의 세트와 비교된다. 소정 구간이 픽셀 블록에 대한 구간을 표현하기 위해 사용되는 값으로 되며, 그후 처리된다. 소정 구간은 픽셀 블록 내의 모든 픽셀 값이 표현되는 것을 보장하기 위해 실제 구간보다 더 크다. 소정 구간들의 세트는 7개의 값을 포함하며, 이 값들은 16, 32, 64, 96, 128, 192 및 256 이다. 상기 세트가 양자화기(20)와 역양자화기(26) 둘 다에 대해 사용될 수 있으므로, 소정 구간은 하나의 인덱스 값에 의해 파라미터 필드 안에서 표현될 수 있다. 인덱스는 2 진 표현을 하는데 있어서 3 비트만을 필요로 하는데, 이는 표현하기 위해 7 개의 소정 구간만 있으면 되기 때문이다.

상기 시스템은 유사한 방식으로 최소 픽셀 값을 다룬다. 7개의 소정 구간 중 5개에 있어서, 상기 시스템은 선택된 소정 구간에 고유한 8개의 최소 픽셀 값의 소정 세트를 억세스한다. 양자화기(20)는 실제 최소 픽셀 값을 상기 소정 세트의 값과 비교하고 실제 최소 값과 동일하거나 더 작은 소정 최소 값 중에서 가장 큰 소정 최소 값을 선택한다. 이 경우 상기 소정 최소값은 처리되고 있는 픽셀 블록을 위한 최소 픽셀을 표현하기 위하여 사용되는 값이 된다. 상기 세트는 양자화기(20)와 역양자화기(26) 둘 다에 대하여 사용될 수 있으므로, 소정 최소 값은 하나의 인덱스 값에 의해 파라미터 필드 안에 나타내어 질 수 있다. 상기 인덱스는 또한 2진 표현을 하는데 있어 3 비트를 필요로 하는데, 왜냐면 8 개의 소정 최소 픽셀 값만을 표현하면 되기 때문이다.

7 개의 구간 중 5개를 위한 8개의 소정 최소 픽셀 값의 세트는 아래의 방정식 1a로 정의된다. 방정식 1에 적용되는 5개의 구간은 32, 64, 96, 128 및 192이다. 상기 방정식은 제로로 시작하는 각 구간 최소 값에 대하여 일정한 선형 스텝(step)을 제공한다.

아래의 방정식 1은 실제 최소 픽셀 블록 값을 대체하는 세트 Q_min (R_s ,i)(방정식 1a)로부터 소정 최소 픽셀 값을 선택한다. MAX_i {f(x)}는 괄호 내의 조건을 만족하는 i의 최대 값은 Q_min 를 생성하는데 사용되는 것을 나타낸다.

Q_min = MAX_i {Q_min (R_s ,i)|Q_min (R_s ,i) < = X_min ; 0 <= i < = 7}, (1)

여기서,

Q_min (R_s ,i)= INT{i((256-R_s)/7)}; 0 < = i < = 7. (1a)

상기 방정식들에서, i는 오버헤드 파라미터 필드에서의 3 비트로 표현되는 인덱스 값이다. INT{f(x)}는 결과 값의 정수 부분만이 사용된다는 것을 나타낸다. 괄호내의 식 f(x)는 함수 INT가 연산하는 대상인, 예컨대 방정식 1에 있는 것과 같은 임의의 식을 나타낸다. 소정 구간 256에 있어서는 어떠한 최소 값도 저장되지 않는데, 왜냐면 256에 대한 최소 값은 8비트 워드에 있어서 제로(0)이기 때문이다. 소정 구간 16에 있어서, 원래의 8 비트 최소 값이 사용되는데, 이는 상기 구간에 대한 해상도가 방정식 1에 의해 사용가능한 최소값에 비해 작기 때문이다. 구간 16에 대한 최소 값을 생성하기 위해 방정식 1을 사용하는 것은, 실제 픽셀 값이 재구성시 재구성된 데이터 외부로 나가버리게 할 수 있다. 최소 값은 제로 값과 최소 블록 픽셀 값 사이의 거리를 나타내는 오프셋(offset) 값이다.

방정식 1은 양자화된 픽셀 블록이 재구성될 때 실제 픽셀 블록 값을 커버하기에 충분하지 않은 소정 구간을 선택할 수 있는데, 왜냐하면 소정 최소 값은 실제 최소 값보다 작기 때문이다. 예컨대, 만약 주어진 픽셀 블록에서 최소 픽셀 값이 100이고 최대 픽셀 값이 140 이면, 선택된 소정 구간은 64 이다. 방정식 1로부터 계산되는 선택된 소정 최소 픽셀 값은 82이다. 선택된 최소 값을 선택된 구간에 더한 결과는 146으로서 실제 최대 픽셀 값보다 훨씬 크다. 그러므로, 픽셀 블록의 모든 값은 선택된 소정 값에 의하여 표현될 것이다. 그러나, 만약 최대 픽셀 블록 값이 상기 값 대신에 160 이라면, 선택된 소정 값은 동일하게 유지되지만 완전하게 픽셀 블록의 영역을 표현하지는 못할 것이다(160 > 146). 이 경우에, 다음으로 높은 소정 구간인 96이 선택되고 새로운 선택된 소정 최소 값은 91이다. 91과 소정 구간 96의 합은 187인데, 이것은 실제 최대 픽셀 블록 값 160보다 훨씬 크다. 그러므로, 상기 구간으로부터 선택된 양자화 및 역양자화 테이블은 해당 블록의 모든 픽셀들을 위한 레벨들을 제공할 것이다. 양자화기 매퍼(28)는 소정 구간 및 최소 픽셀 값에 대한 첫번째 선택이 유효한지 아닌지, 그렇지 않은 경우 다음으로 큰 소정 구간이 필요한지 아닌지를 결정하기 위해 위에서 기술된 분석을 실행한다.

앞에서 언급한 바와 같이, 만약 예측 회로망이 동일한 블록내의 픽셀 값으로부터 예측 값을 유도한다면, 이때 실제 픽셀 값과 예측 픽셀 값 사이의 차이(E)는 다음의 한계 내에 있게 된다 :

- 구간 < E < 구간, (2)
여기서

구간 = X_max - X_min + 1 (3)

방정식 2에서, E는 예측 에러이다. 방정식 3에서, X_max 및 X_min 는 각각 실제 최대 및 최소 블록 픽셀 값이다. 그러므로, 블록으로부터 픽셀 데이터의 상기 구간은 양자화 및 역양자화 테이블이 수신하는 값과, 상기 테이블들이 특정 블록을 위해 제공해야만 하는 한계를 정의한다. 만약 구간이 워드 크기의 최대 값(8 비트 워드에 대해서는 256)보다 작으면, 양자화와 역양자화 테이블의 해상도는 증가될 수 있다.

루마 및 크로마 데이터 둘 모두는, 바이어싱된 네가티브 예측 에러에 의해 프로세싱된다. 그러므로, 루마 및 크로마 데이터에 대한 양자화 및 비-양자화 테이블은 포지티브 입력 값만을 수용하도록 설계된다. 바이어싱된 네가티브 예측 에러 값을 채용하는 양자화 및 역양자화 테이블은 픽셀 블록의 구간에 대해서만 설계된 테이블에 비하여 두배의 해상도를 갖는다. 상기 테이블들이 네가티브 및 포지티브 구간 사이의 모든 값들이 아니라 제로에서 포지티브 구간 값까지를 커버하는 값만을 필요로 하기 때문에, 해상도는 두배가 된다. 도 6A, 도 6B 및 도 6C는 소정 구간 64에 대하여, 각각 3-비트, 4-비트 및 5-비트 테이블을 도시한다. 양자화 이전에, 예측 에러 프로세서(27)(도2)는 결합기(22)로부터의 예측 에러가 포지티브인지 네가티브인지를 검출한다. 그 값이 포지티브면, 값의 변경 없이 양자화 매퍼(28)로 전달한다. 만약 값이 네가티브면, 값을 양자화 매퍼(28)에 전달하기 전에, 예측 에러 프로세서(27)는 소정 구간을 네가티브 예측 에러 값에 더한다. 네가티브 예측 에러 값이 네가티브 구간 값의 영역내에 있기 때문에, 포지티브 구간 값을 네가티브 예측 에러 값에 더하는 것은 바이어싱된 에러 값을 생성시킨다. 상기 바이어싱된 에러 값은 포지티브(제로 보다 더 큰)고, 포지티브 구간 값보다 작다. 양자화 매퍼(28)는 바이어싱된 및 바이어싱되지 않은 예측 에러 값 둘 모두를 수신하고 포지티브 소정 구간의 영역에 적응된 양자화 테이블에 의하여 상기 수신된 값들을 양자화한다. 양자화된 에러 값은 멀티플렉서(32)로 전달되고 그후 시스템 제어기(도시되지 않음)의 제어 하에서 메모리(14)에 저장된다. 상기 테이블은 네가티브 구간 값에서부터 포지티브 구간 값까지 대신에 제로에서 구간 - 1 까지의 값만을 양자화 하기 때문에, 상기 테이블의 해상도는 두 배가 된다.

도 4는 도 1의 역양자화기(26)의 블록도이다. 시스템 마이크로프로세서의 제어하에서, 디멀티플렉서(34)는 파라미터 필드와 양자화된 데이터를 포함하는 데이터 패킷을 수신한다. 디멀티플렉서(34)는 최소 픽셀 값 인덱스와 소정 구간 인덱스를 최소-최대-구간 디코더(MMRD: max-min-range decoder)(38)로 보낸다. 디멀티플렉서(34)는 압축된 첫번째 픽셀 값을 첫번째 픽셀 디코더(37)로 보내는데, 상기 첫번째 픽셀 디코더는 또한 MMRD(38)로부터 소정 재구성된 구간 및 최소 픽셀 값도 수신한다. 첫번째 픽셀 디코더(37)는 이 3개의 값을 사용하여 기준 픽셀을 재구성하고 이 기준 픽셀을 예측기(24)로 보낸다. 역양자화시, 디멀티플렉서(34)는 양자화된 값을 역양자화기 매퍼(36)로 보내며, 상기 역양자화기 매퍼는 예측 에러 값을 역양자화하고 가산기(39)로 전달한다. 가산기(39)는 예측 값을 상기 역양자화된 에러 값에 더하고, 더한 결과 값을 예측 에러 프로세서(35)에 전달하는데, 상기 예측 에러 프로세서는 상기 결과 값을 재구성된 최대 픽셀 블록 값과 비교한다. 만약 에러 값이 양자화 전에 바이어싱되어 네가티브 값에서 포지티브 값으로 변경되었다면, 상기 결과 값은 재구성된 최대 픽셀 값보다 더 큰 값이 될 것이다. 그렇지 않다면, 상기 결과 값은 재구성된 최대 픽셀 값보다 작거나 동일한 값이 될 것이다. 만약 예측 에러 프로세서(35)가 상기 에러 값이 바이어싱되었다고 결정하면, 상기 결과 값에서 소정 구간 값이 감산되고, 그럼으로써 상기 회로망의 양자화처리 부분에서 도입되었던 바이어스를 정정한다. 예측 에러 프로세서(35)와 첫번째 픽셀 디코더(37)는 상기 기준 픽셀을 포함하는 재구성 데이터를 적절한 순서로 출력 회로망(도시되지 않음)에 전달한다.

역양자화기(26)에서 사용할 수 있는 값은 양자화된 및/또는 인코딩된 값이다. 재구성된 양자화된 최소 픽셀 값(Q_min)은 실제 최소 픽셀 값보다 작거나 동일해야만 하고, 재구성된 양자화된 최대 픽셀 값(Q_max)과 재구성된 양자화된 구간 값은 대응하는 실제 값보다 크거나 동일해야만 한다. MMRP(30)는 위에서 논의한 바와 같이 이러한 요구가 부합되도록 보장한다. 임의의 픽셀 값이 Q_min보다 크거나 동일해야 하기 때문에, 소정 구간을 바이어싱을 포함하는 임의의 재구성 픽셀 값에 더하면 일반적으로 Q_max 보다 적어도 1 만큼은 큰 값이 생긴다.

그러나, 양자화 잡음 N_q 는, 양자화기(20)가 네가티브 예측 에러 값을 검출하고 그 값을 바어어싱하였는지 여부에 대한 부정확한 판단을 야기할 수 있다. 양자화 잡음은 실제 픽셀 값과 유손실(lossy) 양자화 테이블에서의 해상도에 의해 야기된 재구성 값 사이의 차이 값이다. 예측 에러 프로세서(35)는 재구성 레벨을 소정 구간에 더하고 이 결과를 Q_max 와 비교한다. 만약 상기 결과가 Q_max 보다 크다면, 정확한 재구성 픽셀 값을 얻기 위하여, 상기 소정 구간을 상기 결과 값에서 감산한다. 그러나 N_q 가 포지티브면, 상기 결과가 Q_max 보다 크게 되도록 야기할 수 있고, 예측 에러 프로세서(35)는 바이어싱된 예측 에러를 잘못 식별할 것이다. 마찬가지로, N_q 가 네가티브면, 상기 결과가 Q_max보다 작게 되도록 야기할 수 있고, 예측 에러 프로세서(35)는 바이어싱되지 않은 예측 에러를 잘못 식별할 것이다.

도 5A는 양자화기 매퍼(28)(도 2)가 자신의 출력이 양자화 잡음에 기인하여 오역되지 않을 것이라는 것을 보장하는 방법에 대해 예시한 것이다. 양자화기(80)는 세 개의 출력단에 양자화된 각각의 픽셀 값을 제공한다. 세 값은 양자화 테이블의 결정 포인트에 대한 최적의 재구성 레벨(I)과, 최적 레벨의 양쪽에 있는 재구성 레벨(I+1, I-1)이다. 결합기(84)는 최적의 재구성 값을 이용하여 재구성된 픽셀 값을 계산하고, 그 결과는 결합기(86)에 의해 Q_max와 비교된다. 예측기 에러가 바이어싱되었고(S2가 네가티브), 결합기(86)에서의 결과가 Q_max 보다 작으면(S1이 네가티브), 재구성시 예측 에러 프로세서(35)는 역양자화된 예측 에러 값이 바이어싱되지 않았다고 틀리게 판단할 수 있다. 이러한 문제를 방지하기 위해서, 상기 예측 에러를 위한 다음으로 큰 재구성 레벨에 해당하는 코드워드가 멀티플렉서(32)로 보내진다. 만약 예측 에러가 바이어싱되지 않았고(S2가 포지티브) 결합기(86)로부터의 결과가 Q_max(S1이 포지티브)보다 크다면, 재구성시 예측 에러 프로세서(35)는 역양자화된 예측 에러 값이 바이어싱되었다고 잘못 판단할 수 있다. 이러한 문제를 방지하기 위해서, 상기 예측 에러를 위한 다음으로 작은 재구성 레벨에 해당하는 코드워드가 멀티플렉서(32)로 전달된다. 이와 다른 모든 경우에 있어서는, 최적의 레벨이 선택되어 멀티플렉서(32)에 전달된다.

양자화 테이블에서의 첫번째 또는 마지막 레벨이 최적일 때, 그 다음의 더 큰 양자화 레벨 또는 더 작은 양자화 레벨만이 최적 레벨에 대해서 갖추어져 있다. 도 5B는 양자화 매퍼(28)에 의한 출력으로서 이용가능한 양자화기(80)로부터의 선택값을 예시하는 진리표를 나타내는데, 선택할 때 유닛(82)은 각각의 선택값을 사용한다. 양자화 잡음이 바이어스 에러 정정에 대한 분석을 틀리게 할 수도 있기 때문에, 반대 부호를 가진 양자화 잡음 값을 선택하는 것은 Q_max와 재구성된 픽셀 값 사이의 관계에 영향을 미치지 않을 것이다.

Nq의 절대값이 일반적으로 크지 않기 때문에, 양자화 매퍼(28)는 대개 최적의 양자화 레벨을 선택할 것이다. 양자화 매퍼(28)가 그 다음의 크거나 작은 레벨을 선택할 때, 이 선택에 의해 재구성된 픽셀안으로 추가 에러를 도입할 것이다. 그러나 이 에러는 알려져 있는 DPCM 양자화 테이블보다 훨씬 더 나은 해상도를 가진 테이블에서 이 문제를 정정할 수 있는 가장 가까운 레벨을 선택함으로써 최소화된다. 일반적으로, 이러한 정정은 디스플레이된 화상의 화질을 알아차릴 수 있을 정도로는 저하시키지 않는다.

양자화 해상도는 종종, 포지티브 값을 생성하기 위해 네가티브 예측 에러를 바이어싱함으로써 발생하는 인자 2 만에 의한 것보다, 더 많이 증가된다. 소정 구간의 선택에 의해서도 역시 증가된 양자화 해상도라는 결과가 발생한다. 예컨대, 주어진 픽셀 블록에 대해서 선택된 소정 구간이 16이라면, 4-비트 테이블은 무손실 방식으로 예측 에러 값을 정확하게 양자화할 것이다. 해상도는 구간 256(8비트에 대해)에서부터 구간 16(256/16)으로 인자 16만큼 증가한다. 동일한 포지티브 구간 값에 대하여 양자화/역양자화 테이블에서 포지티브 값만을 요구함으로써, 해상도는 또 다른 인자 2 만큼 증가하여 전체적으로 인자 32 만큼 증가한다. 이런 프로세스는 임의의 소정 구간 값으로부터 유도된 양자화/역양자화 테이블에 있어서 해상도에서의 증가를 계산하기 위해 사용될 수 있다.

MMRP(30)(도 2)가 하나의 크로마 픽셀 블록을 스캔하고 7개로 된 세트에서 하나의 소정 구간을 선택할 때, 데이터를 압축하기 위해 요구되는 실제 양자화 테이블을 감축하도록 상기 데이터가 스케일링(scale)될 수 있다. 소정 구간 32, 192 및 256에 있어서, 3개의 맞춤 테이블들로 된 세트가 존재한다. 이들은 위에서 이미 기술된 바와 같은 3, 4 및 5-비트 테이블이다. 3 개의 다른 소정 구간에 맞는(fitting) 데이터는 인자 2 만큼 스케일링 업된다. 소정 구간 32에 맞는 픽셀 블록은 구간 64에 의해 억세스되는 양자화 테이블을 이용하도록 스케일링된다. 소정 구간 96에 맞는 픽셀 블록에 있어서는, 192를 위한 양자화 테이블이 이용된다. 마찬가지로, 소정 구간 128에 맞는 픽셀 블록에 있어서는, 256을 위한 양자화 테이블이 이용된다. 데이터를 스케일링하는 것은 하드웨어와 소프트웨어의 복잡도를 줄이고, 해당 회로망 내에 요구되는 읽기 전용 메모리(ROM: read only memory)의 양을 줄인다. 재구성시, 스케일링된 픽셀 블록은 데이터 정확도를 유지하기 위해 역양자화된 후 2로 나누어진다.

루마 및 크로마 데이터 둘 모두를 위한 양자화 테이블 모두는 대응하는 중간점(midpoint)에 대해서 대칭되도록 구성된다. 도 6A, 도 6B 및 도 6C는 소정 구간 64를 위한 3, 4 및 5-비트 양자화 테이블을 도시한다. 대칭은 각 테이블의 반 만이 ROM에 저장되도록 허용하는 반면, 단순 하드웨어 회로가 각 테이블의 나머지 반을 구현한다. 이것은 ROM의 크기를 줄이므로, 제작 비용을 낮춘다.

양자화 테이블은 이하에 주어진 테이블의 중간점 주변으로 대칭을 이루는 관계식 즉 방정식들의 간단한 세트로 설계된다. 이러한 관계식에서, I는 양자화 레벨 인덱스; D 는 I번째 결정 포인트, Q_I 는 I번째 재구성 레벨; M은 한 테이블에서의 전체 레벨 수; 및 Rd는 양자화 구간이다. 결정 포인트는 양자화 테이블로 입력된 픽셀값이 한 레벨에서 상기 테이블 내의 다른 레벨로 이동하는 값이다. 상기 관계식은 다음과 같다:

M은 짝수; (4)

0 <=I<=(M/2)-1에 대해, D_I + D_M-1-I = Rd - 1; (5)

Q₀ = 0; (6)

Q_M/2 = Rd/2; (7)

1<=I<=M/2 에 대해, Q_I + Q_M-1 = Rd. (8)

도 6A, 도 6B 및 도 6C의 테이블은 회로망에서 사용되는 모든 양자화 테이블에 대한 이러한 관계식들에 따른다. 만약 상기 테이블이 바이어싱되지 않은 예측 에러 값을 수용하였다면, 다시 말해 포지티브 및 네가티브 값 둘 모두를 수용하였다면, M은 홀수였을 것이다.

또한 테이블의 출력 코드워드 심볼은, 테이블의 반만을 ROM에 저장되도록 허용하는 유리한 점을 가지면서 대칭성을 보장하기 위한 관계식을 가질 수도 있다. 이러한 관계식에서 모든 심볼은 위에서의 관계식에서와 동일하다. 유일하게 추가할 것은 I 번째에 대한 코드워드인 C_I 와 코드워드에서의 비트 수인 n이다. 이러한 관계식은 다음과 같다:

짧은 코드워드에 대해, C₁ = 0 및 C_M-1 = 1; (9)

C₀ = (2ⁿ ) - 2; (10)

C_M/2 = (2ⁿ ) - 1; (11)

2<=I<=(M/2)-1에 대해, C_I = 2I; (12)

1 <=I<=(M/2)-1 에 대해, C_(M/2)+1 = C_(M/2)-1 + 1; (13)

방정식 9부터 방정식 13까지의 관계는 테이블에 2진 형태로 표현된다. 만약 테이블이 바이어싱되지 않은 예측 에러 값을 수용하였다면, 다시 말해 포지티브 및 네가티브 값 둘 모두를 수용하였다면, 홀수인 3 비트 코드워드도 역시 있었을 것이다.

관계식 9 즉 방정식 9는 DPCM 예측 에러 값을 수신하는 양자화 테이블에 있어서 3비트 코드워드를 위한 통계적인 최적의 위치를 정의한다. 억세스될 수 있는 가능성이 가장 큰 재구성 레벨에 상기 짧은 코드워드를 놓음으로써, 시스템은 다른 목적을 위해 저장용 비트를 절약하도록 최적화된다. 짧은 코드워드들을 사용하는 것은 양자화 테이블에서 사용할 수 있는 레벨의 수를 줄이지만, 비트 절약은 해상도 손실을 능가하는데, 왜냐하면 일반적으로 오버헤드 정보를 수용하고 코드워드 당 4 비트 평균을 유지하기에 충분한 비트가 메모리 안에서 절약되기 때문이다.

테이블은 테이블의 중간점을 중심으로 대칭이기 때문에, 중간점 레벨을 포함하는 테이블 레벨들의 반만이 메모리에 실제로 저장될 필요가 된다. 나머지 레벨들은 회로에 의해 매핑될 수 있다. 도 7은, 역양자화시 상기 나머지 테이블 재구성 값들을 매핑하기 위한, 그리고 테이블의 양 반쪽에 대한 모든 8-비트 재구성된 픽셀 값을 출력하기 위한, 하나의 간단한 하드웨어 구현예를 도시한다.

코딩 제어기(29)(도 2)와 디코딩 제어기(33)(도4)는 크로마 픽셀 블록에 대해서 상호 유사하지만 반전된 동작(inverse operation)을 실행한다. 이들 제어기 양자는, 각 블록에 대해 프로세싱되는 픽셀의 수, 및 오버헤드 정보를 위해 필요하거나 보존되는 비트 수를 카운트하는 4개의 레지스터를 포함한다. 하나의 레지스터, 즉 구간 레지스터는 어떤 소정 구간이 현재 프로세싱되고 있는 픽셀 블록을 나타내는가를 식별하는 플래그(flag) 레지스터이다. 상기 레지스터들을 이용하여, 제어기(29, 33)는 3, 4 또는 5-비트 양자화 테이블 중 하나를 프로세싱되는 각 픽셀에 대해 선택하고, 모든 오버헤드 정보를 포함하여 상기 픽셀 블록이 메모리(14)에 저장되기 위해 소정 크기로 압축되고 그후 원래의 픽셀 블록으로 압축해제 및 재구성되는 것을 보장한다.

크로마 데이터를 위해 포함되는 오버헤드 정보는, 저장될 블록 파라미터에 의존하여 소정 비트 수가 필요하다. 도 8은 각각의 소정 구간에 대한 각각의 블록 파라미터에 대해서 요구되는 오버헤드 비트 수를 도시한다. 기준 픽셀을 포함하여 각 픽셀은 메모리(14)에 예비된 평균 4개 비트를 갖는다. 제어기(29)는 오버헤드를 위해 사용되는 비트의 전체 수보다 4개 더 작은 비트를 보상한다. 각 소정 구간에 대해 오버헤드 비트를 보상하는데 있어 필요한 비트의 수는 도 8의 마지막 열에 도시된다.

제어기(29)의 일차적인 목적은, 각각의 픽셀을 4 또는 5-비트 테이블 중 하나로 인코딩하는 것이며, 또한 모든 블록 픽셀들이 상기 예비된 공간 안에 맞아들어가도록 보증하는데 필요할 때만 3-비트 테이블을 사용하는 것이다. 4 및 5-비트 테이블에 있는 짧은, 즉 3-비트 코드워드는 상기 목적을 충족하는 최상의 기회를 제공한다. 짧은 코드워드는 테이블 내에서 DPCM 데이터에 대하여 억세스될 수 있는 가능성이 가장 큰 레벨에 통계적으로 배치되기 때문에, 각 블록은 종종 3-비트 양자화 테이블을 사용하지 않은 채 압축될 것이다. 더욱이, 일반적으로 임의의 주어진 픽셀 블록 내의 몇몇 픽셀은 5-비트 코드워드로 양자화될 것이므로, 따라서 해상도와 디스플레이 화질을 향상시킨다. 그러나, 만약 픽셀 블록이, 요구되는 오버헤드 비트수를 보상하기에 충분하게 자주 4 및 5-비트 양자화 테이블 안에 있는 짧은 코드워드를 억세스하지 않는다면, 제어기(29)는 3-비트 양자화 테이블을 억세스 할 것이다. 제어기(29)는 각 픽셀 블록의 마지막 N 비트를 낮은 우선권 픽셀(low priority pixels)(LPP)로 식별하는데, 여기서 N은 해당 픽셀 블록에 대하여 보상된 오버헤드 비트의 수이다. LPP가 프로세싱되고 있는 때 및 얼마나 많은 오버헤드 비트가 보상되지 않고 남아있는지를 식별하는 카운터에 기초하여, 제어기(29)는 LPP에 대하여 3-비트 양자화 테이블을 선택한다. 압축되어야 할 남아있는 픽셀의 수가 보상되지 않고 남아있는 오버헤드 비트의 수와 동일할 때까지는, 제어기(29)는 3-비트 양자화 테이블을 선택하지 않을 것이다.

도 9A, 9B 및 9C는 제어기(29, 33)의 흐름도를 도시한 것이다. 두 제어기는 동일한 방식으로 동작하고 픽셀 값을 압축하거나 압축해제하기 위한 동일한 단계를 수행한다. 제어기(29, 33)에 대한 설명을 더 간단히 하기 위해, 압축 제어기(29)만을 설명될 것이다.

시작 단계에서, 4개의 레지스터가 각 크로마 픽셀 블록의 시작부분에서 초기화된다. 구간 레지스터는 현재 픽셀 블록을 위한 소정 구간에 따라 코딩된다. 오버헤드 레지스터는 도 8에 도시된 바와 같은, 제어기(29)가 보상해야 하는 오버헤드 비트의 수로 설정된다. 이 레지스터는 LPP 하나가 프로세싱될 때마다 하나씩 감소된다. 비트-절약 레지스터는 오버헤드 레지스터의 네가티브 값으로 초기화되고, 짧은 코드워드 하나가 사용될 때마다 하나씩 증가된다. 픽셀-카운트 레지스터는 현재 픽셀 블록 안의 픽셀 수의 네가티브 값으로 초기화된다. 이 레지스터는 픽셀 하나가 프로세싱될 때마다 하나씩 증가된다. 픽셀-카운트는 프로세싱되고 있는 픽셀이 LPP인지 여부를 식별하기 위하여 사용된다.

도 9A의 시작 단계에서, 하나의 8-비트 픽셀 값이 단계(100)로 전달되고 상기 픽셀이 낮은 우선권 픽셀(LPP)인지 여부를 식별한다. 만약 그렇다면 단계(102)에서는 비트-절약과 오버헤드를 더하고 그 결과를 제로와 비교한다. 이것은 중요한 단계인데, 왜냐면 만약 충분한 비트가 이 시점에서 절약되어 있지 않다면, 3-비트 양자화 테이블이 억세스되고 3-비트 코드워드가 단계(104)에서의 픽셀을 압축하기 위해 사용되기 때문이다. 현재 픽셀이 LPP이기 때문에, 모든 프로세싱된 선행 픽셀들은 이 픽셀 블록 안의 모든 오버헤드 비트를 보상하기에 충분한 횟수만큼 4-비트 테이블 안의 짧은, 즉 3-비트 코드워드로 압축되지 않았을 것이다. 그러므로, 비트-절약 + 오버헤드 레지스터 값이 0 보다 크지 않는 경우라면, 1 비트가 절약되어야 하며 또한 3-비트 즉 저 해상도 테이블이 상기 픽셀을 압축하는데 사용되어야만 한다. 동시에, 비트-절약 및 픽셀-카운트 레지스터는 하나씩 증가되고, 오버헤드 레지스터는 하나씩 감소된다. 이 지점에서, 상기 픽셀은 압축되고 그 다음 픽셀이 시작 단계부터 프로세싱된다.

단계(102)에서 결과가 제로보다 크면, 단계(106)은 비트-절약이 제로보다 큰가를 결정한다. 단계(102)에서 결과가 제로보다 크지 않다면, 이 지점까지의 오버헤드만을 보상하도록 절약된 충분한 비트가 존재하며, 보상되지 않은 오버헤드 비트의 수와 동일한 수의 LPP가 존재한다. 이때 단계(104)는 비트-절약과 픽셀 카운트를 증가시키고 오버헤드를 감소시키고, 3비트 테이블로부터 3비트 코드워드를 출력한다. 단계(106)에서 비트-절약이 제로보다 더 크지 않으면, 단계(108)은 비트-절약 = 0 이고 범위 = 16인 특정한 경우인가를 체크한다. 만약 그런 경우라면, 단계(110)는 짧은 코드워드 없는 16 레벨의, 4-비트 양자화 테이블을 억세스하는데, 왜냐하면 상기 픽셀에 대하여 비트를 절약할 필요가 없기 때문이다. 픽셀-카운트는 하나 증가되고, 오버헤드는 하나 감소되고, 그 다음 픽셀이 압축을 위해 검색된다. 단계(108)의 결과가 '아니오'라면, 단계(112)에서 현재 소정 구간에 대한 4-비트 테이블이 억세스된다. 단계(114)는 픽셀 값이 상기 4-비트 테이블의 짧은 코드워드 레벨로 떨어지는가를 체크한다. 만약 그렇다면, 단계(116)는 비트-절약과 픽셀 카운트를 하나 증가시키고, 오버헤드를 하나 감소시키고, 3-비트 코드워드를 출력한다. 만약 그렇지 않다면, 단계(118)은 픽셀 카운트를 하나 증가시키고, 오버헤드를 하나 감소시키고, 4-비트 코드워드를 출력한다. 단계(116)와 단계(118) 이후에는, 그 다음 픽셀이 시작 단계에서 시작하는 프로세싱을 위해 검색된다.

픽셀이 단계(100)에서 LPP라는 것이 결정되었음을 기억하면서 단계(106)로 되돌아가, 만약 비트-절약이 제로보다 크다고 하면, 이때 프로세싱은 도 9B에서 계속된다. 비트-절약이 제로보다 크기때문에, 픽셀 블록에서 상기 지점까지 절약된 충분한 수의 비트보다 더 많은 수의 절약된 비트가 있다. 그러므로, 단계(120)에서 고 해상도 5-비트 테이블이 사용된다. 5-비트 테이블은 짧은 코드워드를 포함하며, 단계(122)는 픽셀 값이 테이블의 짧은 코드워드 레벨에 떨어지는지를 결정한다. 만약 그렇지 않다면, 단계(132)는 픽셀 카운트를 하나 증가시키고, 비트-절약과 오버헤드를 하나 감소시키고, 5-비트 코드워드를 출력한다. 만약 그렇다면, 단계(124)는 너무 많은 비트가 절약되었는지를 결정하기 위해 비트-절약과 픽셀 카운트를 더한다. 절약된 비트의 수가 너무 크면, 시스템 동기화는 유지되지 않을 것이다. 이문제 및 상기 시스템이 따라 잡을 때까지 압축된 데이터를 홀딩하기 위한 버퍼의 요구를 방지하기 위하여, 3비트 코드워드는 제로로 패딩될 수 있다. 단계(124)의 결과는 픽셀 압축의 후속되는 경로를 결정한다. 만약 상기 결과가 제로보다 작다면, 충분한 비트가 절약된 것이 아니고, 단계(126)에서 제로 패딩은 발생되지 않는다. 비트-절약과 픽셀 카운트는 하나 증가되고, 오버헤드는 하나 감소되고, 3비트 코드워드가 출력된다. 만약 상기 결과가 제로와 같다면, 3비트 코드워드는 하나 더 너무 많은 비트를 절약하게 될 것이다. 따라서, 단계(128)에서 상기 코드워드는 하나의 제로로 패딩되고, 픽셀 카운트는 하나 증가되고, 오버헤드는 하나 감소되며, 패딩된 4비트 코드워드가 출력된다. 단계(124)의 결과가 1이면, 3비트 코드워드는 두개 더 너무 많은 비트를 절약하게 될 것이다. 그러므로 단계(130)에서 코드워드는 2개의 제로로 패딩되고, 픽셀 카운트는 하나 증가되며, 비트-절약과 오버헤드는 하나 감소되고, 패딩된 5비트 코드워드가 출력된다. 단계(126, 128, 130 및 132) 이후에, 상기 픽셀의 압축은 완료되고, 프로세싱을 위해 그 다음 픽셀이 시작 단계에서 검색된다.

만약 단계(100)에서 상기 픽셀은 LPP가 아니라고 식별되면, 프로세싱은 비트- 절약이 제로와 비교되는 단계(134)로 간다. 비트-절약이 제로보다 크지 않다면, 단계(108)부터 단계(118)이 하나만 다르고, 단계(136)부터 단계(146)에 의해 반복된다. 단계(110, 116, 118)는 상기 경로에 대한 프로세싱된 픽셀은 LPP이기 때문 오버헤드를 감소시키는 반면, 단계(138, 144, 146)에서 프로세싱된 픽셀은 LPP가 아니고 따라서 오버헤드는 감소되지 않는다.

만약 단계(134)에서 비트-절약이 제로보다 더 크면, 단계(148)로부터 단계(160)은 5비트 테이블과 제로 패딩 분석을 채용하는 단계(120)로부터 단계(132)를 반복한다. 여기서도 역시, 단계(148)에서 단계(160)에 의해 프로세싱된 픽셀이 LPP가 아니기 때문에, 오버헤드는 단계(154, 156, 158, 160)에서 감소되지 않는다. 모든 단계(138, 144, 146, 154, 156, 158, 160) 후에, 압축은 완료되고, 프로세싱을 위해 그 다음 픽셀이 시작 단계에서 검색된다.

제어기(29)의 목적은 가능한한 가장 높은 해상도 양자화 테이블로 각 크로마 픽셀을 프로세싱하는 것이다. 픽셀 데이터 값이 공간적 표현이기 때문에, 블록의 시작부분에 대부분의 정보를 포함하는 변형된 블록 데이터와는 달리, 각 픽셀 값은 디스플레이에 대해 중요한 정보를 포함한다. 이것이 바로 제어기(29)가 보상해야하는 비트의 수와 픽셀 블록에서의 상대적인 위치를 고려하여 각 픽셀이 개별적으로 프로세싱되야 하는 이유이다.

다시 도 1을 참조하면, 양자화된 픽셀 블록과 파라미터 필드가 픽셀 재구성 및 디스플레이에 필요하지 않을 때까지, 메모리(14)는 양자화된 픽셀 블록과 파라미터 필드를 저장한다. 데이터가 메모리(14)안에 있는 시간 동안, 데이터는 공통 데이터 버스를 사용하여 마이크로프로세서의 제어하에 있는 압축해제기(16)를 거쳐 후속 디스플레이 프로세서에 의해 억세스되어 디코드될 것이다. 압축기(12)와 압축해제기(16)는 공통 집적회로에 내장되고 유사한 설계와 구성을 보여주므로 집적회로가 단순화된다. 메모리(14)는 집적 회로 외부에 존재하여, 메모리(14)의 크기가 특정 시스템의 신호 프로세싱 요구를 수용하는 필요한 바에 따라 선택되는 것을 허용하는 것이 유리하다. 이것은 예컨대, 감소된 해상도 디스플레이를 사용하는 MPEG 디코더에 대해서 더 적은 프레임 메모리를 요구하는 감소된 비용의 가전 텔레비전 수신기의 경우에 제작비용을 절약할 수 있게 한다. 더욱이 메모리(14)가 집적회로의 외부에 있더라도, 단일화된 메모리 구조 아키텍처 기술은 메모리(14)내의 임의의 미사용 저장 지역을 다른 시스템 요소에 의해 사용될 수 있게 허용한다. 이것은 전체 시스템 비용을 더 줄이며 전체 시스템 성능을 증가시킨다. 또한 절약된 저장 영역은 통상적으로 다른 시스템 구성 요소에 의해 사용될 수 있으므로 전체 시스템 성능을 증가시킨다.

도 10은 텔레비전 수신기에서 실제 디지털 신호 프로세싱 시스템의 부분을 도시한 것으로서, 위에서 언급한 본 발명에 따른 장치를 포함한다. 도 10의 디지털 텔레비전 수신기 시스템은 상세하게 묘사하는데 있어서서의 부담을 줄이기 위해 단순화되었다. 예컨대, 여러 소자, 판독/기록 제어, 클록 발생기 회로망 및 확장 데이터 출력(EDO) 또는 동기형(SDRAM), 램버스 디램(Rambus DRAM)(RDRAM) 또는 그 밖의 종류의 램이 될 수 있는 외부 메모리와 인터페이스용 제어 신호와 연관된 FIFO 입력 및 출력 버퍼들은 도시되어 있지 않다.

도 1과 도 10의 공통 요소는 동일한 참조번호를 갖는다. 신호 프로세서(72)의 소자들은, 유닛(70)만을 제외하고, SGS-톰슨 마이크로일렉트로닉스의 상업적으로 얻을 수 있는 STi 3500A MPEG-2/CCIR 600 비디오 디코더 집적 회로에서 발견되는 소자에 대응한다.

간략하게는, 도 10의 시스템은 마이크로프로세서(40), 버스 인터페이스 유닛(42)과 내부 제어 버스(46)에 접속되는 제어기(44)를 포함한다. 상기 예에서, 마이크로프로세서(40)는 MPEG 디코더(72)를 포함하는 집적 회로의 외부에 위치된다. 192 비트 폭의 내부 메모리 버스(48)는 압축기(12), 유사한 압축해제기(16, 50), 및 외부 프레임 메모리(14)에서/로 데이터를 주고받는 통로이다. 유닛(12, 16 및 50)은 인에이블 제어 신호에 따라, 제어기(44)를 거쳐 마이크로프로세서(40)로부터 압축 및 압축해제 인자 제어 신호를 수신한다. 또한 요청(Request) 입력을 수신하고 메모리 어드레스(Adress) 출력, 판독 인에이블(Read Enable) 및 기록 인에이블(Write Enable) 출력뿐만 아니라 승인 출력을 제공하는 국부 메모리 제어 유닛(52)이 포함된다. 메모리 제어 유닛(52)은 실시간 어드레스와 메모리(14)를 제어하기 위한 제어 신호를 생성한다. 메모리 제어 유닛(52)은 또한 국부 클록 발생기(도시되지 않음)로부터의 입력 클록 신호(Clock In)에 응답해서 출력 클록 신호(Clock Out)를 제공한다. 마이크로프로세서(40)는 메모리(14)를 비트 버퍼, MPEP 디코딩을 위한 비디오 프레임 저장 섹션 및 프레임 저장 버퍼, 및 디스플레이 프로세싱과 온스크린 디스플레이 맵으로 분할한다.

디스플레이 프로세서(54)는 영상 재구성 디스플레이 장치(56)로 디스플레이를 위한 소정 공통 포맷으로 압축해제된 영상 포맷을 변환하는데 필요한 바와 같은 수평 및 수직 재 샘플링 필터를 포함한다. 예컨대, 시스템은 525 라인의 비월주사, 1125 라인의 비월주사 또는 720 라인의 순차주사 같은 포맷에 해당하는 영상 시퀀스를 수신하여 디코딩할 수 있다. 텔레비전 수신기는 모든 수신기 포맷에 대하여 하나의 공통 디스플레이 포맷을 사용할 것이다.

외부 인터페이스 회로망(58)는 MPEG 디코더와 외부 마이크로프로세서(40)사이의 제어 및 구성 정보를 운반하며, 이에 더하여 MPEG 디코더에 의해 프로세싱되도록 입력 압축 신호 데이터를 전달한다. MPEG 디코더 시스템은 마이크로프로세서(40)를 위한 보조프로세서용-프로세서(coprocessor-processor)와 유사하다. 예컨대, 마이크로프로세서(40)는 디코딩될 각 프레임에 대하여 MPEG 디코더로 디코드 명령을 발한다. 상기 디코더는 연관된 헤더 정보의 위치를 찾고, 그후 마이크로프로세서(40)가 판독한다. 상기 정보에 의해, 마이크로프로세서(40)는 예컨대 프레임 형태, 양자화 매트릭스 등을 고려하여 디코더를 구성하기 위한 데이터를 발하고, 그후 디코더는 적절한 디코드 명령을 발한다. 위에서 언급된 SGS - 톰슨 STi 3500A 집적 회로 장치를 위한 기술 명세서 자료는 MPEG 디코더 작동 방법에 관한 추가 정보를 제공한다.

마이크로프로세서(40)는, 멀티플렉서(32)(도2)와 디멀티플렉서(34)(도4)의 작동을 제어하고, 요구될 때 유닛(12, 16, 및 50)용 압축/압축해제 인자를 확립하기 위하여 메모리 제어기(52)로 수신기 제작자에 의해 프로그램된 모드 제어 데이터를 전달한다. 개시된 시스템은 예컨대 지상 방송, 케이블 및 위성 전송 시스템과 관련될 수 있는 여러 디지털 데이터 프로세싱 구조의 맥락에서 MPEG 규격의 모든 레벨과 모든 프로파일에 대해 사용될 수 있다.

도 10은 또한 입력 고 해상도 비디오 신호를 프로세싱하기 위한 텔레비전 수신기에서 발견될 수 있는 것 같은 디지털 비디오 신호 프로세서(72)의 부분을 도시한 것이다. 신호 프로세서(72)는 아날로그 채널(도시되지 않음)을 거쳐 표준 해상도 비디오 신호를 수신하고 프로세싱하기 위한 장치들을 포함하는 집적 회로에 포함될 수 있다. 신호 프로세서(72)는 프레임 메모리(14)를 포함하여 블록(60, 62, 64, 66, 68 및 70)에 의해 구성되는 종래의 MPEG 디코더를 포함한다. 예컨대, 앙(Ang) 등의 1991년 10월자 IEEE Spectrum에 "Video Compression Makes Big Gains"에서는 MPEG 인코더 및 디코더의 동작을 기술하고 있다.

신호 프로세서(72)는 예컨대 입력 신호 복조 후에 데이터 패킷을 분리하는 전송 디코더와 같은 선행 입력 프로세서(도시되지 않음)로부터 MPEG 코딩된 데이터의 제어된 데이터 스트림을 수신한다. 이 예에서, 수신된 입력 데이터 스트림은 미국 고 해상도 지상 텔레비전 방송 시스템을 위한 그랜드 얼라이언스(Grand Alliance) 규격에 기술되는 바와 같이 고 해상도 영상 자료(1920 x 1088 픽셀)을 나타낸다. 입력 데이터 스트림은 MPEG 압축 표준을 사용하는 압축된 영상 시퀀스를 나타내는 계층형 데이터 스트림의 형태를 하고 있다. 주기적으로, 데이터 블록은 압축된, 즉 코딩된 인트라프레임(intraframe)과 인터프레임(interframe) 정보를 나타낸다. 인트라프레임 정보는 I-프레임 앵커 프레임을 포함한다. 일반적으로, 인터프레임 정보는 인접 화상 프레임사이의 영상 차를 나타내는 추정 움직임 코딩 잉여 정보를 포함한다. 인터프레임 움직임 코딩은 이전 재구성 영상에서의 블록과 프로세싱되고 있는 현재 블록사이의 오프셋을 나타내는 움직임 벡터를 생성시키는 단계를 포함한다. 현재 및 이전 블록사이의 최상의 매칭을 나타내는 움직임 벡터는 코딩되어 전송된다. 또한, 각 움직임 보상된 8 x 8 블록과 앞선 재구성 블록사이의 차이(잉여)는 전송되기 전에 이산 코사인 변환(DCT)과, 양자화 및 가변 길이 코딩(VLC)된다. 위에서 설명하는 바와 같은 앙 등에 의해 공표된 것을 포함하여 여기에 관계되는 여러 공표된 문건들은 상세하게 움직임 보상 코딩 프로세싱을 설명하고 있다.

버퍼(60)는 입력 압축 픽셀 데이터 블록을 받아들이며, 그후 가변 길이 디코더(VLD)(62)에 의해 가변 길이 디코딩된다. 버퍼(60)는 주 레벨, 주 프로파일 MPEG 데이터 스트림의 경우에서는 1.75 메가비트의 저장 용량을 나타낸다. 역양자화기(inverse quantizer)(64)와 역 이산 코사인 변환기(IDCT)(66)는 VLD(62)로부터의 디코딩된 압축 데이터를 압축해제한다. IDCT(66)로부터의 출력 데이터는 가산기(68)의 한 입력단에 전달된다.

버퍼(60)로부터의 신호는 평활한 데이터 흐름을 보장하기 위해 역양자화기(64)의 양자화 스텝의 크기를 제어한다. VLD(62)는 기술될 바와 같이 디코딩된 움직임 벡터를 움직임 보상 유닛(70)에 제공한다. VLD(62)는 또한 알려져 있는 바와 같이(간단화를 위해 도시하지 않음) 인터/인트라 프레임 모드 선택 제어 신호를 생성한다. 유닛(62, 64, 및 66)에 의해 실행되는 동작은 송신기에 위치된 인코더에 대하여 역으로(inverse) 대응하는 동작이다.

유닛(70)의 출력단으로부터 제공된 예측 영상 데이터와 유닛(66)으로부터의 잉여 영상 데이터를 더해서, 가산기(68)는 비디오 프레임 메모리(14)의 콘텐트에 기초한 재구성된 픽셀을 제공한다. 신호 프로세서(72)가 전체 프레임의 픽셀 블록들을 프로세싱 완료했을 때, 프레임 메모리(14)는 최종 재구성된 영상을 저장한다. 인터프레임 모드에서, VLD(62)로부터 얻어진 움직임 벡터는 유닛(70)으로부터의 예측 블록의 위치를 제공한다.
가산기(68), 메모리(14)와 움직임 보상 유닛(70)을 포함하는 영상 재구성 프로세스는 프레임 메모리(14)에 데이터 저장을 하기에 앞서 블록 압축기(12)의 사용으로 인해 현저하게 감소된 메모리 요구를 나타낸다는 유리한 점이 있다. 프레임 메모리(14)의 크기는 예컨대 50% 압축 인자가 사용될 때 50퍼센트(50%)까지 감소될 수 있다. 유닛(50)은 유닛(12)의 역함수를 실행하고, 위에서 기술된 압축해제기와 유사하다. 압축해제기(50)는 동작 보상기(70)가 위에서 기술한 바와 같이 역할을 하도록 영상 블록을 재구성한다. 압축기(12)와 압축해제기(16, 50)는 본 발명의 원리에 따라 구성된다. 도 1, 도 2, 도 4, 도 5A 및 도 7은 유닛(12, 16 및 50) 내부를 상세히 도시한 것이다.

상술한 바와 같은 본 발명은 디지털 비디오 프로세서의 메모리 요구를 줄이기 위한 장치 등에 이용가능한데, 특히, 본 발명은 메모리에 저장하기 전에 픽셀 정보를 정확하게 압축하기 위한 장치 등에 이용가능하다.

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32. 압축된 영상 픽셀 블록의 데이터 스트림을 수신하기 위한 디지털 영상 프로세싱 시스템으로서, 상기 시스템은:

    상기 압축된 영상 픽셀 블록을 압축해제(decompressing)하여 영상 픽셀 블록을 제공하는 압축해제 수단과;

    상기 영상 픽셀 블록 각각을, 압축된 휘도 픽셀 표현의 평균 비트 수가 압축된 색도 픽셀 표현의 평균 비트 수보다 적어도 하나의 비트만큼 더 크게 되도록 하는 픽셀 표현들을 제공하도록 재압축(recompressing)하는 회로와;

    상기 재압축된 픽셀 표현을 저장하기 위한 메모리를

    포함하며,

    여기서 상기 재압축하는 회로는:

    상기 픽셀 표현으로부터 예측 에러 값을 생성하는 예측기와;

    상기 영상 픽셀 블록의 각각으로부터 하나의 블록 파라미터를 유도하기 위한 제 2 회로와;

    재압축 이전에 네거티브 예측 에러 값을 바이어싱하여 포지티브 값을 생성하는 예측 에러 프로세서; 및

    각 재압축된 픽셀 블록과 각 대응하는 블록 파라미터가 미리결정된 비트 수와 같도록 보장하는 제어기를

    포함하는, 압축된 영상 픽셀 블록의 데이터 스트림을 수신하기 위한 디지털 영상 프로세싱 시스템.
33. 제 32 항에 있어서, 상기 제 2 회로는 영상 픽셀 블록의 픽셀값 구간을 미리결정된 구간들의 세트에 부합시켜서 하나의 미리결정된 구간을 선택하며, 상기 선택된 미리결정된 구간은 그 미리결정된 구간에 대해 맞추어진 압축 테이블들의 세트를 액세싱하는데 사용되는, 압축된 영상 픽셀 블록의 데이터 스트림을 수신하기 위한 디지털 영상 프로세싱 시스템.
34. 제 33 항에 있어서, 상기 압축 테이블들의 세트는 짧은 코드워드들을 포함하는, 압축된 영상 픽셀 블록의 데이터 스트림을 수신하기 위한 디지털 영상 프로세싱 시스템.
35. 제 33 항에 있어서, 상기 압축 테이블들의 세트는 대칭적인, 압축된 영상 픽셀 블록의 데이터 스트림을 수신하기 위한 디지털 영상 프로세싱 시스템.
36. 제 32 항에 있어서, 상기 블록 파라미터는 인코딩되어 상기 재압축된 픽셀 블록의 파라미터 필드로서 배열되며, 상기 파라미터 필드 및 상기 재압축된 픽셀 블록은 데이터 패킷을 형성하는, 압축된 영상 픽셀 블록의 데이터 스트림을 수신하기 위한 디지털 영상 프로세싱 시스템.
37. 제 33 항에 있어서, 상기 픽셀 블록의 상기 블록 파라미터는 최소 픽셀값, 최대 픽셀값, 기준 픽셀값, 및 상기 미리결정된 구간 중 하나인, 압축된 영상 픽셀 블록의 데이터 스트림을 수신하기 위한 디지털 영상 프로세싱 시스템.
38. 제 32 항에 있어서, 상기 데이터 스트림은 MPEG 인코딩된 데이터 스트림인, 압축된 영상 픽셀 블록의 데이터 스트림을 수신하기 위한 디지털 영상 프로세싱 시스템.
39. 휘도 데이터와 색도 데이터를 포함하되, 상기 휘도 데이터는 상기 색도 데이터보다 더 많은 픽셀에 의해 표현되는, MPEG 코딩된 영상 픽셀 블록을 처리하기 위한 디지털 영상 프로세싱 시스템으로서,

    MPEG 코딩된 영상 픽셀 블록을 압축해제하여 휘도 및 색도 데이터를 포함하는 영상 픽셀 블록을 제공하는 압축해제기와;

    상기 영상 픽셀 블록으로부터의 픽셀 표현을, 상기 휘도 및 색도 데이터가 미리결정된 평균 비트 수로 압축되고, 또한 휘도 픽셀 표현이 색도 픽셀 표현보다 적어도 하나의 비트만큼 더 크게 되도록 한, 재압축된 픽셀 표현으로 재압축하는 회로와;

    상기 재압축된 픽셀 표현을 저장하는 프레임 메모리와;

    상기 재압축된 픽셀 표현을 재구성된 픽셀로 압축해제하는 압축해제기; 및

    상기 메모리로부터의 픽셀 정보를 수신하여, 표준 NTSC 해상도보다 더 높은 해상도를 나타내는 영상 디스플레이 디바이스로 전달하는 디스플레이 프로세서를

    포함하고,

    여기서, 상기 회로는 예측 에러값을 처리하는 예측 네트워크를 포함하고;

    상기 재압축된 픽셀 표현은 상기 예측 에러값이며;

    상기 예측 에러값은 차동 펄스 코드 변조 값이고;

    상기 재압축은 네거티브 예측값을 포지티브 예측값으로 바이어싱함으로써 용이하게 되는,

    영상 픽셀 블록을 처리하기 위한 디지털 영상 프로세싱 시스템.

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