KR100542992B1 - Flat panel display device comprising polysilicone thin film transistor - Google Patents
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Abstract
본 발명은 다결정 실리콘 박막 트랜지스터를 포함하는 평판 표시 소자에 관한 것으로, 게이트 라인과 데이터 라인으로 구분되고 상기 게이트 라인과 데이터 라인에 의해 인가되는 신호에 의해 구동하는 박막트랜지스터를 구비하는 화소부 및 상기 게이트 라인과 데이터 라인에 각각 연결되어 상기 화소부에 신호를 인가하는 박막트랜지스터를 구비하는 구동 회로부를 포함하고 있으며, BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel display device including a polycrystalline silicon thin film transistor, comprising: a pixel portion having a thin film transistor, which is divided into a gate line and a data line, and driven by a signal applied by the gate line and the data line, and the gate. A driving circuit unit connected to a line and a data line, respectively, and having a thin film transistor for applying a signal to the pixel unit;
상기 구동 회로부에 구비된 박막트랜지스터의 액티브 채널 영역에 형성되며 전류의 방향선과 만나는 다결정 실리콘의 결정립 경계의 평균 개수가 동일한 액티브 채널의 단위 면적에 대하여 상기 회로부에 구비된 박막 트랜지스터의 액티브 채널 영역에 형성되며 전류의 방향선과 만나는 다결정 실리콘의 결정립 경계의 평균 개수보다 적어도 1 이상 적은 것을 특징으로 하는 다결정 실리콘 박막트랜지스터를 구비하는 평판 표시소자를 제공함으로써 구동 회로부와 화소부의 전기적 특성을 모두 만족하는 평판 표시 소자를 제공할 수 있다.It is formed in the active channel region of the thin film transistor provided in the driving circuit portion and is formed in the active channel region of the thin film transistor provided in the circuit portion with respect to the unit area of the active channel having the same number of grain boundaries of polycrystalline silicon that meets the direction line of current. And a flat panel display device having a polycrystalline silicon thin film transistor, which is at least one less than the average number of grain boundaries of the polycrystalline silicon which meets the direction line of current, thereby satisfying both the electrical characteristics of the driving circuit unit and the pixel unit. Can be provided.
다결정 실리콘, 결정립, 액티브 채널 영역Polycrystalline Silicon, Grain, Active Channel Region
Description
도 1a는 동일한 결정립 크기 Gs 및 액티브 채널 차원 L ×W에 대하여 치명적인 결정립 경계의 수가 2인 TFT의 개략적인 단면을 도시한 도면이고, 도 1b는 치명적인 결정립 경계의 수가 3인 TFT의 개략적인 단면을 도시한 도면이다.FIG. 1A shows a schematic cross section of a TFT with a number of
도 2a 및 도 2b는 종래 기술에 따라 SLS 결정화법에 의하여 형성된 입자 크기가 큰 실리콘 그레인을 포함한 TFT의 액티브 채널의 개략적인 단면을 도시한 도면이다.2A and 2B show schematic cross sections of an active channel of a TFT including a large grain size silicon grain formed by the SLS crystallization method according to the prior art.
도 3a 내지 도 3c는 또 다른 종래 기술에 따라 제조된 TFT의 액티브 채널의 개략적인 단면을 도시한 도면이다.3A to 3C are schematic cross-sectional views of an active channel of a TFT manufactured according to another conventional technique.
도 4는 본 발명의 일실시예에 따른 유기 전계 발광 소자에서 화소부 및 구동 회로부에 형성되는 박막트랜지스터의 액티브 채널 영역에 형성되는 다결정 실리콘 입자를 나타내는 평면도로, 확대도 A는 화소부의 박막트랜지스터를, 확대도 B는 구동 회로부의 박막트랜지스터를 나타내고 있다. 4 is a plan view illustrating polycrystalline silicon particles formed in an active channel region of a thin film transistor formed in a pixel portion and a driving circuit portion in an organic electroluminescent device according to an embodiment of the present invention. An enlarged view A illustrates a thin film transistor of a pixel portion. , Enlarged view B shows a thin film transistor of the driving circuit portion.
도 5는 본 발명의 다른 일실시예에 따른 유기 전계 발광 소자에서 화소부 및 구동 회로부에 형성되는 박막트랜지스터의 액티브 채널 영역에 형성되는 다결정 실리콘 입자를 나타내는 평면도로, 확대도 A는 화소부의 박막트랜지스터를, 확대도 B 는 구동 회로부의 박막트랜지스터를 나타내고 있다. FIG. 5 is a plan view illustrating polycrystalline silicon particles formed in an active channel region of a thin film transistor formed in a pixel portion and a driving circuit portion in an organic electroluminescent device according to another embodiment of the present invention, and an enlarged view A is a thin film transistor of a pixel portion An enlarged view B shows a thin film transistor of the driving circuit portion.
도 6은 본 발명의 또 다른 일실시예에 따른 유기 전계 발광 소자에서 화소부 및 구동 회로부에 형성되는 박막트랜지스터의 액티브 채널 영역에 형성되는 다결정 실리콘 입자를 나타내는 평면도로, 확대도 A는 화소부의 박막트랜지스터를, 확대도 B는 구동 회로부의 박막트랜지스터를 나타내고 있다. 6 is a plan view illustrating polycrystalline silicon particles formed in an active channel region of a thin film transistor formed in a pixel portion and a driving circuit portion in an organic electroluminescent device according to another embodiment of the present invention. The transistor and the enlarged view B show the thin film transistor of the driving circuit portion.
도 7은 본 발명의 또 다른 일실시예에 따른 유기 전계 발광 소자에서 화소부 및 구동 회로부에 형성되는 박막트랜지스터의 액티브 채널 영역에 형성되는 다결정 실리콘 입자를 나타내는 평면도로, 확대도 A는 화소부의 박막트랜지스터를, 확대도 B는 구동 회로부의 박막트랜지스터를 나타내고 있다. 7 is a plan view illustrating polycrystalline silicon particles formed in an active channel region of a thin film transistor formed in a pixel portion and a driving circuit portion in an organic electroluminescent device according to another embodiment of the present invention. The transistor and the enlarged view B show the thin film transistor of the driving circuit portion.
도 8은 박막트랜지스터의 액티브 채널 영역 내에 포함되는 결정립 경계의 수에 따른 문턱 전압의 값의 변화를 나타내는 그래프이다. FIG. 8 is a graph illustrating a change of a threshold voltage according to the number of grain boundaries included in an active channel region of a thin film transistor.
도 9는 박막트랜지스터의 액티브 채널 영역 내에 포함되는 결정립 경계의 수에 따른 전류 이동도의 값의 변화를 나타내는 그래프이다. 9 is a graph illustrating a change in the value of current mobility according to the number of grain boundaries included in an active channel region of a thin film transistor.
[산업상 이용분야][Industrial use]
본 발명은 다결정 실리콘 박막트랜지스터를 포함하는 평판 표시 소자에 관한 것으로서, 더욱 상세하게는 평판 표시 소자에 포함되는 박막 트랜지스터의 액티브 채널 영역에 형성되는 다결정 실리콘의 결정립 경계의 개수가 구동 회로부와 화소 부에서 서로 다르게 되는 다결정 실리콘 박막트랜지스터를 포함하는 평판 표시 소자에 관한 것이다. BACKGROUND OF THE
[종래 기술][Prior art]
다결정 실리콘을 이용한 TFT(Thin Film Transistor) 제작시, 액티브 채널(active channel) 영역 내에 포함되는 다결정 실리콘의 결정립 경계에 존재하는 원자 가표(dangling bonds) 등의 결합 결함은 전하 캐리어(electric charge carrier)에 대하여 트랩(trap)으로 작용하는 것으로 알려져 있다. In the manufacture of thin film transistors (TFTs) using polycrystalline silicon, bonding defects such as dangling bonds present in the grain boundaries of the polycrystalline silicon included in the active channel region are transferred to the electric charge carriers. It is known to act as a trap against.
따라서, 결정립의 크기, 크기 균일성, 수와 위치, 방향 등은 문턱 전압(Vth), 문턱치 경사(subthreshold slope), 전하 수송 이동도(charge carrier mobility), 누설 전류(leakage current), 및 디바이스 안정성(device stability) 등과 같은 TFT 특성에 직접 또는 간접적으로 치명적인 영향을 줄 수 있음은 물론, TFT를 이용한 액티브 매트릭스 디스플레이(active matrix display) 기판 제작시 결정립의 위치에 따라서도 TFT의 균일성에도 치명적인 영향을 줄 수 있다.Thus, grain size, size uniformity, number and position, direction, etc. may be determined by threshold voltage (Vth), threshold threshold, charge carrier mobility, leakage current, and device stability. In addition to the direct or indirect fatal effects on TFT characteristics such as device stability, etc., it also has a fatal effect on the uniformity of TFTs depending on the position of grains when manufacturing an active matrix display substrate using TFTs. Can give
이때, 디스플레이 디바이스의 전체 기판 위에 TFT의 액티브 채널 영역 내에 포함되는 치명적인 결정립 경계(이하, "프라이머리(primary)" 결정립 경계라 칭함)의 수는 결정립의 크기, 기울어짐 각도 θ, 액티브 채널의 차원(dimension)(길이(L), 폭(W))과 기판 상의 각 TFT의 위치에 따라 같거나 달라질 수 있다(도 1a 및 도 1b).At this time, the number of fatal grain boundaries (hereinafter referred to as "primary" grain boundaries) included in the active channel region of the TFT over the entire substrate of the display device is the size of the grain, the tilt angle θ, the dimension of the active channel. It may be the same or different depending on the dimension (length L, width W) and the position of each TFT on the substrate (FIGS. 1A and 1B).
도 1a 및 도 1b에서와 같이, 결정립 크기 Gs, 액티브 채널 차원(dimension) L ×W, 기울어짐 각도 θ에 대하여 액티브 채널 영역에 포함될 수 있는 "프라이머 리" 결정립 경계의 수는, 최대 결정립 경계의 수를 Nmax라 할 때, 즉 TFT 기판 또는 디스플레이 디바이스 상의 위치에 따라 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수는 Nmax(도 1a의 경우 3개) 또는 Nmax -1(도 1b의 경우 2개)개가 될 것이며, 모든 TFT에 대하여 Nmax의 "프라이머리" 결정립 경계의 수가 액티브 채널 영역 내에 포함될 때 가장 우수한 TFT 특성의 균일성이 확보될 수 있다. 즉, 각각의 TFT가 동일한 수의 결정립 경계를 갖는 것이 많을수록 균일성이 우수한 디바이스를 얻을 수 있다.As shown in FIGS. 1A and 1B, the number of “primerary” grain boundaries that can be included in the active channel region for grain size Gs, active channel dimension L × W, and tilt angle θ is the maximum grain boundary. When the number is referred to as Nmax, that is, the number of "primary" grain boundaries included in the active channel region depending on the position on the TFT substrate or display device is Nmax (three in FIG. 1A) or Nmax -1 (in FIG. 1B). 2), and the best uniformity of TFT characteristics can be ensured when the number of "primary" grain boundaries of Nmax is included in the active channel region for all the TFTs. That is, the more the respective TFTs have the same number of grain boundaries, the more excellent the device can be obtained.
반면, Nmax 개의 "프라이머리" 결정립 경계의 수를 포함하는 TFT의 수와 Nmax -1개의 "프라이머리" 결정립 경계의 수를 포함하는 TFT의 수가 동일하다면, TFT 기판 또는 디스플레이 디바이스 상에 있는 TFT 특성 중 균일성 면에서 가장 나쁘리라 쉽게 예상할 수 있다.On the other hand, if the number of TFTs including the number of Nmax "primary" grain boundaries and the number of TFTs including the number of Nmax -1 "primary" grain boundaries are the same, then the TFT characteristics on the TFT substrate or display device It is easily expected to be the worst in terms of medium uniformity.
이에 대하여, SLS(Sequential Lateral Solidification) 결정화 기술을 이용하여 기판 상에 다결정 또는 단결정인 입자가 거대 실리콘 그레인(large silicon grain)을 형성할 수 있으며(도 2a 및 도 2b), 이를 이용하여 TFT를 제작하였을 때, 단결정 실리콘으로 제작된 TFT의 특성과 유사한 특성을 얻을 수 있는 것으로 보고되고 있다.On the other hand, by using sequential lateral solidification (SLS) crystallization technology, particles of polycrystalline or single crystal can form large silicon grains on the substrate (FIGS. 2A and 2B), and TFTs are fabricated using the same. When reported, it is reported that characteristics similar to those of TFTs made of single crystal silicon can be obtained.
그러나, 액티브 매트릭스 디스플레이를 제작하기 위해서는 드라이버(driver)와 화소 배치(pixel array)를 위한 수많은 TFT가 제작되어야 한다.However, in order to manufacture an active matrix display, numerous TFTs for a driver and a pixel array must be manufactured.
예를 들어, SVGA급 해상도를 갖는 액티브 매트릭스 디스플레이의 제작에는 대략 100만개의 화소가 만들어지며, 액정 표시 소자(Liquid Crystal Display; LCD) 의 경우 각 화소에는 1개의 TFT가 필요하며, 유기 발광 물질을 이용한 디스플레이(예를 들어, 유기 전계 발광 소자)에는 적어도 2개 이상의 TFT가 필요하게 된다.For example, about 1 million pixels are produced in an active matrix display having an SVGA resolution, and in the case of a liquid crystal display (LCD), one pixel is required for each pixel, and an organic light emitting material is formed. At least two or more TFTs are required for the used display (for example, an organic electroluminescent element).
따라서, 100만개 또는 200만개 이상의 TFT 각각의 액티브 채널 영역에만 일정한 숫자의 결정립을 일정한 방향으로 성장시켜 제작하는 것은 불가능하다.Therefore, it is impossible to produce a predetermined number of crystal grains in a certain direction only in the active channel region of each of 1 million or more than 2 million TFTs.
이를 구현하는 방법으로는 미국 특허 제6,322,625호에서 개시된 바와 같이, 비정질 실리콘을 PECVD, LPCVD 또는 스퍼터링법에 의하여 증착한 후 SLS 기술로 전체 기판 상의 비정질 실리콘을 다결정 실리콘으로 변환하거나, 기판 상의 선택 영역만을 결정화하는 기술이 개시되어 있다(도 2a 및 도 2b 참조).As a method of realizing this, as disclosed in US Pat. No. 6,322,625, after depositing amorphous silicon by PECVD, LPCVD or sputtering, SLS converts amorphous silicon on the entire substrate into polycrystalline silicon, or only selected regions on the substrate. A technique for crystallization is disclosed (see FIGS. 2A and 2B).
선택 영역 역시 수 ㎛ ×수 ㎛의 차원을 갖는 액티브 채널 영역에 비하면 상당히 넓은 영역이다. 또한, 레이저를 사용하는 결정화 기술에서 사용하는 레이저 빔 크기(laser beam size)는 대략 수 mm ×수십 mm로서 기판 상의 전체 영역 또는 선택 영역의 비정질 실리콘을 결정화하기 위해서는 필연적으로 레이저 빔 또는 스테이지(stage)의 스텝핑(stepping) 및 쉬프팅(shifting)이 필요하며, 이 때 레이저빔이 조사되는 영역간의 미스얼라인(misalignment)이 존재하게 되고, 따라서, 수많은 TFT의 액티브 채널 영역 내에 포함되며 결정립 경계의 수는 달라지게 되며, 전체 기판 상 또는 드라이버 영역, 화소 셀 영역 내의 TFT는 예측할 수 없는 불균일성을 갖게 된다. 이러한 불균일성은 액티브 매트릭스 디스플레이 디바이스를 구현하는데 있어서 치명적인 악영향을 미칠 수 있다. The selection area is also considerably wider than the active channel area having dimensions of several micrometers x several micrometers. In addition, the laser beam size used in the crystallization technique using the laser is approximately several mm x several tens of mm, so that the laser beam or stage is inevitably required to crystallize the amorphous silicon of the entire area or the selected area on the substrate. Stepping and shifting are required, and there is a misalignment between the areas where the laser beam is irradiated, and thus, the number of grain boundaries is contained within the active channel area of many TFTs. The TFTs on the entire substrate or in the driver region and the pixel cell region have unpredictable nonuniformity. This nonuniformity can have a fatal adverse effect on implementing an active matrix display device.
또한, 미국 특허 제6,177,391호에서는 SLS 결정화 기술을 이용하여 거대 입자 실리콘 그레인(large silicon grain)을 형성하여 드라이버와 화소 배치를 포함 한 LCD 디바이스용 TFT 제작시 액티브 채널 방향이 SLS 결정화 방법에 의하여 성장된 결정립 방향에 대하여 평행한 경우 전하 캐리어(electric charge carrier) 방향에 대한 결정립 경계의 배리어(barrier) 효과가 최소가 되며(도 3a), 따라서, 단결정 실리콘에 버금가는 TFT 특성을 얻을 수 있는 반면, 액티브 채널 방향과 결정립 성장 방향이 90 °인 경우 TFT 특성이 전하 캐리어(electric charge carrier)의 트랩으로 작용하는 많은 결정립 경계가 존재하게 되며, TFT 특성이 크게 저하된다(도 3b).In addition, US Pat. No. 6,177,391 describes the formation of large silicon grains using SLS crystallization technology, in which the active channel direction is grown by the SLS crystallization method when manufacturing TFTs for LCD devices including drivers and pixel arrangements. When parallel to the grain direction, the barrier effect of the grain boundary on the electric charge carrier direction is minimized (FIG. 3A), thus achieving TFT characteristics comparable to single crystal silicon, while active When the channel direction and the grain growth direction are 90 °, there are many grain boundaries where the TFT characteristic acts as a trap of the electric charge carrier, and the TFT characteristic is greatly degraded (Fig. 3B).
실제로, 액티브 매트릭스 디스플레이 제작시 구동 회로(driver circuit) 내의 TFT와 화소 셀 영역 내의 TFT는 일반적으로 90 °의 각도를 갖는 경우가 있으며, 이 때, 각 TFT의 특성을 크게 저하시키지 않으면서, TFT 간 특성의 균일성을 향상시키기 위해서는 결정 성장 방향에 대한 액티브 채널 영역의 방향을 30 °내지 60 °의 각도로 기울어지게 제작함으로써 디바이스의 균일성을 향상시킬 수 있다(도 3c).In fact, when fabricating an active matrix display, the TFTs in the driver circuit and the TFTs in the pixel cell region generally have an angle of 90 °, and at this time, the TFTs between the TFTs are not significantly degraded. In order to improve the uniformity of characteristics, the uniformity of the device can be improved by making the direction of the active channel region inclined at an angle of 30 ° to 60 ° with respect to the crystal growth direction (FIG. 3C).
그러나, 이 방법 역시 SLS 결정화 기술에 의해 형성되는 유한 크기의 결정립을 이용함으로써, 치명적인 결정립 경계가 액티브 채널 영역 내에 포함될 확률이 존재하며, 따라서, TFT 간 특성 차이를 야기시키는 예측할 수 없는 불균일성이 존재하게 된다는 문제점이 있다.However, this method also uses the finite size grains formed by the SLS crystallization technique, so that there is a possibility that the deadly grain boundaries are included in the active channel region, and thus there is an unpredictable non-uniformity causing the difference between the TFTs. There is a problem.
본 발명은 위에서 설명한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 레이저를 이용하여 다결정 실리콘을 형성할 때 구동 회로 부의 TFT의 특성과 화소부의 TFT의 특성을 만족시킬 수 있는 다결정 실리콘을 사용한 박막 트랜지스터를 포함하는 평판 표시 소자를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems as described above, and an object of the present invention is to satisfy the characteristics of the TFT of the driver circuit portion and the TFT of the pixel portion when forming polycrystalline silicon using a laser. The present invention provides a flat panel display device including a thin film transistor.
본 발명은 상기한 목적을 달성하기 위하여, 본 발명은 The present invention to achieve the above object, the present invention
게이트 라인과 데이터 라인으로 구분되고 상기 게이트 라인과 데이터 라인에 의해 인가되는 신호에 의해 구동하는 박막트랜지스터를 구비하는 화소부, 및A pixel unit which is divided into a gate line and a data line and includes a thin film transistor driven by a signal applied by the gate line and the data line;
상기 게이트 라인과 데이터 라인에 각각 연결되어 상기 화소부에 신호를 인가하는 박막트랜지스터를 구비하는 구동 회로부를 포함하고 있으며, A driving circuit unit connected to the gate line and the data line, respectively, and having a thin film transistor to apply a signal to the pixel unit;
상기 구동 회로부에 구비된 박막트랜지스터의 액티브 채널 영역에 형성되며 전류의 방향선과 만나는 다결정 실리콘의 결정립 경계의 평균 개수가 액티브 채널의 단위 면적에 대하여 상기 회로부에 구비된 박막 트랜지스터의 액티브 채널 영역에 형성되며 전류의 방향선과 만나는 다결정 실리콘의 결정립 경계의 평균 개수보다 적어도 1 이상 적으며, 상기 화소부에 구비된 박막 트랜지스터의 액티브 채널 길이가 상기 구동 회로부에 구비된 박막 트랜지스터의 액티브 채널 길이보다 긴 것을 특징으로 하는 다결정 실리콘 박막트랜지스터를 구비하는 평판 표시 소자를 제공한다.The average number of grain boundaries of polycrystalline silicon formed in the active channel region of the thin film transistor provided in the driving circuit unit and meeting the direction line of the current is formed in the active channel region of the thin film transistor provided in the circuit unit with respect to the unit area of the active channel. At least one less than the average number of grain boundaries of the polycrystalline silicon meeting the direction line of the current, the active channel length of the thin film transistor provided in the pixel portion is longer than the active channel length of the thin film transistor provided in the driving circuit portion A flat panel display device having a polycrystalline silicon thin film transistor is provided.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, the present invention will be described in detail.
액티브 매트릭스 디스플레이용 TFT 제작시 TFT 특성에 직접, 간접적으로 중대한 영향을 미치는 다결정 실리콘의 결정립이 TFT 특성 향상을 위하여 크고 규칙화되는 경우, 결정립의 유한한 크기로 인하여, 인접한 결정립 사이에는 결정립 경계가 발생한다.When the crystal grains of polycrystalline silicon, which directly or indirectly have a significant influence on the TFT characteristics, are large and ordered to improve the TFT characteristics in the fabrication of an active matrix display TFT, due to the finite size of the grains, grain boundaries occur between adjacent grains. do.
본 발명에서 "결정립 크기"라 함은 확인될 수 있는 결정립 경계 사이의 거리 를 말하며, 통상 오차 범위에 속하는 결정립 경계의 거리라고 정의한다.The term " grain size " in the present invention refers to the distance between grain boundaries that can be identified and is generally defined as the distance of grain boundaries belonging to an error range.
특히, 결정립 경계가 액티브 채널(active channel) 영역 내에 존재할 때 TFT 특성에 치명적인 영향을 주는 결정립 경계는 다결정 실리콘 박막의 형성시 공정 정밀성의 한계로 인하여 피할 수 없는 결함이 된다. In particular, grain boundaries, which have a fatal effect on the TFT characteristics when the grain boundaries exist in the active channel region, become unavoidable defects due to the limitation of process precision in forming the polycrystalline silicon thin film.
또한, 구동 회로 기판 또는 디스플레이 기판 상에 제작되는 TFT 액티브 채널 영역 내에 포함되는 결정립 경계의 수는 결정립의 크기, 방향, 액티브 채널의 차원 등에 따라 달라질 수 있고, 따라서, 제작되는 TFT 및 디스플레이의 특성이 불균일하게 되거나, 심지어 구동이 되지 않게 된다.In addition, the number of grain boundaries included in the TFT active channel region fabricated on the driving circuit board or the display substrate may vary depending on the size of the grains, the direction, the dimensions of the active channel, and the like. It becomes uneven or even out of operation.
따라서, 본 발명에서는 구동 회로 기판 또는 디스플레이 기판의 TFT에서 액티브 채널 영역에 존재하는 결정립 경계의 개수를 달리함으로써 전기적 특성이 조절된 TFT를 포함하는 평판 표시 소자를 제공한다. Accordingly, the present invention provides a flat panel display device including a TFT whose electrical characteristics are adjusted by varying the number of grain boundaries present in the active channel region in the TFT of the driving circuit board or the display substrate.
도 4는 본 발명의 일실시예에 따른 유기 전계 발광 소자에서 화소부 및 구동 회로부에 형성되는 박막트랜지스터의 액티브 채널 영역에 형성되는 다결정 실리콘 입자를 나타내는 평면도로, 확대도 A는 화소부의 박막트랜지스터를, 확대도 B는 구동 회로부의 박막트랜지스터를 나타내고 있다. 4 is a plan view illustrating polycrystalline silicon particles formed in an active channel region of a thin film transistor formed in a pixel portion and a driving circuit portion in an organic electroluminescent device according to an embodiment of the present invention. An enlarged view A illustrates a thin film transistor of a pixel portion. , Enlarged view B shows a thin film transistor of the driving circuit portion.
도 4를 참조하면, 본 발명의 일실시예의 유기 전계 발광 소자는 게이트 라인과 데이터 라인으로 구분되고 상기 게이트 라인과 데이터 라인에 의해 인가되는 신호에 의해 구동하는 박막트랜지스터를 구비하는 화소부(20)와 상기 게이트 라인과 데이터 라인에 각각 연결되어 상기 화소부(20)에 신호를 인가하는 1 이상의 박막트랜지스터를 구비하는 구동 회로부(10)를 포함하고 있다. Referring to FIG. 4, an organic electroluminescent device according to an embodiment of the present invention is divided into a gate line and a data line, and includes a
상기 구동 회로부(10)에 구비된 박막트랜지스터의 액티브 채널 영역에 형성되며 전류의 방향선과 만나는 다결정 실리콘의 결정립 경계의 평균 개수가 액티브 채널의 단위 면적에 대하여 상기 회로부(20)에 구비된 박막 트랜지스터의 액티브 채널 영역에 형성되며 전류의 방향선과 만나는 다결정 실리콘의 결정립 경계의 평균 개수보다 적어도 1 이상 적다. The average number of grain boundaries of polycrystalline silicon formed in the active channel region of the thin film transistor provided in the
이때, 다결정 실리콘의 결정립 모양은 이방성이며, 연속 측면 결정화법(Sequential Lateral Solidification; SLS)으로 형성되는 것이 바람직하다. 또한, SLS 결정화법에 의하여 형성되는 다결정 실리콘의 결정립 경계로는 결정립 성장 방향과 통상적으로 수직으로 형성되는 '프라이머리' 결정립 경계와 '프라이머리' 결정립 경계와는 통상적으로 수직인 '세컨더리' 결정립 경계가 존재하게 되나, 박막트랜지스터의 전기적 특성에 영향을 주는 결정립 경계는 주로 '프라이머리' 결정립 경계이고, 부수적으로 '세컨더리' 결정립 경계이므로, 이하, 특히 결정립 경계의 종류를 구분하지 않는 경우에는 '프라이머리' 결정립 경계를 나타낸다. At this time, the grain shape of the polycrystalline silicon is anisotropic, it is preferable that it is formed by the sequential lateral crystallization (Sequential Lateral Solidification (SLS)). In addition, the grain boundaries of the polycrystalline silicon formed by the SLS crystallization method are the 'secondary' grain boundaries that are normally perpendicular to the 'primary' grain boundaries and the 'primary' grain boundaries, which are generally perpendicular to the grain growth direction. However, since the grain boundary affecting the electrical characteristics of the thin film transistor is mainly a 'primary' grain boundary, and incidentally, a 'secondary' grain boundary, in particular, in the case of not distinguishing the type of grain boundary, Head 'grain boundaries.
한편, 확대도 A 및 B를 참조하면, 구동 회로부(10) 및 화소부(20)에 구비된 박막트랜지스터의 액티브 채널 영역에 형성된 상기 다결정 실리콘의 프라이머리 결정립 경계는 전류의 방향선과 -45°이상 45°이하가 되도록 배치되며, 바람직하게는 0°가 되도록 배치한다. Meanwhile, referring to the enlarged views A and B, the primary grain boundary of the polycrystalline silicon formed in the active channel region of the thin film transistor provided in the
또한, 상기 화소부(20)에 구비된 박막트랜지스터의 액티브 채널 길이(d1)가 상기 구동 회로부(10)에 구비된 박막트랜지스터의 액티브 채널 길이(d2)보다 길게 형성함으로써, 세컨더리 결정립 경계가 화소부(20)에 더 많이 포함되도록 함으로써 전류의 방향선과 만나는 결정립 경계의 수의 변화에 따른 전류의 변화가 적도록 함으로써 화소부(20)에서는 구동 회로부(10)보다 균일성이 더욱 우수하게 된다. In addition, since the active channel length d1 of the thin film transistor provided in the
도 5는 본 발명의 다른 일실시예에 따른 유기 전계 발광 소자에서 화소부(20) 및 구동 회로부(10)에 형성되는 박막트랜지스터의 액티브 채널 영역에 형성되는 다결정 실리콘 입자를 나타내는 평면도로, 확대도 A는 화소부의 박막트랜지스터를, 확대도 B는 구동 회로부의 박막트랜지스터를 나타내고 있다. 5 is a plan view illustrating polycrystalline silicon particles formed in an active channel region of a thin film transistor formed in a
도 5를 참조하면, 이 실시예에서는 구동 회로부(10)의 박막트랜지스터의 액티브 채널 영역에 형성되어 있는 다결정 실리콘의 프라이머리 결정립 경계가 전류의 방향선과 만나는 갯수가 화소부(20)의 박막트랜지스터의 액티브 채널 영역에 형성되어 있는 다결정 실리콘의 프라이머리 결정립 경계가 전류의 방향선과 만나는 개수보다 1 이상 작도록 하기 위하여, 확대도 A에서와 같이, 화소부(20)에서는 프라이머리 결정립 경계와 전류의 방향선이 -45°이상 45°이하가 되도록 배치하며, 바람직하기로는 수평하도록 배치한다. 한편, 구동 회로부(10)에서는 프라이머리 결정립 경계와 전류의 방향선이 45°이상 135° 이하의 각이 되도록 배치하고, 바람직하기로는 수직이 되도록 배치한다. Referring to FIG. 5, in this embodiment, the number of times where the primary grain boundaries of polycrystalline silicon formed in the active channel region of the thin film transistor of the driving
이때, 구동 회로부(10) 및 화소부(20)의 박막트랜지스터의 액티브 채널 영역의 길이는 d로 동일하다. In this case, the active channel regions of the thin film transistors of the driving
도 6은 본 발명의 또 다른 일실시예에 따른 유기 전계 발광 소자에서 화소부(20) 및 구동 회로부(10)에 형성되는 박막트랜지스터의 액티브 채널 영역에 형성되는 다결정 실리콘 입자를 나타내는 평면도로, 확대도 A는 화소부의 박막트랜 지스터를, 확대도 B는 구동 회로부의 박막트랜지스터를 나타내고 있다. 6 is a plan view illustrating polycrystalline silicon particles formed in an active channel region of a thin film transistor formed in a
도 6을 참조하면, 상기 구동 회로부(10)에 구비된 박막트랜지스터의 액티브 채널 영역에 형성된 상기 다결정 실리콘의 결정립 경계는 전류의 방향선과 -45°이상 45°이하가 되도록 배치되며, 바람직하기로는 평행하게 배치된다. Referring to FIG. 6, the grain boundaries of the polycrystalline silicon formed in the active channel region of the thin film transistor included in the
또한, 상기 화소부(20)에 구비된 박막트랜지스터의 액티브 채널 영역에 형성된 상기 다결정 실리콘의 결정립 경계는 전류의 방향선과 -45°이상 45°이하가 되도록 배치되며, 바람직하기로는 평행하게 배치하며, 상기 화소부(20)에 구비된 박막 트랜지스터의 액티브 채널 길이가 상기 구동 회로부(10)에 구비된 박막트랜지스터의 액티브 채널 길이와 d로 동일하게 형성된다. In addition, the grain boundaries of the polycrystalline silicon formed in the active channel region of the thin film transistor included in the
그러나, 이 경우 화소부(20)의 박막트랜지스터의 액티브 채널 영역에 포함되는 전류의 방향선과 만나는 프라이머리 결정립 경계의 개수가 구동 회로부(10)의 박막트랜지스터의 액티브 채널 영역에 포함되는 전류의 방향선과 만나는 프라이머리 결정립 경계의 개수보다 많아야 화소부에서의 균일성이 확보되므로 프라이머리 결정립 경계 사이의 거리를 화소부에서의 거리(w1)가 구동 회로부에서의 거리(w2)보다 크게 형성한다. However, in this case, the number of primary grain boundaries that meet the direction line of the current included in the active channel region of the thin film transistor of the
도 7은 본 발명의 또 다른 일실시예에 따른 유기 전계 발광 소자에서 화소부 및 구동 회로부에 형성되는 박막트랜지스터의 액티브 채널 영역에 형성되는 다결정 실리콘 입자를 나타내는 평면도로, 확대도 A는 화소부의 박막트랜지스터를, 확대도 B는 구동 회로부의 박막트랜지스터를 나타내고 있다. 7 is a plan view illustrating polycrystalline silicon particles formed in an active channel region of a thin film transistor formed in a pixel portion and a driving circuit portion in an organic electroluminescent device according to another embodiment of the present invention. The transistor and the enlarged view B show the thin film transistor of the driving circuit portion.
도 7을 참조하면, 도 7의 구동 회로부(10) 및 화소부(20)의 박막트랜지스터 의 액티브 채널 영역에 형성되는 다결정 실리콘의 결정립 모양은 등방성이다. 이때, 확대도 A에 도시된 바와 같이 화소부에 형성되는 다결정 실리콘의 입자의 크기가 확대도 B에 도시된 구동 회로부에 형성되는 다결정 실리콘의 입자의 크기보다 크게 형성하면 결정립과 결정립의 만나는 경계 즉, 결정립 경계가 화소부에서의 박막트랜지스터에 더욱 많이 포함되게 된다. 따라서, 전류의 방향선과 만나는 결정립 경계 역시 화소부의 박막트랜지스터에 더욱 많이 포함되게 된다. 바람직하기로는 그 결정립 경계의 수가 적어도 1 이상 화소부가 구동 회로부보다 커야 한다. 이때, 구동 회로부 및 화소부의 박막트랜지스터의 액티브 채널 영역의 길이는 d로 동일하다. Referring to FIG. 7, the grain shape of the polycrystalline silicon formed in the active channel region of the thin film transistor of the driving
이 실시예에서의 등방성 형태의 다결정 실리콘은 엑시머 레이저 어닐링법(Eximer Laser Annealing)으로 형성되는 것이 바람직하다. The isotropic polycrystalline silicon in this embodiment is preferably formed by Eximer Laser Annealing.
도 8은 박막트랜지스터의 액티브 채널 영역 내에 포함되는 결정립 경계의 수에 따른 문턱 전압의 값의 변화를 나타내는 그래프이고, 도 9는 박막트랜지스터의 액티브 채널 영역 내에 포함되는 결정립 경계의 수에 따른 전류 이동도의 값의 변화를 나타내는 그래프이다. 8 is a graph illustrating a change in the threshold voltage according to the number of grain boundaries included in the active channel region of the thin film transistor, and FIG. 9 is a current mobility according to the number of grain boundaries included in the active channel region of the thin film transistor. A graph showing the change in the value of.
도 8 및 도 9를 참조하면, 전류의 방향선과 만나는 결정립 경계의 수가 증가함에 따라 문턱 전압은 커지고, 전류 이동도는 작아지는 것을 알 수 있다.8 and 9, it can be seen that as the number of grain boundaries meeting the direction lines of the current increases, the threshold voltage increases and the current mobility decreases.
즉, 결정립 경계가 박막트랜지스터의 전기적 특성에 영향을 주는 것을 알 수 있고, 특히, 주로 프라이머리 결정립 경계가 영향을 주며, 부수적으로 세컨더리 결정립 경계가 영향을 주게 된다. In other words, it can be seen that the grain boundary affects the electrical characteristics of the thin film transistor. In particular, the primary grain boundary mainly affects, and the secondary grain boundary affects additionally.
이렇게 제작된 다결정 실리콘을 1 이상의 게이트를 구비하는 TFT에 적용하는 경우, 동일한 액티브 채널 영역의 면적에 포함되는 결정립의 평균 개수는 화소부가 구동 회로부보다 최소한 1 이상 더 많은 것을 알 수 있고, 따라서, 포함되는 결정립 경계 역시 화소부가 많은 것을 알 수 있다.In the case where the thus-produced polycrystalline silicon is applied to a TFT having one or more gates, it can be seen that the average number of crystal grains included in the area of the same active channel region is at least one more than that of the driving circuit portion, and thus, includes It can be seen that the grain boundaries are also large in the pixel portion.
또한, 하나의 TFT에 포함되는 게이트의 액티브 채널 영역에서 상기 화소부의 액티브 채널 영역에 형성되는 다결정 실리콘 입자의 크기가 상기 구동 회로부의 액티브 채널 영역에 형성되는 다결정 실리콘 입자의 크기보다 균일하게 된다. 입자의 크기가 작은 경우 입자 하나를 둘러싸는 결정립계의 면적은 감소하고, 액티브 채널 내에 포함되는 결정립계의 수(면적)는 증가하게 되므로, 액티브 채널 내에 존재하는 입자수의 차이에 의한 결정립계 수(면적)의 차이는 감소하게 된다.Further, the size of the polycrystalline silicon particles formed in the active channel region of the pixel portion in the active channel region of the gate included in one TFT becomes more uniform than the size of the polycrystalline silicon particles formed in the active channel region of the driving circuit portion. If the particle size is small, the area of the grain boundary surrounding one particle decreases, and the number (area) of grain boundaries included in the active channel increases, so the grain boundary number (area) due to the difference in the number of particles present in the active channel is increased. The difference is reduced.
또한, 각 게이트의 액티브 채널 영역에 포함되는 다결정 실리콘 입자의 평균 입자 크기 역시 상기 구동 회로부가 화소부보다 큰 것을 알 수 있다. Further, it can be seen that the average particle size of the polycrystalline silicon particles included in the active channel region of each gate is also larger than that of the pixel portion.
따라서, 전류 이동도 등과 같은 전류 특성은 구동 회로부가 화소부보다 우수할 것으로 예측되나, 입자 크기가 화소부가 구동 회로부보다 균일하므로 전류의 균일성은 화소부가 우수하게 된다. Accordingly, the current characteristics such as current mobility and the like are expected to be superior to that of the pixel portion in the driving circuit portion. However, since the pixel size is more uniform than that of the driving portion, the uniformity of current becomes excellent in the pixel portion.
본 발명에서는 TFT의 게이트 수는 이러한 목적을 달성할 수 있다면 2 이상의 게이트를 가질 수 있다.In the present invention, the number of gates of the TFT may have two or more gates if this object can be achieved.
한편, 이와 같이 형성된 다결정 실리콘 박막을 포함하는 평판 표시 소자로는 유기 전계 발광 소자 또는 액정 표시 소자가 바람직하다. On the other hand, an organic electroluminescent element or a liquid crystal display element is preferable as a flat display element containing the polycrystalline silicon thin film formed in this way.
위에서 설명한 바와 같이, 본 발명의 다결정 실리콘 박막 트랜지스터를 포함하는 평판 표시 소자는 비정질 실리콘의 결정화시 구동 회로부와 화소부에 조사되는 레이저 에너지를 달리함으로써 단위 면적의 액티브 채널 영역에 포함되는 다결정 실리콘의 결정립의 크기가 달라짐으로써 평판 표시 소자에 요구되는 전기적 특성을 만족할 수 있다. As described above, in the flat panel display device including the polycrystalline silicon thin film transistor of the present invention, the crystal grains of the polycrystalline silicon included in the active channel region of the unit area by varying the laser energy radiated to the driving circuit portion and the pixel portion during crystallization of the amorphous silicon By varying the size of, it is possible to satisfy the electrical characteristics required for the flat panel display element.
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