KR100483987B1 - Polysilicon thin layer for thin film transistor and device using thereof - Google Patents
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Abstract
본 발명은 TFT에 사용되는 다결정 실리콘 박막 및 이를 사용하여 제조되는 디바이스에 관한 것으로, 서로 수직하여 배치되어 있는 트랜지스터 TR1, TR2 에 대하여 각각의 프라이머리 결정립 경계의 최대수가 액티브 채널 영역 내에 포함될 확률 P1 및 P2가 하기식 1 및 2로 표현되고 P1 또는 P2가 0.5가 아닌 것을 특징으로 하는 TFT용 다결정 실리콘 박막 및 이를 이용한 디바이스를 제공함으로써 균일성이 우수한 TFT 및 디바이스를 제공할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a polycrystalline silicon thin film used in a TFT and a device manufactured using the same, wherein the maximum number of primary grain boundaries is included in the active channel region with respect to the transistors TR1 and TR2 arranged perpendicular to each other. By providing a polycrystalline silicon thin film for TFT and a device using the same, wherein P2 is represented by the following formulas 1 and 2 and P1 or P2 is not 0.5, it is possible to provide a TFT and a device having excellent uniformity.
[식 1][Equation 1]
P1 = (D1 - (Nmax1 -1) ×Gs1)/Gs1P1 = (D1-(Nmax1 -1) × Gs1) / Gs1
[식 2][Equation 2]
P2 = (D2 - (Nmax2 -1) ×Gs2)/Gs2P2 = (D2-(Nmax2 -1) × Gs2) / Gs2
여기에서, D1 = L1 cos θ+ W1 sin θ, D2 = L2 cosθ+ W2 sinθ, L1 및 L2는 트랜지스터 TR1 및 TR2의 액티브 채널의 길이, W1 및 W2는 트랜지스터 TR1 및 TR2의 액티브 채널의 폭, Nmax1 및 Nmax2는 트랜지스터 TR1 및 TR2 각각의 액티브 채널 영역 내에 포함될 수 있는 '프라이머리" 결정립 경계의 최대수, Gs1 및 Gs2는 다결정 실리콘 박막의 결정립 크기, θ는 트랜지스터 TR1 및 TR2 각각의 액티브 채널 방향의 수직 방향에 대하여 '프라이머리' 결정립 경계가 기울어져 있는 각도를 나타낸다. Where D1 = L1 cos θ + W1 sin θ, D2 = L2 cosθ + W2 sin θ, L1 and L2 are the active channel lengths of transistors TR1 and TR2, W1 and W2 are the active channel widths of transistors TR1 and TR2, Nmax1 And Nmax2 is the maximum number of 'primary' grain boundaries that can be included in the active channel region of transistors TR1 and TR2 respectively, Gs1 and Gs2 are the grain sizes of the polycrystalline silicon thin film, θ is the perpendicular to the active channel direction of transistors TR1 and TR2 respectively. The angle at which the 'primary' grain boundary is inclined relative to the direction.
Description
[산업상 이용분야][Industrial use]
본 발명은 TFT에 사용되는 다결정 실리콘 박막 및 이를 사용한 디바이스에 관한 것으로서, 더욱 상세하게는 결정 성장 방향이 일정한 규칙화된 실리콘 그레인을 갖는 TFT용 다결정 실리콘 박막 및 상기 다결정 실리콘 박막을 사용하여 제조된 TFT를 사용하는 디바이스에 관한 것이다.The present invention relates to a polycrystalline silicon thin film used for a TFT and a device using the same, and more particularly, a polycrystalline silicon thin film for a TFT having a regular silicon grain having a constant crystal growth direction and a TFT manufactured using the polycrystalline silicon thin film. It relates to a device using.
[종래 기술][Prior art]
다결정 실리콘을 이용한 TFT(Thin Film Transistor) 제작시, 액티브 채널(active channel) 영역 내에 포함되는 다결정 실리콘의 결정립 경계에 존재하는 원자 가표(dangling bonds) 등의 결합 결함은 전하 캐리어(electric charge carrier)에 대하여 트랩(trap)으로 작용하는 것으로 알려져 있다. In the manufacture of thin film transistors (TFTs) using polycrystalline silicon, bonding defects such as dangling bonds present in the grain boundaries of the polycrystalline silicon included in the active channel region are transferred to the electric charge carriers. It is known to act as a trap against.
따라서, 결정립의 크기, 크기 균일성, 수와 위치, 방향 등은 문턱 전압(Vth), 문턱치 경사(subthreshold slope), 전하 수송 이동도(charge carrier mobility), 누설 전류(leakage current), 및 디바이스 안정성(device stability) 등과 같은 TFT 특성에 직접 또는 간접적으로 치명적인 영향을 줄 수 있음은 물론, TFT를 이용한 액티브 매트릭스 디스플레이(active matrix display) 기판 제작시 결정립의 위치에 따라서도 TFT의 균일성에도 치명적인 영향을 줄 수 있다.Thus, grain size, size uniformity, number and position, direction, etc. may be determined by threshold voltage (Vth), threshold threshold, charge carrier mobility, leakage current, and device stability. In addition to the direct or indirect fatal effects on TFT characteristics such as device stability, etc., it also has a fatal effect on the uniformity of TFTs depending on the position of grains when manufacturing an active matrix display substrate using TFTs. Can give
이때, 디스플레이 디바이스의 전체 기판 위에 TFT의 액티브 채널 영역 내에 포함되는 치명적인 결정립 경계(이하, "프라이머리(primary)" 결정립 경계라 칭함)의 수는 결정립의 크기, 기울어짐 각도 θ, 액티브 채널의 차원(dimension)(길이(L), 폭(W))과 기판 상의 각 TFT의 위치에 따라 같거나 달라질 수 있다(도 1a 및 도 1b).At this time, the number of fatal grain boundaries (hereinafter referred to as "primary" grain boundaries) included in the active channel region of the TFT over the entire substrate of the display device is the size of the grain, the tilt angle θ, the dimension of the active channel. It may be the same or different depending on the dimension (length L, width W) and the position of each TFT on the substrate (FIGS. 1A and 1B).
도 1a 및 도 1b에서와 같이, 소스/드레인 방향이 서로 수직한 2가지 이상의 TFT(타입 1 TR1과 타입 2 TR2)로 이루어져 있는 TFT 기판에서 각 TFT의 특성은 소스/드레인 방향에 수직 또는 수직한 법선에 대하여 기울어져 있는 정도에 따라 결정립 경계의 효과는 달라지게 되며, 이때, 서로 수직한 두 형태이 TFT 각각의 특성에 치명적인 영향을 미치는 결정립 경계는 대략적으로 수직할 것이다. 즉, 타입 1 TR1에서 TFT 특성에 치명적인 영향을 주는 결정립 크기는 Gs 1이 되며, 반면, 타입 2 TR2의 TFT 특성에 치명적인 영향을 주는 결정립 크기는 Gs 2가 된다.1A and 1B, the characteristics of each TFT in a TFT substrate composed of two or more TFTs (type 1 TR1 and type 2 TR2) in which the source / drain directions are perpendicular to each other are perpendicular or perpendicular to the source / drain directions. Depending on the degree of inclination with respect to the normal, the effect of the grain boundary will be different, where the grain boundaries where the two perpendicular forms have a fatal effect on the characteristics of each TFT will be approximately vertical. That is, in the type 1 TR1, the grain size that has a lethal effect on the TFT characteristics is Gs 1, while the grain size that has a lethal influence on the TFT characteristics of the type 2 TR2 is Gs 2.
이때, 각 TFT의 액티브 채널 영역 내에 포함되는 결정립 경계의 수는 결정립 크기, 방향, TFT 차원에 따라 달라질 수 있다. 예를 들어, 도 1a에서 타입 1 TR1에는 3개의 치명적인 결정립 경계가 존재하며, 타입 2 TR2에는 2개의 결정립 경계가 존재하나, 동일한 결정립 경계와 TFT 차원에 대하여, 타입 1 TR1에 3개의 결정립 경계, 타입 2 TR2에 2개의 결정립 경계가 포함될 수 있다. 따라서, TFT간 특성의 균일성이 크게 영향을 받을 수 있다. At this time, the number of grain boundaries included in the active channel region of each TFT may vary depending on grain size, direction, and TFT dimension. For example, in FIG. 1A, three lethal grain boundaries exist in Type 1 TR1 and two grain boundaries exist in Type 2 TR2, but three grain boundaries in Type 1 TR1, for the same grain boundary and TFT dimensions, Type 2 TR2 may include two grain boundaries. Therefore, the uniformity of the characteristics between the TFTs can be greatly affected.
이에 대하여, SLS(Sequential Lateral Solidification) 결정화 기술을 이용하여 기판 상에 다결정 또는 단결정인 입자가 거대 실리콘 그레인(large silicon grain)을 형성할 수 있으며(도 2a 및 도 2b), 이를 이용하여 TFT를 제작하였을 때, 단결정 실리콘으로 제작된 TFT의 특성과 유사한 특성을 얻을 수 있는 것으로 보고되고 있다.On the other hand, by using sequential lateral solidification (SLS) crystallization technology, particles of polycrystalline or single crystal can form large silicon grains on the substrate (FIGS. 2A and 2B), and TFTs are fabricated using the same. When reported, it is reported that characteristics similar to those of TFTs made of single crystal silicon can be obtained.
그러나, 액티브 매트릭스 디스플레이를 제작하기 위해서는 드라이버(driver)와 화소 배치(pixel array)를 위한 수많은 TFT가 제작되어야 한다.However, in order to manufacture an active matrix display, numerous TFTs for a driver and a pixel array must be manufactured.
예를 들어, SVGA급 해상도를 갖는 액티브 매트릭스 디스플레이의 제작에는 대략 100만개의 화소가 만들어지며, 액정 표시 소자(Liquid Crystal Display; LCD)의 경우 각 화소에는 1개의 TFT가 필요하며, 유기 발광 물질을 이용한 디스플레이(예를 들어, 유기 전계 발광 소자)에는 적어도 2개 이상의 TFT가 필요하게 된다.For example, about one million pixels are produced for the production of an active matrix display having an SVGA resolution, and in the case of a liquid crystal display (LCD), one pixel is required for each pixel, and an organic light emitting material is used. At least two or more TFTs are required for the used display (for example, an organic electroluminescent element).
따라서, 100만개 또는 200만개 이상의 TFT 각각의 액티브 채널 영역에만 일정한 숫자의 결정립을 일정한 방향으로 성장시켜 제작하는 것은 불가능하다.Therefore, it is impossible to produce a predetermined number of crystal grains in a certain direction only in the active channel region of each of 1 million or more than 2 million TFTs.
이를 구현하는 방법으로는 PCT 국제 특허 WO 97/45827호에서 개시된 바와 같이, 비정질 실리콘을 PECVD, LPCVD 또는 스퍼터링법에 의하여 증착한 후 SLS 기술로 전체 기판 상의 비정질 실리콘을 다결정 실리콘으로 변환하거나, 기판 상의 선택 영역만을 결정화하는 기술이 개시되어 있다(도 2a 및 도 2b 참조).As a method of realizing this, as disclosed in PCT International Patent WO 97/45827, amorphous silicon is deposited by PECVD, LPCVD, or sputtering, and then amorphous silicon on the entire substrate is converted to polycrystalline silicon by SLS technology, or Techniques for crystallizing only selected regions are disclosed (see FIGS. 2A and 2B).
선택 영역 역시 수 ㎛ ×수 ㎛의 차원을 갖는 액티브 채널 영역에 비하면 상당히 넓은 영역이다. 또한, SLS 기술에서 사용하는 레이저 빔 크기(laser beam size)는 대략 수 mm ×수십 mm로서 기판 상의 전체 영역 또는 선택 영역의 비정질 실리콘을 결정화하기 위해서는 필연적으로 레이저 빔 또는 스테이지(stage)의 스텝핑(stepping) 및 쉬프팅(shifting)이 필요하며, 이 때 레이저빔이 조사되는 영역간의 미스얼라인(misalign)이 존재하게 되고, 따라서, 수많은 TFT의 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수는 달라지게 되며, 전체 기판 상 또는 드라이버 영역, 화소 셀 영역 내의 TFT는 예측할 수 없는 불균일성을 갖게 된다. 이러한 불균일성은 액티브 매트릭스 디스플레이 디바이스를 구현하는데 있어서 치명적인 악영향을 미칠 수 있다. The selection area is also considerably wider than the active channel area having dimensions of several micrometers x several micrometers. In addition, the laser beam size used in the SLS technology is approximately several millimeters by several tens of millimeters, so that stepping of the laser beam or stage is inevitably necessary to crystallize the amorphous silicon of the entire area or the selected area on the substrate. ) And shifting, where there is a misalignment between the areas where the laser beam is irradiated, and therefore the number of "primary" grain boundaries contained within the active channel area of many TFTs The TFTs on the entire substrate or in the driver region and the pixel cell region have unpredictable nonuniformity. This nonuniformity can have a fatal adverse effect on implementing an active matrix display device.
또한, 미국 특허 제6,177,391호에서는 SLS 결정화 기술을 이용하여 거대 입자 실리콘 그레인(large silicon grain)을 형성하여 드라이버와 화소 배치를 포함한 LCD 디바이스용 TFT 제작시 액티브 채널 방향이 SLS 결정화 방법에 의하여 성장된 결정립 방향에 대하여 평행한 경우 전하 캐리어(electric charge carrier) 방향에 대한 결정립 경계의 배리어(barrier) 효과가 최소가 되며(도 3a), 따라서, 단결정 실리콘에 버금가는 TFT 특성을 얻을 수 있는 반면, 액티브 채널 방향과 결정립 성장 방향이 90 °인 경우 TFT 특성이 전하 캐리어(electric charge carrier)의 트랩으로 작용하는 많은 결정립 경계가 존재하게 되며, TFT 특성이 크게 저하된다(도 3b).In addition, US Pat. No. 6,177,391 uses SLS crystallization technology to form large particle silicon grains so that the active channel direction is grown by the SLS crystallization method when manufacturing TFTs for LCD devices including drivers and pixel arrangements. When parallel to the direction, the barrier effect of the grain boundary on the direction of the electric charge carrier is minimized (FIG. 3A), thus achieving TFT characteristics comparable to that of single crystal silicon, while active channels In the case where the direction and the grain growth direction are 90 °, there are many grain boundaries in which the TFT characteristic acts as a trap of the electric charge carrier, and the TFT characteristic is greatly degraded (Fig. 3B).
실제로, 액티브 매트릭스 디스플레이 제작시 구동 회로(driver circuit) 내의 TFT와 화소 셀 영역 내의 TFT는 일반적으로 90 °의 각도를 갖는 경우가 있으며, 이 때, 각 TFT의 특성을 크게 저하시키지 않으면서, TFT 간 특성의 균일성을 향상시키기 위해서는 결정 성장 방향에 대한 액티브 채널 영역의 방향을 30 °내지 60 °의 각도로 기울어지게 제작함으로써 디바이스의 균일성을 향상시킬 수 있다(도 3c).In fact, when fabricating an active matrix display, the TFTs in the driver circuit and the TFTs in the pixel cell region generally have an angle of 90 °, and at this time, the TFTs between the TFTs are not significantly degraded. In order to improve the uniformity of characteristics, the uniformity of the device can be improved by making the direction of the active channel region inclined at an angle of 30 ° to 60 ° with respect to the crystal growth direction (FIG. 3C).
그러나, 이 방법 역시 SLS 결정화 기술에 의해 형성되는 유한 크기의 결정립을 이용함으로써, "프라이머리" 결정립 경계가 액티브 채널 영역 내에 포함될 확률이 존재하며, 따라서, TFT 간 특성 차이를 야기시키는 예측할 수 없는 불균일성이 존재하게 된다는 문제점이 있다.However, this method also uses the finite size grains formed by the SLS crystallization technique, so that there is a possibility that the "primary" grain boundaries are included in the active channel region, and thus unpredictable nonuniformity causing the difference between the TFTs. There is a problem that is present.
본 발명은 위에서 설명한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명에서는 서로 수직한 방향의 TFT로 이루어져 있어 TFT 기판 제작시 TFT 특성의 균일성을 판단할 수 있는 액티브 채널 영역 내의 '프라이머리' 결정립 경계의 최대수가 포함될 확률을 계산할 수 있는 수식을 유도하여, TFT 기판 제작 및 액티브 디스플레이 디바이스 제작시 요구되는 TFT 특성 및 특성 균일성 확보를 위한 실리콘 결정립 크기, 방향에 때한 최적 공정 조건 및 액티브 채널의 최적 차원을 결정할 수 있는 다결정 실리콘 박막 및 이를 사용하여 제작된 액티브 매트릭스 TFT를 이용한 디바이스를 제공하는 것이다.The present invention has been made to solve the problems described above, in the present invention is composed of a TFT in the direction perpendicular to each other 'primary' in the active channel region that can determine the uniformity of the TFT characteristics when manufacturing a TFT substrate Deriving a formula to calculate the probability that the maximum number of grain boundaries is included, the optimum size of the silicon grains, optimal process conditions and active channels for TFT characteristics and characteristic uniformity required for TFT substrate fabrication and active display device fabrication The present invention provides a polycrystalline silicon thin film capable of determining an optimal dimension of and a device using an active matrix TFT fabricated using the same.
본 발명은 상기한 목적을 달성하기 위하여, 본 발명은The present invention to achieve the above object, the present invention
서로 수직하여 배치되어 있는 트랜지스터 TR1, TR2 에 대하여 각각의 프라이머리 결정립 경계의 최대수가 액티브 채널 영역 내에 포함될 확률 P1 및 P2가 하기식 1 및 2로 표현되고 P1 또는 P2가 0.5가 아닌 것을 특징으로 하는 TFT용 다결정 실리콘 박막을 제공한다.For the transistors TR1 and TR2 arranged perpendicular to each other, the probabilities P1 and P2 of the maximum number of primary grain boundary boundaries included in the active channel region are represented by the following Equations 1 and 2, and P1 or P2 is not 0.5. Provided is a polycrystalline silicon thin film for a TFT.
[식 1][Equation 1]
P1 = (D1 - (Nmax1 -1) ×Gs1)/Gs1P1 = (D1-(Nmax1 -1) × Gs1) / Gs1
[식 2][Equation 2]
P2 = (D2 - (Nmax2 -1) ×Gs2)/Gs2P2 = (D2-(Nmax2 -1) × Gs2) / Gs2
여기에서, From here,
D1 = L1 cos θ+ W1 sin θ, D2 = L2 cosθ+ W2 sinθD1 = L1 cos θ + W1 sin θ, D2 = L2 cosθ + W2 sinθ
L1 및 L2는 트랜지스터 TR1 및 TR2의 액티브 채널의 길이, W1 및 W2는 트랜지스터 TR1 및 TR2의 액티브 채널의 폭,L1 and L2 are the lengths of the active channels of transistors TR1 and TR2, W1 and W2 are the widths of the active channels of transistors TR1 and TR2,
Nmax1 및 Nmax2는 트랜지스터 TR1 및 TR2 각각의 액티브 채널 영역 내에 포함될 수 있는 '프라이머리" 결정립 경계의 최대수, Nmax1 and Nmax2 are the maximum number of 'primary' grain boundaries that can be included in the active channel region of transistors TR1 and TR2 respectively,
Gs1 및 Gs2는 다결정 실리콘 박막의 결정립 크기,Gs1 and Gs2 are the grain size of the polycrystalline silicon thin film,
θ는 트랜지스터 TR1 및 TR2 각각의 액티브 채널 방향의 수직 방향에 대하여 '프라이머리' 결정립 경계가 기울어져 있는 각도를 나타낸다. θ represents the angle at which the 'primary' grain boundary is inclined with respect to the vertical direction of the active channel direction of each of the transistors TR1 and TR2.
또한, 본 발명은 In addition, the present invention
서로 수직하여 배치되어 있는 트랜지스터 TR1, TR2 에 대하여 각각의 프라이머리 결정립 경계의 최대수를 포함할 확률이 TFT 기판의 액티브 채널 영역의 장축 방향의 결정립 크기에 대하여 상기 프라이머리 결정립 경계의 최대수 -1개의 결정립이 차지하는 거리를 뺀 나머지 거리의 비율로 나타내어지며, 상기 확률 P1 또는 P2가 0.5가 아닌 것을 특징으로 하는 TFT용 다결정 실리콘 박막을 제공한다.The maximum number of primary grain boundaries -1 with respect to the grain size in the long axis direction of the active channel region of the TFT substrate has a probability of including the maximum number of respective primary grain boundaries for transistors TR1 and TR2 arranged perpendicular to each other. Provided is the ratio of the remaining distance minus the distance occupied by the two crystal grains, and the polycrystalline silicon thin film for TFT is characterized in that the probability P1 or P2 is not 0.5.
또한, 본 발명은 In addition, the present invention
본 발명에 의해 제조되는 다결정 실리콘 박막을 사용하는 액티브 매트릭스 TFT를 이용한 것을 특징으로 하는 디바이스를 제공한다.An active matrix TFT using a polycrystalline silicon thin film produced by the present invention is provided.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, the present invention will be described in detail.
액티브 매트릭스 디스플레이용 TFT 제작시 TFT 특성에 직접, 간접적으로 중대한 영향을 미치는 다결정 실리콘의 결정립이 TFT 특성 향상을 위하여 크고 규칙화되는 경우, 결정립의 유한한 크기로 인하여, 인접한 결정립 사이에는 결정립 경계가 발생한다.When the crystal grains of polycrystalline silicon, which directly or indirectly have a significant influence on the TFT characteristics, are large and ordered to improve the TFT characteristics in the fabrication of an active matrix display TFT, due to the finite size of the grains, grain boundaries occur between adjacent grains. do.
본 발명에서 "결정립 크기"라 함은 확인될 수 있는 결정립 경계 사이의 거리를 말하여, 통상 오차 범위에 속하는 결정립 경계의 거리라고 정의한다.The term " grain size " in the present invention refers to the distance between grain boundaries that can be identified, and is defined as a distance of grain boundaries which normally belongs to an error range.
특히, 결정립 경계가 액티브 채널(active channel) 영역 내에 존재할 때 TFT 특성에 치명적인 영향을 주는 결정립 경계, 즉, 액티브 채널 방향의 수직 방향에 대한 결정립 경계의 기울어짐 각도가 -45 °≤θ≤45 °인 "프라이머리" 결정립 경계의 경우, 다결정 실리콘 박막의 형성시 공정 정밀성의 한계로 인하여 피할 수 없는 결함이 된다.In particular, when the grain boundary is present in the active channel region, the inclination angle of the grain boundary, that is, the grain boundary with respect to the vertical direction of the active channel direction, which has a fatal effect on the TFT characteristic is -45 ° ≤θ≤45 ° Phosphorus "primary" grain boundaries become unavoidable defects due to limitations in process precision in the formation of polycrystalline silicon thin films.
TFT를 이용하여 액티브 매트릭스 디스플레이를 제작할 때 화소 어레이는 물론, 게이트 구동 회로 또는 데이터 구동 회로에는 회로 특성상 또는 공간 활용을 위하여 언제나 상호 수직한 방향의 TFT가 필요하다.When fabricating an active matrix display using TFTs, not only the pixel array, but also the gate driving circuit or the data driving circuit always require TFTs in mutually perpendicular directions for the purpose of circuit characteristics or space utilization.
도 4는 상호 수직한 방향의 TFT로 구성되는 액티브 매트릭스 디스플레이를 개략적으로 나타내는 도면으로, 이러한 경우, 수직한 두 방향의 TFT 특성을 향상시키기 위한 다결정 실리콘의 결정립은 각각의 TFT 방향에 대항 평행한 결정 성장 방향을 가져야 한다. 즉, 수직한 양방향에 대한 결정립 크기와 방향에 따라 주어진 TFT의 특성이 결정된다. Fig. 4 is a view schematically showing an active matrix display composed of TFTs in mutually perpendicular directions, in which case, crystal grains of polycrystalline silicon for improving TFT characteristics in two perpendicular directions are crystals parallel to each TFT direction. It must have a growth direction. That is, the characteristics of a given TFT are determined according to the grain size and direction for the vertical bidirectional.
이때, 기판 또는 디스플레이 상에 제작되는 TFT 액티브 채널 영역 내에 포함되는 '프라이머리' 결정립 경계의 수는 결정립의 크기, 방향, 액티브 채널의 차원 등에 따라 달라질 수 있고(도 4 참조), 따라서, 제작되는 TFT 및 디스플레이의 특성이 불균일하게 되거나, 심지어 구동되지 않게 된다.In this case, the number of 'primary' grain boundaries included in the TFT active channel region fabricated on the substrate or the display may vary depending on the size, direction, size of the active channel, etc. of the grains (see FIG. 4), The characteristics of the TFT and the display become uneven or even not driven.
본 발명에서는 수직한 TFT들로 구성되는 TFT 기판 또는 액티브 매트릭스 디스플레이의 특성에 치명적인 영향을 주는 '프라이머리' 결정립 경계의 최대수가 액티브 채널 영역에 포함될 확률을 결정립 크기, 방향, 액티브 채널의 차원의 함수로 유도하였으며, 이를 이용하여 기판 또는 디스플레이 상에 균일한 특성의 TFT를 제작할 수 있다. In the present invention, the probability that the maximum number of 'primary' grain boundaries, which have a fatal effect on the characteristics of an active matrix display or a TFT substrate composed of vertical TFTs, is determined as a function of grain size, direction, and dimension of the active channel. Induced by, it can be used to fabricate a TFT of uniform characteristics on the substrate or display.
도 5a 및 도 5b는 액티브 채널 영역 내에 소스/드레인 방향에 대한 법선에 대하여 θ의 각도로 기울어져 있는 결정립 경계를 갖는 다결정 실리콘을 이용한 TFT 구조를 나타내는 도면이다. 5A and 5B illustrate a TFT structure using polycrystalline silicon having a grain boundary inclined at an angle θ with respect to a normal to a source / drain direction in an active channel region.
도 5a 및 도 5b를 참조하면, 타입 1의 TR1과 타입 2의 TR2에서 소스/드레인 방향에 대한 법선을 NN'이라 하면, 법선 NN'과 결정립 장축 방향의 인접한 결정립 간의 경계를 '프라이머리" 결정립 경계라 할 수 있으며, 법선 NN'과 '프라이머리' 결정립 경계가 이루는 각도 θ는 -45°≤θ≤45°가 된다.Referring to FIGS. 5A and 5B, when the normal for the source / drain direction is NN 'in the TR1 of the type 1 and the TR2 of the type 2, the boundary between the normal NN' and adjacent grains in the grain long axis direction is 'primary' grains. The angle θ formed between the normal NN 'and the' primary 'grain boundary is -45 ° ≤θ≤45 °.
도 6a 및 도 6b는 액티브 채널 영역 내에 소스/드레인 방향과 수직하지 않은 일반적인 결정립 경계를 갖는 다결정 실리콘을 이용한 TFT 구조에서 최대수(도 6a 참조) 또는 최대수 -1(도 6b 참조)개의 '프라이머리' 결정립 경계가 액티브 채널 영역 내에 포함되어 있는 확률을 계산하기 위하여 도시한 도면이다.6A and 6B illustrate a maximum number (see FIG. 6A) or a maximum number of −1 (see FIG. 6B) in a TFT structure using polycrystalline silicon having a general grain boundary in the active channel region that is not perpendicular to the source / drain direction. The figure for calculating the probability that the head 'grain boundary is included in the active channel region.
먼저, 도 6a를 참조하여 타입 1의 TR1에 대한 수식을 유도하면, 길이가 L1이고 폭이 W1인 액티브 채널 영역 내의 '프라이머리' 결정립 경계간 최대 거리 D는 단순한 삼각 함수 관계에 의하여 다음과 같이 나타낼 수 있다.First, referring to FIG. 6A, a formula for TR1 of type 1 is derived. The maximum distance D between the 'primary' grain boundaries in the active channel region having a length L1 and a width W1 is represented by a simple trigonometric function as follows. Can be represented.
D1 = (L1 + x)×cos θD1 = (L1 + x) × cos θ
여기에서, x = W1×tan θ이며,Where x = W1 × tan θ,
따라서, D1 = (L1 + W1×tan θ)×cos θ= (L1×cos θ)+ (W1×tan θ×cos θ)가 된다.Therefore, D1 = (L1 + W1 x tan θ) x cos θ = (L1 x cos θ) + (W1 x tan θ x cos θ).
이때, tan θ×cos θ= sin θ이므로, D를 다시 쓰면,At this time, tan θ × cos θ = sin θ, so if we write D again,
D1 = L1×cos θ+ W1×sin θ으로서,D1 = L1 × cos θ + W1 × sin θ,
액티브 채널 영역의 길이 L1과 폭 W1, 그리고 법선 NN'에 대한 '프라이머리' 결정립 경계의 기울어짐 각도 θ만의 함수로 나타낼 수 있다.It can be expressed as a function of only the inclination angle θ of the 'primary' grain boundary with respect to the length L1 and the width W1 of the active channel region and the normal NN '.
타입 1의 TR1의 특성에 치명적인 영향을 주는 결정립 경계의 위치를 결정짓는 결정립 크기를 Gs1이라 할 때, 액티브 채널 영역 내에 포함되는 '프라이머리' 결정립 경계의 최대수를 Nmax1이라 하면, Nmax1은 다음과 같은 식에 의하여 구할 수 있다. When the grain size that determines the position of the grain boundary that has a fatal effect on the characteristics of Type 1 TR1 is Gs1, the maximum number of 'primary' grain boundaries included in the active channel region is Nmax1. It can be obtained by the same formula.
Nmax1 = ζ(D1/Gs1)Nmax1 = ζ (D1 / Gs1)
여기에서, 함수 ζ는 다음과 같이 정의될 수 있다.Here, the function ζ can be defined as follows.
ζ(x) = 최소 정수 ≥x, x는 임의의 수이다.ζ (x) = minimum integer ≥ x, x is any number.
즉, x = 2일 때, Nmax1 = 2이며, x = 2.3일 때, Nmax1 = 3이 되게 하느 함수임을 알 수 있다.That is, it can be seen that when x = 2, Nmax1 = 2, and when x = 2.3, Nmax1 = 3 is a function.
이때, 액티브 채널 영역 내에 '프라이머리' 결정립 경계의 최대수 Nmax1을 포함할 확률 P1은 도 6a에서 장축 방향의 결정립 크기 Gs1에 대한 Nmax1 -1개의 결정립이 차지하는 거리를 뺀 나머지 거리인 a1 + b1의 비율로서 나타낼 수 있다.In this case, the probability P1 of including the maximum number Nmax1 of the 'primary' grain boundaries in the active channel region is a1 + b1, which is the remaining distance of FIG. It can be expressed as a ratio.
즉, P1 =(a1 + b1)/Gs1이고,That is, P1 = (a1 + b1) / Gs1,
a1 + b1 = D1 - (Nmax1 -1) ×Gs1이다.a1 + b1 = D1− (Nmax1−1) × Gs1.
그러므로, P1은 하기식 1로 표현될 수 있다. Therefore, P1 can be represented by the following equation.
[식 1][Equation 1]
P1 = (D1-(Nmax1 -1)×Gs1)/Gs1이다.P1 = (D1- (Nmax1-1) × Gs1) / Gs1.
이때, 타입 1의 TR1의 액티브 채널 영역 내에 Nmax -1개의 '프라이머리' 결정립 경계의 수를 포함할 확률을 Q1이라 하면, P1과 Q1의 정의로부터 In this case, if the probability of including the number of Nmax -1 'primary' grain boundaries in the active channel region of TR1 of type 1 is Q1, the definition of P1 and Q1
P1 + Q1 = 1의 관계식이 성립되며, The relation of P1 + Q1 = 1 is established,
따라서, Q1에 대한 식은 다음과 같다.Therefore, the equation for Q1 is as follows.
Q1 = 1 - P1 = 1 - {(D1-(Nmax1 -1)×Gs1)/Gs1} = (-D1 + Nmax1×Gs1)/Gs1이된다. Q1 = 1-P1 = 1-{(D1- (Nmax1 -1) x Gs1) / Gs1} = (-D1 + Nmax1 x Gs1) / Gs1.
타입 1의 TR1에 대한 것과 동일하게, 도 6b를 참조하면, 타입 2의 TR2에 대하여, 액티브 채널 영역 내에 '프라이머리' 결정립 경계의 최대수 Nmax2를 포함할 확률 P2는 하기식 2와 같이,Referring to FIG. 6B, similarly to that of TR1 of type 1, for TR2 of type 2, the probability P2 that includes the maximum number Nmax2 of the 'primary' grain boundaries in the active channel region is given by Equation 2 below.
P2 = (a2 + b2)/Gs2로 나타낼 수 있고,P2 = (a2 + b2) / Gs2,
[식 2][Equation 2]
P2 = (D2-(Nmax2 -1)×Gs2)/Gs2이다. P2 = (D2- (Nmax2-1) × Gs2) / Gs2.
여기에서, D2 = L2×cos θ+ W2×sin θ,Where D2 = L2 x cos θ + W 2 x sin θ,
Nmax2 = ζ(D2/Gs2)이다. Nmax2 = ζ (D2 / Gs2).
이때, 타입 2의 TR2의 액티브 채널 영역 내에 Nmax2 -1개의 '프라이머리' 결정립 경계의 수를 포함할 확률을 Q2라 하면, P2와 Q2의 정의로부터(도 6b 참조),In this case, assuming that the probability of including the number of Nmax2 -1 'primary' grain boundaries in the active channel region of TR2 of type 2 is Q2, from the definition of P2 and Q2 (see FIG. 6B),
P2 + Q2 = 1의 관계식이 성립되며, The relation of P2 + Q2 = 1 is established,
따라서, Q2에 대한 식은 다음과 같다. Therefore, the equation for Q2 is as follows.
Q2 = 1 - P2 = 1 - {(D2-(Nmax2 -1)×Gs2)/Gs2} = (-D2 + Nmax2×Gs2)/Gs2Q2 = 1-P2 = 1-{(D2- (Nmax2 -1) × Gs2) / Gs2} = (-D2 + Nmax2 × Gs2) / Gs2
이상과 같이, 서로 수직한 방향의 2개의 형태의 TR에 대하여, 각 액티브 채널 영역 내에는 Nmax 또는 Nmax -1개의 '프라이머리' 결정립 경계의 수만이 존재할 수 있으며, 이를 바탕으로 확률 P1과 P2의 물리적인 의미를 살펴보면 다음과 같다.As described above, for the two types of TRs perpendicular to each other, only the number of Nmax or Nmax −1 'primary' grain boundaries may exist in each active channel region, based on the probability P1 and P2. The physical meaning is as follows.
a) P1 또는 P2 = 0인 경우a) when P1 or P2 = 0
액티브 채널 영역 내에는 '프라이머리' 결정립 경계의 최대 수 Nmax가 포함될 확률은 0이고, 따라서, 액티브 채널 영역 내에는 Nmax -1 개의 '프라이머리' 결정립 경계의 수만이 존재할 수 있다. 그러므로, 극히 균일한 TFT 특성을 구현할 수 있다. The probability that the maximum number Nmax of the 'primary' grain boundaries is included in the active channel region is 0, and therefore, only the number of Nmax −1 'primary' grain boundaries may exist in the active channel region. Therefore, extremely uniform TFT characteristics can be realized.
b) 0 < P1 또는 P2 < 0.5인 경우b) when 0 <P1 or P2 <0.5
액티브 채널 영역 내에 Nmax 개의 "프라이머리" 결정립 경계의 수가 존재할 확률은 Nmax -1 개의 결정립 경계의 수가 존재할 확률보다 낮다.The probability that the number of Nmax "primary" grain boundaries exists in the active channel region is lower than the probability that the number of Nmax -1 grain boundaries exists.
c) P1 또는 P2 = 0.5인 경우c) when P1 or P2 = 0.5
액티브 채널 영역 내에 Nmax 개의 "프라이머리" 결정립 경계의 수를 포함할 확률이 Nmax- 1 개의 경계 수를 포함할 확률과 같다. 따라서, 극히 불균일한 TFT 특성이 나타날 수 있다.The probability of including the number of Nmax "primary" grain boundaries in the active channel region is equal to the probability of including the number of Nmax-1 boundaries. Therefore, extremely non-uniform TFT characteristics may appear.
d) 0.5 < P1 또는 P2 < 1인 경우d) when 0.5 <P1 or P2 <1
액티브 채널 영역 내에 Nmax 개의 "프라이머리" 결정립 경계의 수를 포함할 확률이 Nmax -1 개의 경계를 포함할 확률보다 높다.The probability of including the number of Nmax "primary" grain boundaries in the active channel region is higher than the probability of including Nmax -1 boundaries.
e) P1 또는 P2 = 1인 경우e) when P1 or P2 = 1
액티브 채널 영역 내에 "프라이머리" 결정립 경계의 최대 수 Nmax를 포함할 확률은 1이고, 따라서 액티브 채널 영역 내에서는 Nmax 개의 "프라이머리" 결정립 경계의 수만이 존재할 수 있다. 그러므로, 극히 균일한 TFT 특성을 구현할 수 있다. The probability of including the maximum number Nmax of "primary" grain boundaries in the active channel region is 1, and therefore only the number of Nmax "primary" grain boundaries may exist in the active channel region. Therefore, extremely uniform TFT characteristics can be realized.
이러한, 확률 P1 및 P2의 의미로부터 서로 수직한 타입 1의 TR1과 타입 2의 TR2 각각에 대한 결정립 경계의 최대수가 포함될 확률 P1과 P2의 값이 동시에 0 또는 1이 되게 하는 결정립 크기, 방향, 액티브 채널 차원의 조합을 본 발명에서는 산출하여 다결정 실리콘 공정과 TFT 설계에 반영할 경우, TFT 전체 기판 또는 선택 영역 내에 제작되는 TFT 특성의 균일성을 확보할 수 있을 뿐만 아니라, TFT 제적 공정 중 게이트 메탈의 식각에 의한 액티브 채널 형성 시에도 TFT의 균일성을 확보할 수 있는 공정 마진을 관리할 수 있다. Grain size, direction, and active such that the values of probability P1 and P2 are simultaneously 0 or 1 to include the maximum number of grain boundaries for each of TR1 of Type 1 and Type 2 of TR2 perpendicular to each other from the meanings of the probability P1 and P2. In the present invention, when the combination of the channel dimensions is calculated and reflected in the polycrystalline silicon process and the TFT design, the uniformity of the TFT characteristics produced in the entire TFT substrate or the selected region can be ensured, and the gate metal during the TFT removal process can be obtained. Even when the active channel is formed by etching, process margins to secure uniformity of TFTs can be managed.
θ= 0 °인 경우의 수식Formula for θ = 0 °
도 7a 및 도 7b는 θ= 0 °인 경우 액티브 채널 영역 내에 소스/드레인 방향과 수직한 결정립 경계를 갖는 다결정 실리콘을 사용하는 TFT의 구조를 개략적으로 도시한 도면이다. 7A and 7B schematically illustrate the structure of a TFT using polycrystalline silicon having a grain boundary perpendicular to the source / drain direction in the active channel region when θ = 0 °.
도 7a 및 도 7b를 참조하면, 지금까지는 소스/드레인 방향의 법선 방향이 NN'에 대하여 θ의 각도로 "프라이머리" 결정립 경계가 기울어진 경우에 대한 일반적인 경우로서, θ= 0 °인 특수한 경우가 있을 수 있고, 이 때, 동일한 수의 "프라이머리" 결정립 경계가 액티브 채널 영역에 포함된다면, θ≠0 °인 경우에 비하여, "프라이머리" 결정립 경계에 대하여 수직한 "세컨더리(Secondary)" 결정립 경계가 TFT 특성에 미치는 영향은 줄어들고, 이에 따라 TFT 특성이 보다 더 우수하리라 예상할 수 있다.Referring to FIGS. 7A and 7B, so far, a general case in which the normal direction of the source / drain direction is inclined at the angle of the “primary” grain boundary at an angle of θ with respect to NN ′ is a special case in which θ = 0 °. Where, if the same number of "primary" grain boundaries are included in the active channel region, then "Secondary" perpendicular to the "primary" grain boundaries, as compared to θ ≠ 0 °. The effect of the grain boundary on the TFT characteristics is reduced, and thus the TFT characteristics can be expected to be better.
도 8a 및 도 8b는 θ= 0 °인 경우 액티브 채널 영역 내에 소스/드레인 방향과 수직한 결정립 경계를 갖는 다결정 실리콘을 사용하는 TFT 구조에서 최대수(도 8a) 또는 최대수 -1(도 8b)개의 '프라이머리' 결정립 경계가 액티브 채널 영역 내에 포함될 확률을 계산하기 위한 도면이다.8A and 8B show the maximum number (FIG. 8A) or maximum number -1 (FIG. 8B) in a TFT structure using polycrystalline silicon having grain boundaries perpendicular to the source / drain direction in the active channel region when θ = 0 °. A diagram for calculating the probability that four 'primary' grain boundaries are included in an active channel region.
이때, 식 1 및 식 2에 의하여, 타입 1의 TR1과 타입 2의 TR2에 대하여 각각 D1 = L1, D2 = L2가 되며, 더 이상 식 1 및 식 2는 W 및 θ의 함수가 아니다. At this time, by Equation 1 and Equation 2, D1 = L1 and D2 = L2 for TR1 of Type 1 and TR2 of Type 2, respectively, and Equations 1 and 2 are no longer functions of W and θ.
따라서, 확률 P1과 P2는 다음과 같이 나타낼 수 있다. Therefore, the probabilities P1 and P2 can be expressed as follows.
P1 = (L1-(Nmax1 -1)×Gs1)/Gs1, P2 = (L2-(Nmax2 -1)×Gs2)/Gs2가 된다.P1 = (L1- (Nmax1-1) × Gs1) / Gs1, P2 = (L2- (Nmax2-1) × Gs2) / Gs2.
이때, 액티브 채널 영역 내에 Nmax -1개의 '프라이머리' 결정립 경계의 수를 포함할 확률은 P + Q = 1이므로,In this case, since the probability of including the number of Nmax -1 'primary' grain boundaries in the active channel region is P + Q = 1,
Q1과 Q2는 다음과 같이 나타낼 수 있다.Q1 and Q2 can be expressed as follows.
Q1 = (-D1 + Nmax1×Gs1)/Gs1, Q2 = (-D2 + Nmax2×Gs2)/Gs2가 된다.Q1 = (− D1 + Nmax1 × Gs1) / Gs1, Q2 = (− D2 + Nmax2 × Gs2) / Gs2.
도 9a 및 도 9b는 본 발명의 일실시예에 의해 제조될 수 있는 TFT 기판의 공정 마진을 산출하는 예를 도시하는 그래프이다.9A and 9B are graphs showing examples of calculating process margins of a TFT substrate that can be manufactured by one embodiment of the present invention.
도 9a 및 도 9b를 참조하면, 결정립 크기가 2 ㎛이며, 결정립 경계가 소스/드레인 방향에 수직한 경우(도 9a) 또는 다소의 각도로 기울어져 있는 경우(θ= 2°, 도 9b 참조), 본 발명의 식 1에 따라서, 액티브 채널의 길이에 따른 결정립 경계의 최대수가 액티브 채널 영역 내에 포함될 확률을 도시하면, 결정립 크기의 정수배가 되는 액티브 채널 길이에 대하여(도 9a 참조) 또는 1.6 ㎛ + 결정립 크기의 정수배(도 9b 참조)가 되는 채널 길이에서 확률 P1 또는 P2가 1이 됨을 알 수 있다. 9A and 9B, the grain size is 2 μm and the grain boundary is perpendicular to the source / drain direction (FIG. 9A) or tilted at an angle (θ = 2 °, see FIG. 9B). According to Equation 1 of the present invention, when the maximum number of grain boundaries according to the length of the active channel is included in the active channel region, the active channel length becomes an integer multiple of the grain size (see FIG. 9A) or 1.6 μm + It can be seen that the probability P1 or P2 becomes 1 at the channel length that is an integer multiple of the grain size (see FIG. 9B).
즉, P1 또는 P2가 1이 되게 하는 채널 길이를 이용하여 TFT 설계를 할 겨우, 기판 제작시 발생할 수 있는 미스얼라인 또는 TR의 위치 변화에 따른 TFT 특성의 불균일성을 완전히 제거할 수 있다. That is, when the TFT design is made using the channel length that makes P1 or P2 equal to 1, it is possible to completely eliminate the nonuniformity of the TFT characteristics caused by the misalignment or the position change of the TR, which may occur during substrate fabrication.
그러나, TFT 설계시 액티브 채널의 길이와 실제 TFT 제작 공정에서 액티브 채널의 길이를 결정하는 게이트 형성 공정에서 식각에 따른 액티브 채널 길이의 가변성이 언제나 존재하며, 그에 따른 확률 P1 또는 P2를 확보하기 위한 공정 마진을 산출할 수 있다.However, there is always a variability of the active channel length due to etching in the gate formation process in which the length of the active channel and the length of the active channel are determined in the actual TFT fabrication process, and the process for securing the probability P1 or P2 accordingly. The margin can be calculated.
도 9a를 참조하면, P1 또는 P2 ≥0.75이기 위한 채널 길이는 P1 또는 P2 = 1인 채널 길이로부터 θ= 0°에 대하여 0.5 ㎛ 이내, θ= 2°인 경우 0.4 ㎛ 이내이어야 함을 알 수 있다. Referring to FIG. 9A, it can be seen that the channel length for P1 or P2 ≥ 0.75 must be within 0.5 μm for θ = 0 ° and within 0.4 μm for θ = 2 ° from the channel length of P1 or P2 ≧ 1. .
이상 설명한 바와 같이, 본 발명은 서로 수직한 2가지 이상의 트랜지스터로 구성되어 있는 TFT 전체 기판 또는 선택적 영역 내의 트랜지스터의 특성을 향상시킬 수 있다. 또한, 각 트랜지스터들의 균일성은 각각의 트랜지스터의 방향에 평행한 다결정 실리콘 결정립의 크기와 방향에 의하여 결정되므로 최적의 균일성을 확보할 수 있는 TFT를 설계할 수 있으며, 목적하는 균일성을 확보하기 위하여 TFT 기판 제작시 요구되는 공정 마진을 미리 예측, 관리할 수 있다. As described above, the present invention can improve the characteristics of the transistors in the entire TFT substrate or the selective region composed of two or more transistors perpendicular to each other. In addition, since the uniformity of each transistor is determined by the size and direction of the polycrystalline silicon grains parallel to the direction of each transistor, it is possible to design a TFT that can ensure optimal uniformity, and to secure the desired uniformity. Process margins required for TFT substrate fabrication can be predicted and managed in advance.
도 1a는 동일한 결정립 크기 Gs 및 액티브 채널 차원 L ×W에 대하여 "프라이머리" 결정립 경계의 수가 2인 TFT의 개략적인 단면을 도시한 도면이고, 도 1b는 "프라이머리" 결정립 경계의 수가 3인 TFT의 개략적인 단면을 도시한 도면이다.FIG. 1A shows a schematic cross section of a TFT with a number of “primary” grain boundaries of 2 for the same grain size Gs and active channel dimension L × W, and FIG. 1B shows a number of “primary” grain boundaries of 3; It is a figure which shows schematic cross section of a TFT.
도 2a 및 도 2b는 종래 기술에 따라 SLS 결정화법에 의하여 형성된 입자 크기가 큰 실리콘 그레인을 포함한 TFT의 액티브 채널의 개략적인 단면을 도시한 도면이다.2A and 2B show schematic cross sections of an active channel of a TFT including a large grain size silicon grain formed by the SLS crystallization method according to the prior art.
도 3a 내지 도 3c는 또 다른 종래 기술에 따라 제조된 TFT의 액티브 채널의 개략적인 단면을 도시한 도면이다.3A to 3C are schematic cross-sectional views of an active channel of a TFT manufactured according to another conventional technique.
도 4는 상호 수직한 방향의 TFT로 구성되는 액티브 매트릭스 디스플레이를 개략적으로 나타내는 도면이다.4 is a diagram schematically showing an active matrix display composed of TFTs in mutually perpendicular directions.
도 5a 및 도 5b는 액티브 채널 영역 내에 소스/드레인 방향에 대한 법선에 대하여 θ의 각도로 기울어져 있는 결정립 경계를 갖는 다결정 실리콘을 이용한 TFT 구조를 나타내는 도면이다. 5A and 5B illustrate a TFT structure using polycrystalline silicon having a grain boundary inclined at an angle θ with respect to a normal to a source / drain direction in an active channel region.
도 6a 및 도 6b는 액티브 채널 영역 내에 소스/드레인 방향과 수직하지 않은 일반적인 결정립 경계를 갖는 다결정 실리콘을 이용한 TFT 구조에서 최대수(도 6a) 또는 최대수 -1(도 6b)개의 '프라이머리' 결정립 경계가 액티브 채널 영역 내에 포함되어 있는 확률을 계산하기 위하여 도시한 도면이다.6A and 6B illustrate a maximum number (FIG. 6A) or a maximum number of -1 (FIG. 6B) 'primers' in a TFT structure using polycrystalline silicon having a general grain boundary in the active channel region that is not perpendicular to the source / drain direction. The figure illustrates the calculation of the probability that the grain boundary is included in the active channel region.
도 7a 및 도 7b는 θ= 0 °인 경우 액티브 채널 영역 내에 소스/드레인 방향과 수직한 결정립 경계를 갖는 다결정 실리콘을 사용하는 TFT의 구조를 개략적으로 도시한 도면이다. 7A and 7B schematically illustrate the structure of a TFT using polycrystalline silicon having a grain boundary perpendicular to the source / drain direction in the active channel region when θ = 0 °.
도 8a 및 도 8b는 θ= 0 °인 경우 액티브 채널 영역 내에 소스/드레인 방향과 수직한 결정립 경계를 갖는 다결정 실리콘을 사용하는 TFT 구조에서 최대수(도 8a) 또는 최대수 -1(도 8b)개의 '프라이머리' 결정립 경계가 액티브 채널 영역 내에 포함될 확률을 계산하기 위한 도면이다.8A and 8B show the maximum number (FIG. 8A) or maximum number -1 (FIG. 8B) in a TFT structure using polycrystalline silicon having grain boundaries perpendicular to the source / drain direction in the active channel region when θ = 0 °. A diagram for calculating the probability that four 'primary' grain boundaries are included in an active channel region.
도 9a 및 도 9b는 본 발명의 일실시예에 의해 제조될 수 있는 TFT 기판의 공정 마진을 산출하는 예를 도시하는 그래프이다.9A and 9B are graphs showing examples of calculating process margins of a TFT substrate that can be manufactured by one embodiment of the present invention.
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