KR100637430B1 - Flat panel display using polysilicon thin film transistor and fabrication method thereof - Google Patents

Flat panel display using polysilicon thin film transistor and fabrication method thereof Download PDF

Info

Publication number
KR100637430B1
KR100637430B1 KR1020040010260A KR20040010260A KR100637430B1 KR 100637430 B1 KR100637430 B1 KR 100637430B1 KR 1020040010260 A KR1020040010260 A KR 1020040010260A KR 20040010260 A KR20040010260 A KR 20040010260A KR 100637430 B1 KR100637430 B1 KR 100637430B1
Authority
KR
South Korea
Prior art keywords
thin film
polycrystalline silicon
film transistor
flat panel
panel display
Prior art date
Application number
KR1020040010260A
Other languages
Korean (ko)
Other versions
KR20050081948A (en
Inventor
박지용
구재본
박혜향
유철호
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020040010260A priority Critical patent/KR100637430B1/en
Publication of KR20050081948A publication Critical patent/KR20050081948A/en
Application granted granted Critical
Publication of KR100637430B1 publication Critical patent/KR100637430B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays

Abstract

다결정 실리콘 박막 트랜지스터를 이용한 평판 표시 장치에서, 비정질 실리콘을 레이저로 결정화하여 다결정 실리콘을 형성한 후, 화소 영역에 형성된 다결정 실리콘의 결정성을 퇴화시킨다. 이때 화소 영역의 다결정 실리콘의 라만 FWHM값이 8.1 이상이 되도록 결정성을 퇴화시킨다. 이와 같이 하면, 화소 영역에 형성되는 박막 트랜지스터의 문턱치 경사가 커서 계조 표현이 용이해지고, 구동 회로에 형성되는 박막 트랜지스터의 문턱치 경사가 작아서 고속 구동이 가능해진다.In a flat panel display using a polycrystalline silicon thin film transistor, amorphous silicon is crystallized by a laser to form polycrystalline silicon, and then the crystallinity of the polycrystalline silicon formed in the pixel region is degraded. At this time, the crystallinity is deteriorated so that the Raman FWHM value of the polycrystalline silicon in the pixel region becomes 8.1 or more. In this case, gray scale expression is easy because the threshold inclination of the thin film transistor formed in the pixel region is large, and the threshold inclination of the thin film transistor formed in the driving circuit is small, thereby enabling high-speed driving.

TFT, 다결정 실리콘, 문턱치 경사, 라만 FWHM, 결정성TFT, Polycrystalline Silicon, Threshold Slope, Raman FWHM, Crystallinity

Description

다결정 실리콘 박막 트랜지스터를 이용한 평판 표시 장치 및 그 제조 방법{FLAT PANEL DISPLAY USING POLYSILICON THIN FILM TRANSISTOR AND FABRICATION METHOD THEREOF}Flat panel display using polycrystalline silicon thin film transistor and manufacturing method therefor {FLAT PANEL DISPLAY USING POLYSILICON THIN FILM TRANSISTOR AND FABRICATION METHOD THEREOF}

도 1은 본 발명의 실시예에 따른 평판 표시 장치의 개략적인 개념도이다.1 is a schematic conceptual diagram of a flat panel display device according to an exemplary embodiment of the present invention.

도 2는 유기 전계발광 표시 장치의 화소의 개략적인 회로도이다.2 is a schematic circuit diagram of a pixel of an organic electroluminescent display.

도 3은 도 1의 평판 표시 장치에서 사용되는 TFT에서 문턱치 경사와 라만 FWHM값 사이의 관계를 나타내는 도면이다.3 is a diagram illustrating a relationship between a threshold slope and a Raman FWHM value in a TFT used in the flat panel display of FIG. 1.

도 4는 본 발명의 실시예에 따른 화소 TFT와 구동 회로 TFT의 평면도이다.4 is a plan view of a pixel TFT and a driving circuit TFT according to an embodiment of the present invention.

도 5는 도 4의 Ⅴ-Ⅴ'선을 따라 잘라 도시한 단면도이다.FIG. 5 is a cross-sectional view taken along the line VV ′ of FIG. 4.

본 발명은 다결정 실리콘 박막 트랜지스터를 이용한 평판 표시 장치 및 그 제조 방법에 관한 것이다.The present invention relates to a flat panel display using a polycrystalline silicon thin film transistor and a method of manufacturing the same.

다결정 실리콘 박막 트랜지스터(thin film transistor, 이하, "TFT"라 함)를 이용하는 평판 표시 장치로서는 유기 전계발광 표시 장치, 액정 표시 장치 등이 있다. 이러한 평판 표시 장치에서는 복수의 화소들이 행렬 형태로 배열되어 화상을 표시하기 위한 표시 영역과 화소를 구동하기 위한 구동 회로를 동일 기판 상에 올리는 추세이다.As a flat panel display device using a polycrystalline silicon thin film transistor (hereinafter referred to as "TFT"), an organic electroluminescent display device, a liquid crystal display device, and the like. In such a flat panel display device, a plurality of pixels are arranged in a matrix form so that a display area for displaying an image and a driving circuit for driving pixels are mounted on the same substrate.

특히, 유기 전계발광 표시 장치의 화소는 게이트선으로부터의 선택 신호에 응답하여 데이터선으로부터의 화상 신호를 전달하는 스위칭 TFT와 화상 신호에 대응하는 전류를 유기 전계발광 소자로 전달하는 구동 TFT를 반드시 필요로 한다. 각 화소에서 이들 TFT 특성이 균일하지 않으면 동일한 화상 신호에 대해서도 서로 다른 휘도가 표시된다. 또한 화소에서 표시되는 계조는 유기 전계발광 소자로 전달되는 전류, 즉 TFT의 드레인 전류에 의해 결정된다. 그런데 화소에 사용되는 TFT의 문턱치 경사(subthreshold slope)가 작으면, TFT의 게이트 전압의 편차에 따라 드레인 전류가 크게 변한다는 문제점이 있다. In particular, the pixel of the organic electroluminescent display device necessarily requires a switching TFT which transfers an image signal from the data line in response to a selection signal from the gate line and a driving TFT which transfers a current corresponding to the image signal to the organic electroluminescent element. Shall be. If these TFT characteristics are not uniform in each pixel, different luminance is displayed even for the same image signal. In addition, the gray level displayed in the pixel is determined by the current delivered to the organic electroluminescent element, that is, the drain current of the TFT. However, when the threshold slope of the TFT used for the pixel is small, there is a problem that the drain current varies greatly according to the variation of the gate voltage of the TFT.

그리고 구동 회로는 많은 수의 화소를 구동하여야 하므로 고속 동작이 가능해야 한다. 그런데 구동 회로에 사용되는 TFT의 문턱치 경사가 크면 원하는 드레인 전류를 얻기 위해서 게이트 전압이 크게 변해야 하므로 고속 구동이 힘들어진다는 문제점이 있다. In addition, since the driving circuit must drive a large number of pixels, it must be capable of high speed operation. However, if the threshold inclination of the TFT used in the driving circuit is large, there is a problem that high-speed driving is difficult because the gate voltage must be largely changed to obtain a desired drain current.

본 발명이 이루고자 하는 기술적 과제는 화소에 사용되는 TFT와 구동 회로에 사용되는 TFT의 특성을 다르게 하는 것이다.The technical problem to be achieved by the present invention is to vary the characteristics of the TFT used for the pixel and the TFT used for the driving circuit.

또한, 본 발명은 화소에 사용되는 TFT의 문턱치 경사를 구동 회로에 사용되는 TFT의 문턱치 경사보다 크게 하는 것을 그 기술적 과제로 한다.In addition, the technical problem of the present invention is to make the threshold inclination of the TFT used in the pixel larger than the threshold inclination of the TFT used in the driving circuit.

이러한 과제를 해결하기 위해, 본 발명은 결정화하여 다결정 실리콘을 형성한 후 화소 영역의 다결정 실리콘의 결정성을 퇴화시킨다.In order to solve this problem, the present invention crystallizes to form polycrystalline silicon and then degrades the crystallinity of the polycrystalline silicon in the pixel region.

본 발명의 한 특징에 따르면, 채널 영역에 다결정 실리콘을 사용하는 박막 트랜지스터를 이용한 평판 표시 장치가 제공된다. 본 발명의 평판 표시 장치는 각각 적어도 하나의 제1 박막 트랜지스터를 가지는 복수의 화소가 행렬 형태로 형성되어 있는 표시 영역, 그리고 표시 영역의 화소를 구동하기 위한 구동 신호를 공급하며 적어도 하나의 제2 박막 트랜지스터를 가지는 구동 회로를 포함한다. 그리고 제1 박막 트랜지스터의 문턱치 경사가 제2 박막 트랜지스터의 문턱치 경사보다 크다. According to one aspect of the present invention, a flat panel display using thin film transistors using polycrystalline silicon in a channel region is provided. The flat panel display of the present invention supplies a display area in which a plurality of pixels each having at least one first thin film transistor is formed in a matrix form, and a driving signal for driving pixels of the display area, and at least one second thin film. It includes a drive circuit having a transistor. The threshold slope of the first thin film transistor is greater than the threshold slope of the second thin film transistor.

본 발명의 한 실시예에 따르면, 제1 박막 트랜지스터의 라만 FWHM값이 실질적으로 8.1 이상이며, 제2 박막 트랜지스터의 라만 FWHM값이 실질적으로 8.1 이하이다.According to one embodiment of the present invention, the Raman FWHM value of the first thin film transistor is substantially 8.1 or more, and the Raman FWHM value of the second thin film transistor is substantially 8.1 or less.

본 발명의 다른 특징에 따르면, 화상을 표시하는 화소 영역과 화소 영역을 구동하기 위한 구동 회로 영역에서 각각 다결정 실리콘 박막 트랜지스터를 이용하는 평판 표시 장치를 제조하는 방법이 제공된다. 제조 방법은 (a) 기판 위의 상기 화소 영역과 상기 구동 회로 영역에 각각 비정질 실리콘 박막을 증착하는 단계, (b) 상기 비정질 실리콘 박막을 결정화하여 다결정 실리콘 박막을 형성하는 단계, 그리고 (c) 상기 화소 영역의 다결정 실리콘 박막에 불순물을 이온 도핑하여 상기 화소 영역의 다결정 실리콘의 결정성을 상기 구동 회로 영역의 다결정 실리콘의 결정성보다 더 퇴화시키는 단계를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.According to another feature of the invention, there is provided a method of manufacturing a flat panel display device using a polycrystalline silicon thin film transistor in a pixel region displaying an image and a driving circuit region for driving the pixel region, respectively. The manufacturing method includes (a) depositing an amorphous silicon thin film in the pixel region and the driving circuit region on the substrate, (b) crystallizing the amorphous silicon thin film to form a polycrystalline silicon thin film, and (c) the Ion-doped impurities in the polycrystalline silicon thin film of the pixel region to degenerate the crystallinity of the polycrystalline silicon of the pixel region more than that of the polycrystalline silicon of the driving circuit region.
DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. As those skilled in the art would realize, the described embodiments may be modified in various different ways, all without departing from the spirit or scope of the present invention.

삭제delete

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다.In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention. Like parts are designated by like reference numerals throughout the specification. When a portion of a layer, film, region, plate, etc. is said to be "on top" of another part, this includes not only when the other part is "right on" but also another part in the middle.

이제 본 발명의 실시예에 따른 다결정 실리콘 TFT를 이용한 평판 표시 장치 및 그 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a flat panel display using a polycrystalline silicon TFT and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 실시예에 따른 평판 표시 장치의 개략적인 개념도이며, 도 2는 유기 전계발광 표시 장치의 화소의 개략적인 회로도이다. 도 3은 도 1의 평판 표시 장치에서 사용되는 TFT에서 문턱치 경사와 라만(Raman) FWHM(full width half maximum)값 사이의 관계를 나타내는 도면이다. 1 is a schematic conceptual diagram of a flat panel display device according to an exemplary embodiment of the present invention, and FIG. 2 is a schematic circuit diagram of a pixel of an organic electroluminescent display device. 3 is a diagram illustrating a relationship between a threshold inclination and a Raman full width half maximum (FWHM) value in a TFT used in the flat panel display of FIG. 1.

도 1을 보면, 본 발명의 실시예에 따른 평판 표시 장치는 동일 기판(100) 위에 형성된 표시 영역(10), 데이터 구동 회로(20) 및 주사 구동 회로(30)를 포함한다. 표시 영역(10)에는 열 방향으로 뻗어 있는 복수의 데이터선(D1∼Dm)과 행 방향으로 뻗어 있는 복수의 주사선(S1∼Sn)이 형성되어 있다. 데이터선(D1∼D m)은 데이터 구동 회로(20)로부터 인가되는 화상을 나타내는 데이터 신호를 전달하며, 주사선(S1 ∼Sn)은 주사 구동 회로(30)로부터 순차적으로 인가되는 선택 신호를 전달한다. 그리고 이웃하는 두 데이터선과 이웃하는 두 주사선에 의해 형성되는 영역에 화소가 형성된다. Referring to FIG. 1, a flat panel display device according to an exemplary embodiment of the present invention includes a display area 10, a data driver circuit 20, and a scan driver circuit 30 formed on the same substrate 100. In the display area 10, a plurality of data lines D 1 to D m extending in the column direction and a plurality of scanning lines S 1 to S n extending in the row direction are formed. The data lines D 1 to D m transmit data signals representing an image applied from the data driving circuit 20, and the scan lines S 1 to S n are selection signals sequentially applied from the scan driving circuit 30. To pass. A pixel is formed in an area formed by two neighboring data lines and two neighboring scan lines.

도 1의 평판 표시 장치가 액정 표시 장치인 경우에는 일반적으로 화소에 하나의 스위칭 TFF가 형성되며, 이 TFT는 주사선으로부터의 선택 신호에 응답하여 데이터선으로부터의 데이터 신호를 액정 소자에 전달한다. 그리고 도 1의 평판 표시 장치가 유기 전계발광 표시 장치인 경우에는 화소에는 적어도 2개의 TFT가 형성된다. 도 2는 2개의 TFT로 이루어진 화소를 나타낸다. In the case where the flat panel display of Fig. 1 is a liquid crystal display, one switching TFF is generally formed in a pixel, and the TFT transfers the data signal from the data line to the liquid crystal element in response to the selection signal from the scanning line. When the flat panel display of FIG. 1 is an organic electroluminescent display, at least two TFTs are formed in the pixel. 2 shows a pixel consisting of two TFTs.

도 2에 나타낸 바와 같이, 유기 전계발광 표시 장치의 화소에는 2개의 TFT(M1, M2), 커패시터(C1) 및 유기 전계발광 소자(OLED)가 형성되어 있다. TFT(M1)의 주사선(Si)으로부터의 선택 신호에 응답하여 데이터선(Dj)으로부터의 데이터 전압을 TFT(M2)의 게이트로 전달한다. 커패시터(C1)는 TFT(M2)의 게이트에 인가된 데이터 전압과 TFT(M2)의 소스에 연결된 전원 전압(VDD)의 차에 해당하는 전압을 충전한다. 그리고 TFT(M2)는 커패시터(C1)에 충전된 전압, 즉 게이트-소스 전압에 대응하는 전류를 출력하며, 유기 전계발광 소자(OLED)는 이 전류에 대응하는 빛을 발광한다. 또한, 도시하지는 않았지만 데이터 구동 회로(20)와 주사 구동 회로(30)에도 구동을 위해 TFT가 형성되어 있다.As shown in FIG. 2, two TFTs M1 and M2, a capacitor C1, and an organic electroluminescent element OLED are formed in a pixel of the organic electroluminescent display. In response to the select signal from the scan line of the TFT (M1) (S i) and it transmits a data voltage from the data lines (D j) to the gate of the TFT (M2). The capacitor C1 charges a voltage corresponding to the difference between the data voltage applied to the gate of the TFT M2 and the power supply voltage VDD connected to the source of the TFT M2. The TFT M2 outputs a current corresponding to the voltage charged to the capacitor C1, that is, the gate-source voltage, and the organic electroluminescent element OLED emits light corresponding to the current. Although not shown, TFTs are formed in the data driver circuit 20 and the scan driver circuit 30 for driving.

도 3에서 다결정 실리콘의 결정성은 라만 FWHM값으로 측정되었으며, 라만 FWHM값이 작을수록 결정성이 우수한 것을 나타낸다. 도 3을 보면, 라만 FWHM이 감 소할수록, 즉 다결정 실리콘의 결정성이 우수할수록 문턱치 경사(SS)가 감소함을 알 수 있다. 또한 도 3을 보면, 라만 FWHM값이 8.1 이하인 영역에서는 라만 FWHM값과 문턱치 경사(SS) 사이의 편차가 큰 것을 알 수 있다. In FIG. 3, the crystallinity of the polycrystalline silicon was measured by a Raman FWHM value, and the smaller the Raman FWHM value was, the better the crystallinity was. 3, it can be seen that as the Raman FWHM decreases, that is, the better the crystallinity of the polycrystalline silicon, the threshold slope SS decreases. 3, it can be seen that the deviation between the Raman FWHM value and the threshold slope SS is large in the region where the Raman FWHM value is 8.1 or less.

앞서 설명한 것처럼, 화소에서 사용되는 TFT는 균일한 특성과 계조 표현을 위해 큰 문턱치 경사(SS)를 요구하므로, 도 3의 그래프에서 라만 FWHM값이 8.1 이상인 영역을 사용할 수 있다. 그리고 데이터 구동 회로(20)와 주사 구동 회로(30)와 같은 구동 회로에서 사용되는 TFT는 높은 전계 이동도와 작은 문턱치 경사(SS)를 요구하므로 라만 FWHM값이 8.1 이하인 영역을 사용할 수 있다. As described above, since the TFT used in the pixel requires a large threshold slope SS for uniform characteristics and gradation expression, an area having a Raman FWHM value of 8.1 or more can be used in the graph of FIG. 3. In addition, since TFTs used in driving circuits such as the data driving circuit 20 and the scan driving circuit 30 require high electric field mobility and small threshold slope SS, a region having a Raman FWHM value of 8.1 or less can be used.

이와 같이 화소에서 사용되는 TFT와 구동 회로에서 사용되는 TFT의 문턱치 경사를 다르게 하기 위해서는 라만 FWHM값을 결정하는 다결정 실리콘의 결정성을 다르게 하면 된다. 아래에서는 화소와 구동 회로의 TFT에서의 다결정 실리콘의 결정성을 다르게 하는 방법에 대해서 도 4 및 도 5를 참조하여 상세하게 설명한다. Thus, in order to change the threshold inclination of the TFT used in the pixel and the TFT used in the driver circuit, the crystallinity of the polycrystalline silicon which determines the Raman FWHM value may be different. Hereinafter, a method of varying the crystallinity of the polycrystalline silicon in the TFT of the pixel and the driving circuit will be described in detail with reference to FIGS. 4 and 5.

도 4는 본 발명의 실시예에 따른 화소 TFT와 구동 회로 TFT의 평면도이며, 도 5는 도 4의 Ⅴ-Ⅴ'선을 따라 잘라 도시한 단면도이다. 4 is a plan view of a pixel TFT and a driving circuit TFT according to an embodiment of the present invention, and FIG. 5 is a cross-sectional view taken along the line VV ′ of FIG. 4.

도 4 및 도 5를 보면, 투명한 유리 등으로 이루어진 절연 기판(100) 위에 버퍼 절연층(110)이 형성되어 있으며, 버퍼 절연층(110) 위에 반도체층으로서 비정질 실리콘 박막을 증착한다. 그리고 ELA(eximer laser annealing) 방법 또는 SLS(sequential lateral solidification) 방법 등의 레이저 결정화 방법을 이용하여 비정질 실리콘을 결정화하여 다결정 실리콘 박막(120a, 120b)을 형성한다. 이때, 결정화는 다결정 실리콘 박막(120a, 120b)의 라만 FWHM값이 8.1 이하가 되도록 한다. 그리고 화소 영역(A)에 형성된 다결정 실리콘 박막(120a)에 Si 또는 Ge 등의 불순물을 이온 도핑한다. 이와 같이 하면, 화소 영역(A)의 다결정 실리콘 박막(120a)의 결정성이 퇴화되어 화소 영역(A)의 다결정 실리콘 박막(120a)의 문턱치 경사가 구동 회로 영역(B)의 다결정 실리콘 박막(120b)의 문턱치 경사보다 커진다. 이때, 결정성의 퇴화 과정은 화소 영역(A)의 다결정 실리콘 박막(120a)의 라만 FWHM값이 8.1 이상이 되도록 한다. 4 and 5, a buffer insulating layer 110 is formed on an insulating substrate 100 made of transparent glass or the like, and an amorphous silicon thin film is deposited on the buffer insulating layer 110 as a semiconductor layer. The amorphous silicon is crystallized using a laser crystallization method such as an eximer laser annealing (ELA) method or a sequential lateral solidification (SLS) method to form the polycrystalline silicon thin films 120a and 120b. At this time, the crystallization is such that the Raman FWHM value of the polycrystalline silicon thin films 120a and 120b becomes 8.1 or less. The polycrystalline silicon thin film 120a formed in the pixel region A is ion-doped with impurities such as Si or Ge. In this way, the crystallinity of the polycrystalline silicon thin film 120a of the pixel region A is deteriorated, and the threshold slope of the polycrystalline silicon thin film 120a of the pixel region A is lower than the polycrystalline silicon thin film 120b of the driving circuit region B. ) Is larger than the threshold slope of. In this case, the crystalline degeneration process causes the Raman FWHM value of the polycrystalline silicon thin film 120a in the pixel region A to be 8.1 or more.

다음, 다결정 실리콘 박막(120a, 120b) 위에 게이트 절연층(130)과 각각 게이트 전극(140a, 140b)을 형성한 후, 이온 도핑을 하여 액티브 채널 영역을 형성한다. 그리고 다결정 실리콘 박막(120a, 120b)과 게이트 전극(140a, 140b)을 층간 절연층(150)으로 덮은 후, 소스 및 드레인 영역에 접촉구(151a, 151b, 152a, 152b)를 형성한다. 그리고 접촉구(151a, 151b, 152a, 152b) 위에 각각 금속으로 이루어진 소스 전극(161a, 161b)과 드레인 전극(162a, 162b)을 형성한다. 이들 소스 전극(161a, 161b)과 드레인 전극(162a, 162b)은 접촉구(151a, 151b, 152a, 152b)를 통하여 다결정 실리콘 박막(120a, 120b)에 접촉된다.Next, the gate insulating layers 130 and the gate electrodes 140a and 140b are formed on the polycrystalline silicon thin films 120a and 120b, respectively, and then ion doped to form an active channel region. After the polycrystalline silicon thin films 120a and 120b and the gate electrodes 140a and 140b are covered with the interlayer insulating layer 150, contact holes 151a, 151b, 152a and 152b are formed in the source and drain regions. The source electrodes 161a and 161b and the drain electrodes 162a and 162b made of metal are formed on the contact holes 151a, 151b, 152a, and 152b, respectively. These source electrodes 161a and 161b and the drain electrodes 162a and 162b are in contact with the polycrystalline silicon thin films 120a and 120b through the contact holes 151a, 151b, 152a and 152b.

이와 같이 하면, 소스 전극(161a), 드레인 전극(162a) 및 게이트 전극(140a)이 화소 영역(A)에 형성되는 TFT의 세 단자를 이루며, 다결정 실리콘 박막(120a)이 화소 영역(A)에 형성되는 TFT의 액티브 채널 영역이 된다. 또한, 소스 전극(161b), 드레인 전극(162b) 및 게이트 전극(140b)이 구동 회로 영역(B)에 형성되는 TFT의 세 단자를 이루며, 다결정 실리콘 박막(120b)이 구동 회로 영역(B)에 형성되는 TFT의 액티브 채널 영역이 된다. 그리고 앞서 설명한 바와 같이 화소 영역(A)의 TFT의 결정성이 구동 회로 영역(B)의 TFT의 결정성보다 퇴화되어 있으므로, 화소 영역(A)의 TFT의 문턱치 경사를 구동 회로 영역(B)의 TFT의 문턱치 경사보다 크게 할 수 있다. In this way, the source electrode 161a, the drain electrode 162a, and the gate electrode 140a form three terminals of the TFT formed in the pixel region A, and the polycrystalline silicon thin film 120a is formed in the pixel region A. FIG. It becomes an active channel region of the formed TFT. In addition, the source electrode 161b, the drain electrode 162b, and the gate electrode 140b form three terminals of the TFT formed in the driving circuit region B, and the polycrystalline silicon thin film 120b is formed in the driving circuit region B. It becomes an active channel region of the formed TFT. As described above, since the crystallinity of the TFT of the pixel region A is deteriorated than that of the TFT of the driving circuit region B, the threshold inclination of the TFT of the pixel region A is changed to It can be made larger than the threshold inclination of the TFT.

그리고 도 4 및 도 5에서는 게이트 전극이 반도체층 위에 형성되는 것으로 설명하였지만, 본 발명은 게이트 전극이 반도체층 아래에 형성되는 경우에도 적용할 수 있다. 4 and 5 illustrate that the gate electrode is formed on the semiconductor layer, the present invention can be applied to the case where the gate electrode is formed below the semiconductor layer.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

이와 같이, 본 발명에 의하면 화소에 사용되는 TFT의 문턱치 경사를 구동 회로에 사용되는 TFT의 문턱치 경사보다 크게 하여, 화소에서 계조 표현이 용이하게 하고 구동 회로가 고속 구동이 되도록 할 수 있다.
As described above, according to the present invention, the threshold inclination of the TFT used for the pixel is made larger than the threshold inclination of the TFT used for the driving circuit, so that the gray scale is easily expressed in the pixel and the driving circuit can be driven at high speed.

Claims (4)

채널 영역에 다결정 실리콘을 사용하는 박막 트랜지스터를 이용한 평판 표시 장치에 있어서, In a flat panel display using a thin film transistor using polycrystalline silicon in the channel region, 각각 적어도 하나의 제1 박막 트랜지스터를 가지는 복수의 화소가 행렬 형태로 형성되어 있는 표시 영역, 그리고 A display area in which a plurality of pixels each having at least one first thin film transistor is formed in a matrix form, and 상기 표시 영역의 화소를 구동하기 위한 구동 신호를 공급하며 적어도 하나의 제2 박막 트랜지스터를 가지는 구동 회로를 포함하며, A driving circuit for supplying a driving signal for driving the pixels of the display area and having at least one second thin film transistor, 상기 제1 박막 트랜지스터의 문턱치 경사(threshold slope)가 상기 제2 박막 트랜지스터의 문턱치 경사보다 큰 평판 표시 장치. The flat panel display of claim 1, wherein a threshold slope of the first thin film transistor is greater than a threshold slope of the second thin film transistor. 제1항에 있어서, The method of claim 1, 상기 제1 박막 트랜지스터의 라만 FWHM(Raman full width half maximum)값이 실질적으로 8.1 이상 8.7 이하이며, 상기 제2 박막 트랜지스터의 라만 FWHM값이 실질적으로 7.7 이상 8.1 이하인 평판 표시 장치. A Raman full width half maximum (FWHM) value of the first thin film transistor is substantially 8.1 or more and 8.7 or less, and a Raman FWHM value of the second thin film transistor is substantially 7.7 or more and 8.1 or less. 화상을 표시하는 화소 영역과 상기 화소 영역을 구동하기 위한 구동 회로 영역에서 각각 다결정 실리콘 박막 트랜지스터를 이용하는 평판 표시 장치를 제조하는 방법에 있어서, A method of manufacturing a flat panel display device using a polycrystalline silicon thin film transistor in a pixel region displaying an image and a driving circuit region for driving the pixel region, respectively. (a) 기판 위의 상기 화소 영역과 상기 구동 회로 영역에 각각 비정질 실리콘 박막을 증착하는 단계, (a) depositing an amorphous silicon thin film in each of the pixel region and the driving circuit region on a substrate, (b) 상기 비정질 실리콘 박막을 결정화하여 다결정 실리콘 박막을 형성하는 단계, 그리고 (b) crystallizing the amorphous silicon thin film to form a polycrystalline silicon thin film, and (c) 상기 화소 영역의 다결정 실리콘 박막에 불순물을 이온 도핑하여 상기 화소 영역의 다결정 실리콘의 결정성을 상기 구동 회로 영역의 다결정 실리콘의 결정성보다 더 퇴화시키는 단계를 포함하는 다결정 실리콘 박막 트랜지스터를 이용한 평판 표시 장치의 제조 방법. and (c) ion doping the polycrystalline silicon thin film of the pixel region to degenerate the crystallinity of the polycrystalline silicon of the pixel region more than that of the polycrystalline silicon of the driving circuit region. Method for manufacturing a flat panel display device. 제3항에 있어서,The method of claim 3, 상기 (c)단계에 있어서,In the step (c), 상기 화소 영역의 다결정 실리콘 박막의 라만 FWHM(Raman full width half maximum)값은 8.1 이상 8.7이하로 하는 평판 표시 장치의 제조 방법.A Raman full width half maximum (FWHM) value of the polycrystalline silicon thin film of the pixel region is 8.1 or more and 8.7 or less.
KR1020040010260A 2004-02-17 2004-02-17 Flat panel display using polysilicon thin film transistor and fabrication method thereof KR100637430B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040010260A KR100637430B1 (en) 2004-02-17 2004-02-17 Flat panel display using polysilicon thin film transistor and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040010260A KR100637430B1 (en) 2004-02-17 2004-02-17 Flat panel display using polysilicon thin film transistor and fabrication method thereof

Publications (2)

Publication Number Publication Date
KR20050081948A KR20050081948A (en) 2005-08-22
KR100637430B1 true KR100637430B1 (en) 2006-10-20

Family

ID=37268449

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040010260A KR100637430B1 (en) 2004-02-17 2004-02-17 Flat panel display using polysilicon thin film transistor and fabrication method thereof

Country Status (1)

Country Link
KR (1) KR100637430B1 (en)

Also Published As

Publication number Publication date
KR20050081948A (en) 2005-08-22

Similar Documents

Publication Publication Date Title
JP4893707B2 (en) Light emitting device and driving method thereof
US7924247B2 (en) Display device and driving method thereof
US20030147018A1 (en) Display apparatus having polycrystalline semiconductor layer
US20080315189A1 (en) Organic light emitting diode display device and method of fabricating the same
US20050285108A1 (en) Pixel circuit and display device having improved transistor structure
JP5553327B2 (en) Thin film transistor manufacturing method and organic light emitting device display device having thin film transistor obtained by the manufacturing method
US20050225253A1 (en) Display device and manufacturing method of the same
JP2002176063A (en) Semiconductor device
JP3173747B2 (en) Method for manufacturing semiconductor device
KR100558241B1 (en) Electro luminescence display device and manufacturing method the same
KR100672628B1 (en) Active Matrix Organic Electroluminescence Display Device
KR100544117B1 (en) Flat panel display with TFT
KR100637430B1 (en) Flat panel display using polysilicon thin film transistor and fabrication method thereof
KR100552958B1 (en) Flat panel display device comprising polysilicone thin film transistor and method thereof
KR101483629B1 (en) Thin film transistor and manufacturing method thereof
KR100542991B1 (en) Flat panel display device comprising polysilicone thin film transistor
US7750348B2 (en) Display device having crystal grain boundaries providing superior driving and luminance characteristics
JP4128045B2 (en) Organic EL panel
JPH11223831A (en) Display and its manufacture
KR100611769B1 (en) semiconductor device including multiple channel TFT and single channel TFT
KR100611747B1 (en) Method of Fabricating TFT
JP3951968B2 (en) Light emitting device and manufacturing method thereof
JP4311455B2 (en) Light emitting device
KR100542992B1 (en) Flat panel display device comprising polysilicone thin film transistor
JP2004054261A (en) Light emission display device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121008

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170928

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181001

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20191001

Year of fee payment: 14