KR100529623B1 - A method for forming a mask pattern of a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 메모리 셀용 콘택홀 패턴 형성시, 게이트 라인 중에서 콘택홀과 직접 정렬되는 부분을 선택적으로 정확히 확보하고 광근접 효과에 대해 보상하기 위한 반도체 소자의 마스크 및 그 패턴 형성 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 마스크 패턴 형성 방법은, 크기 조절된 콘택홀의 선폭에 따라 상기 콘택홀과 정렬되는 게이트 패턴의 선폭을 일치시키는 단계; 2개의 상기 콘택홀에 대해 서로 다르게 크기를 조절하는 단계; 및 상기 크기 조절된 2개의 콘택홀 차이만큼 상기 게이트 패턴의 정렬 부분을 제거하는 단계를 포함하며, 여기서, 상기 게이트 패턴의 정렬 부분을 제거하여 상기 게이트 패턴이 2개로 분할되며, 상기 2개로 분할된 게이트 패턴의 안쪽 모서리 부분에서 광근접 보상(OPC)이 이루어진다. 본 발명에 따르면, 게이트 셀의 선택적 크기 조절에 의해 콘택홀과의 정렬마진을 높일 수 있고, 또한, 콘택홀의 크기 조절을 서로 다르게 실시해서 그 값의 차이만큼 게이트 패턴의 광도 개선에 적용함으로써, 자동적으로 OPC 효과에 의한 광도를 효율적으로 조절할 수 있고, 또한, 게이트 셀 선폭을 정확하고 용이하게 조절함으로써, 반도체 칩 속도를 향상시킬 수 있다.The present invention relates to a mask of a semiconductor device and a method of forming the pattern for forming a contact hole pattern for a semiconductor memory cell, to selectively secure a portion of the gate line directly aligned with the contact hole and to compensate for the optical proximity effect. According to an exemplary embodiment of the present disclosure, a method of forming a mask pattern of a semiconductor device may include: matching line widths of gate patterns aligned with the contact holes according to line widths of the sized contact holes; Resizing differently for the two contact holes; And removing an alignment portion of the gate pattern by the adjusted two contact hole differences, wherein the gate pattern is divided into two by removing the alignment portion of the gate pattern. Optical proximity compensation (OPC) is achieved at the inner edge of the gate pattern. According to the present invention, the alignment margin with the contact hole can be increased by the selective size adjustment of the gate cell, and the size of the contact hole is adjusted differently and applied to the brightness improvement of the gate pattern by the difference of the value. As a result, the brightness due to the OPC effect can be efficiently controlled, and the semiconductor chip speed can be improved by accurately and easily adjusting the gate cell line width.
Description
본 발명은 반도체 소자의 마스크 패턴 형성 방법에 관한 것으로, 보다 구체적으로, 반도체 메모리 셀용 콘택홀 패턴 형성시, 게이트 라인 중에서 콘택홀과 직접 정렬되는 부분을 선택적으로 정확히 확보하고 광근접 효과에 대해 보상하기 위한 반도체 소자의 마스크 패턴 형성 방법에 관한 것이다.The present invention relates to a method of forming a mask pattern of a semiconductor device. More particularly, when forming a contact hole pattern for a semiconductor memory cell, selectively securing a portion of the gate line directly aligned with the contact hole and compensating for the optical proximity effect It relates to a mask pattern forming method of a semiconductor device for.
일반적으로, 마스크 패턴 형성 기술은 반도체 기판에 형성되는 패턴의 정확도에 밀접한 영향을 준다. 특히, 마스크 패턴의 광근접 효과를 제대로 고려하지 못하면, 리소그라피 본래 노광 의도와 달리 패턴 선폭 왜곡이 발생하여 선폭 선형성(Linearity)이 짧아지는 현상이 나타나고, 이로 인해 반도체 소자의 특성에 많은 나쁜 영향을 주게 된다.In general, the mask pattern forming technique has a close influence on the accuracy of the pattern formed on the semiconductor substrate. In particular, if the optical proximity effect of the mask pattern is not properly considered, pattern linewidth distortion occurs due to the lithography original exposure intention, resulting in a shortening of the linearity of the line width. do.
한편, 반도체 포토리소그라피 기술은 마스크 설계를 정교하게 해줌으로써 마스크로 투광되어 나오는 빛의 양을 적절히 조절할 수 있게 된다. 이를 위해 광근접 보상(Optical Proximity Correction: OPC) 기술과 위상반전 마스크(Phase Shifting Mask) 기술이 등장하였고, 마스크에 그려진 패턴 형상에 의한 빛의 왜곡 현상을 최소화시킬 수 있는 여러 방법들이 모색되고 있다.On the other hand, semiconductor photolithography technology can precisely control the amount of light projected by the mask by precisely mask design. To this end, optical proximity correction (OPC) technology and phase shifting mask technology have emerged, and various methods for minimizing light distortion due to the pattern shape drawn on the mask have been sought.
최근 248㎚ 또는 194㎚의 원자외선 파장(Wavelength)의 빛에 감광력이 뛰어난 화학증폭형 레지스트의 개발로 더욱 해상도를 증가시킬 수 있는 실질적인 기술들이 등장하였다. 특히, 최근에는 패턴과 분리된 형태로 광근접 효과를 제어하는 일종의 더미 패턴(dummy Pattern)과 같은 보조 패턴 형성 기술도 해상도 개선에 많은 기여를 하고 있다. 특히, 폴리(Poly) 메모리 셀의 정확한 패터닝은 활성화 영역 및 필드 산화막과 관련하여 콘택홀의 정렬에 매우 중요한 요인이 된다.In recent years, the development of a chemically amplified resist having excellent photosensitivity to light having a wavelength of 248 nm or 194 nm has emerged. In particular, in recent years, an auxiliary pattern forming technology such as a dummy pattern that controls the optical proximity effect in a form separated from the pattern also contributes to the improvement of the resolution. In particular, accurate patterning of poly memory cells is a very important factor in the alignment of contact holes with respect to active regions and field oxides.
도 1은 종래의 기술에 따라 제조된 SRAM 게이트 셀의 일부 마스크 패턴을 나타내는 도면으로서, 콘택홀(12, 13)은 게이트와의 정렬을 확인하기 위해 참고적으로 중첩시킨 것이다. 상기 콘택홀은 게이트 라인(11, 11a) 상에 생성되는 경우(13)와, 게이트 라인 이외의 영역에 형성되는 경우(12)로 나누어진다. 실질적으로 콘택홀(12, 13)과 게이트 라인(11, 11a)의 정렬이 매우 중요하며, 상기 게이트의 콘택홀(13)은 충분한 광근접 보상이 되어야만 제조 마진을 넓힐 수 있다.FIG. 1 is a view illustrating some mask patterns of a SRAM gate cell manufactured according to the related art, and contact holes 12 and 13 are superimposed for reference to confirm alignment with the gate. The contact hole is divided into a case 13 formed on the gate lines 11 and 11a and a case 12 formed in a region other than the gate line. In practice, the alignment of the contact holes 12 and 13 with the gate lines 11 and 11a is very important, and the contact holes 13 of the gates must have sufficient optical proximity compensation to increase the manufacturing margin.
종래의 기술에 따라 생성되는 게이트 마스크를 그대로 적용할 경우, 상기 콘택홀(12, 13)의 정렬 오류(X, Y)를 초과할 경우, 상기 콘택홀(12, 13)이 게이트 라인 밖으로 노출될 수 있다는 문제점이 있다.When the gate mask generated according to the related art is applied as it is, when the alignment errors (X and Y) of the contact holes 12 and 13 are exceeded, the contact holes 12 and 13 may be exposed out of the gate line. There is a problem that can be.
상기 문제점을 해결하기 위한 본 발명의 목적은 반도체 메모리 셀용 콘택홀 패턴 형성시, 게이트 라인 중에서 콘택홀과 직접 정렬되는 부분을 선택적으로 정확히 확보하고 광근접 효과를 보상함으로써 정확한 선폭을 제조할 수 있는 반도체 소자의 마스크 패턴 형성 방법을 제공하기 위한 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is to form an accurate line width by selectively securing a portion directly aligned with a contact hole in a gate line and compensating for optical proximity effects when forming a contact hole pattern for a semiconductor memory cell. It is to provide a method of forming a mask pattern of an element.
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 소자의 마스크 패턴 형성 방법은,As a means for achieving the above object, the mask pattern forming method of a semiconductor device according to the present invention,
크기 조절된 콘택홀의 선폭에 따라 상기 콘택홀과 정렬되는 게이트 패턴의 선폭을 일치시키는 단계;Matching the line width of the gate pattern aligned with the contact hole according to the line width of the sized contact hole;
2개의 상기 콘택홀에 대해 서로 다르게 크기를 조절하는 단계; 및Resizing differently for the two contact holes; And
상기 크기 조절된 2개의 콘택홀 차이만큼 상기 게이트 패턴의 정렬 부분을 제거하는 단계Removing an alignment portion of the gate pattern by the adjusted two contact hole differences
를 포함한다.It includes.
상기 서로 다른 크기 조절을 통해 형성된 2개의 콘택홀 차이는 30 내지 100㎚의 범위를 갖는 것이 바람직하다.The two contact hole differences formed through the different size adjustments preferably have a range of 30 to 100 nm.
상기 게이트 패턴의 정렬 부분을 제거하여 상기 게이트 패턴이 2개로 분할되는 것을 특징으로 한다.The gate pattern may be divided into two by removing an alignment portion of the gate pattern.
상기 2개로 분할된 게이트 패턴의 안쪽 모서리 부분에서 광근접 보상(Optical Proximity Correction: OPC)이 이루어지는 것을 특징으로 한다.Optical Proximity Correction (OPC) is performed at an inner edge of the two divided gate patterns.
상기 게이트 패턴의 정렬 부분 제거는 불린 식(Boolean Equation)을 이용하여 제거되는 것을 특징으로 한다.Removing the alignment portion of the gate pattern is characterized in that the removal using a Boolean equation (Boolean Equation).
본 발명에 따르면, 게이트 셀의 선택적 크기 조절에 의해 콘택홀과의 정렬마진을 높일 수 있고, 또한, 콘택홀의 크기 조절을 서로 다르게 실시해서 그 값의 차이만큼 게이트 패턴의 광도 개선에 적용함으로써, 자동적으로 OPC 효과에 의한 광도를 효율적으로 조절할 수 있고, 또한, 게이트 셀 선폭을 정확하고 용이하게 조절함으로써, 반도체 칩 속도를 향상시킬 수 있다.According to the present invention, the alignment margin with the contact hole can be increased by the selective size adjustment of the gate cell, and the size of the contact hole is adjusted differently and applied to the brightness improvement of the gate pattern by the difference of the value. As a result, the brightness due to the OPC effect can be efficiently controlled, and the semiconductor chip speed can be improved by accurately and easily adjusting the gate cell line width.
이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 소자의 마스크 패턴 형성 방법을 상세히 설명한다.Hereinafter, a method of forming a mask pattern of a semiconductor device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 게이트 라인 중에서 콘택홀과 직접 정렬되는 부분을 선택적으로 정확히 확보하고, 광근접 효과를 효율적으로 보상하기 위한 것이다.The present invention is to selectively secure exactly the portion of the gate line that is directly aligned with the contact hole, and to efficiently compensate for the optical proximity effect.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 마스크 패턴을 형성하는 방법을 나타내는 도면이다.2A to 2C are diagrams illustrating a method of forming a mask pattern of a semiconductor device according to the present invention.
먼저, 본 발명에 따른 반도체 소자의 마스크 패턴을 형성하는 방법은, 도 2a에 도시된 바와 같이, 불린 식에 의해 0.18㎛ 디자인 룰(Design Rule)로 형성된 메모리 셀의 콘택홀(22, 23) 부분 중에서 게이트와 중첩시켜 겹쳐지는 부분(23)만을 도출한다. 이때, 중첩되지 않는 부분(22)은 불린 식(Boolean Equation)에 의해 제거된다.First, the method of forming a mask pattern of a semiconductor device according to the present invention, as shown in Figure 2a, the contact hole (22, 23) portion of the memory cell formed by a 0.18㎛ Design Rule by a Boolean expression Only the part 23 which overlaps with the gate and overlaps is derived. At this time, the non-overlapping portion 22 is removed by a Boolean expression.
다음으로, 도 2b에 도시된 바와 같이, 원본 콘택홀(23)의 크기를 조절(Sizing)하여 각 빗변당 0.1㎛씩 늘린다. 이때, 0.1㎛씩 빗변이 늘어날 경우, 상기 콘택홀(23)과 중첩되는 게이트 패턴(21, 21a)의 폭보다 커지게 된다. 그리고 상기 게이트 패턴(21, 21a)을 다시 크기가 조절된 콘택홀(23)과 중첩시킨다. 이 경우, 원본 콘택홀(23)과 새롭게 생성된 게이트 패턴(21, 21a)과의 정렬 마진(X', Y')은 종래의 정렬 마진보다 늘어나게 된다.Next, as shown in Figure 2b, by sizing the size of the original contact hole (23) to increase by 0.1㎛ for each hypotenuse. At this time, when the hypotenuse increases by 0.1 μm, the width becomes larger than the width of the gate patterns 21 and 21a overlapping the contact hole 23. The gate patterns 21 and 21a are overlapped with the sized contact holes 23 again. In this case, the alignment margins X 'and Y' between the original contact hole 23 and the newly generated gate patterns 21 and 21a are longer than the conventional alignment margins.
다음으로, 도 2c에 도시된 바와 같이, 상기 콘택홀(23)의 모든 빗변에 대해 다시 0.14㎛씩 크기를 조절하여 콘택홀 개구부(24)를 늘린다(X", Y"). 다음으로, 다시 콘택홀의 모든 빗변에 대해 다시 0.09㎛씩 크기를 조절하여 콘택홀 개구부(24c)를 늘린다(X', Y'). 그리고 이러한 2종류의 콘택홀 중에서 상대적으로 큰 콘택홀 개구부(24)에서 또 다른 콘택홀 개구부(24c)를 감한다. 여기서, 상기 서로 다른 크기 조절을 통해 형성된 2개의 콘택홀 차이는 30 내지 100㎚의 범위를 갖는 것이 바람직하다.Next, as shown in FIG. 2C, the contact hole opening 24 is extended by adjusting the size of the contact hole 23 by 0.14 μm again for each hypotenuse (X ″, Y ″). Next, the contact hole opening 24c is increased by adjusting the size of the contact hole again by 0.09 μm again (X ', Y'). Then, another contact hole opening 24c is subtracted from the relatively large contact hole opening 24 among these two types of contact holes. Here, the two contact hole difference formed through the different size control is preferably in the range of 30 to 100nm.
도 2d는 전술한 도 2a를 통해 얻은 결과에서 도 2c의 결과를 감하여 얻은 결과를 나타낸다. 즉, 상기 게이트 패턴에 대해 신규 생성된 두 개의 서로 다른 콘택홀 중첩부(24a)를 제거한 상태를 나타낸다. 이와 같이 주패턴을 2개로 분리함으로써 콘택홀의 정렬도를 개선할 수 있고, 또한 광근접 효과를 억제할 수 있게 된다.FIG. 2D illustrates the result obtained by subtracting the result of FIG. 2C from the result obtained through FIG. 2A. That is, it shows a state in which two different contact hole overlapping portions 24a newly created for the gate pattern are removed. By separating the main patterns into two in this way, the degree of alignment of the contact holes can be improved and the optical proximity effect can be suppressed.
도 3은 본 발명에 따른 게이트 마스크를 사용하여 노광하였을 때의 최적 광도의 윤곽선 이미지(25)를 표시한 마스크 패턴을 나타낸 도면이다. 도 3에 도시된 바와 같이, 주패턴을 2개로 분리함으로써, 주패턴의 안쪽 모서리 부분(24a)에서 OPC 효과가 나타나 게이트 셀의 노광 이미지가 또한 개선된다.FIG. 3 is a diagram showing a mask pattern displaying a contour image 25 of an optimum luminous intensity when exposed using a gate mask according to the present invention. As shown in Fig. 3, by separating the main pattern into two, the OPC effect appears in the inner corner portion 24a of the main pattern, so that the exposure image of the gate cell is also improved.
도 4는 본 발명에 따른 마스크 패턴을 사용하여, 콘택홀 마진을 개선한 것을 나타내는 도면으로서. 원본 콘택홀(23)과의 마진이 선택적으로 개선(X', Y')된 것을 나타내고 있다.4 is a view showing that the contact hole margin is improved by using the mask pattern according to the present invention. The margin with the original contact hole 23 is selectively improved (X ', Y').
한편, 도 2a 내지 도 2d를 다시 참조하여, 지금까지의 결과를 불린 식에 의해 나타내면 다음과 같다.On the other hand, referring again to FIG. 2A to FIG. 2D, the results thus far are represented by a so-called formula.
1) B1 = Select (B0, A0)1) B1 = Select (B0, A0)
여기서, 상기 B0은 원본 콘택홀이고, A0은 원본 게이트 셀을 나타내며, 상기A0 영역에 대해서 중첩되는 B0만 선택하게 된다(도 2a 참조).Here, B0 is an original contact hole, A0 represents an original gate cell, and only B0 overlapping with respect to the A0 area is selected (see FIG. 2A).
2) B2 = Bias (0.1, B1) + A02) B2 = Bias (0.1, B1) + A0
상기 B1의 크기를 조절하여 0.1㎛를 늘린 후, 상기 A0과 더한다(도 2b 참조).The size of B1 is adjusted to increase 0.1 μm, and then added to A0 (see FIG. 2B).
3) B3 = Bias (0.14, B1) - Bias(0.09, B1)3) B3 = Bias (0.14, B1)-Bias (0.09, B1)
상기 B1에 대해 크기를 조절하여 0.14㎛를 늘린 후, 0.09㎛로 크기를 늘린 패턴을 삭제한다(도 2c 참조).After adjusting the size of B1 to increase 0.14 μm, the pattern having the size increased to 0.09 μm is deleted (see FIG. 2C).
4) B4 = B2 - B34) B4 = B2-B3
이후, 상기 B2로부터 B3을 감함으로써(도 2d 참조), 본 발명에 따른 마스크 패턴을 얻을 수 있다.Subsequently, by subtracting B3 from B2 (see FIG. 2D), a mask pattern according to the present invention can be obtained.
결국, 본 발명은 게이트 셀의 선택적 크기 조절에 의해 콘택홀과의 정렬 마진을 높일 수 있고, 또한, 콘택홀의 크기 조절을 서로 다르게 실시해서 그 값의 차이만큼 게이트 패턴의 광도 개선에 적용함으로써, 자동적으로 OPC 효과에 의한 광도를 효율적으로 조절할 수 있다.As a result, the present invention can increase the alignment margin with the contact hole by the selective size adjustment of the gate cell, and also by adjusting the size of the contact hole differently and applying it to the brightness improvement of the gate pattern by the difference of the value, Therefore, the brightness due to the OPC effect can be efficiently controlled.
위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.While the invention has been described above, these examples are intended to illustrate rather than limit this invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments are possible without departing from the technical details of the present invention. Therefore, the scope of protection of the present invention will be limited only by the appended claims, and should be construed as including all such changes, modifications or adjustments.
본 발명에 따르면, 게이트 셀의 선택적 크기 조절에 의해 콘택홀과의 정렬마진을 높일 수 있고, 콘택홀의 크기 조절을 서로 다르게 실시해서 그 값의 차이만큼 게이트 패턴의 광도 개선에 적용함으로써 자동적으로 OPC 효과에 의한 광도를 효율적으로 조절할 수 있으며, 또한, 게이트 셀 선폭을 정확하고 용이하게 조절함으로써, 반도체 칩 속도를 향상시킬 수 있다.According to the present invention, the alignment margin with the contact hole can be increased by the selective size adjustment of the gate cell, and the OPC effect is automatically applied by adjusting the size of the contact hole differently and applying it to the brightness improvement of the gate pattern by the difference of the value. Can be efficiently controlled, and the semiconductor chip speed can be improved by easily and easily adjusting the gate cell line width.
도 1은 종래의 기술에 따라 제조된 SRAM 게이트 셀의 일부 마스크 패턴을 나타내는 도면이다.1 is a diagram illustrating a partial mask pattern of an SRAM gate cell manufactured according to the prior art.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 마스크 패턴 형성 방법을 나타내는 도면이다.2A to 2D are diagrams illustrating a method of forming a mask pattern of a semiconductor device according to the present invention.
도 3은 본 발명에 따른 게이트 마스크를 사용하여 노광하였을 때의 최적 광도의 윤곽선 이미지를 표시한 마스크 패턴을 나타낸 도면이다.FIG. 3 is a diagram illustrating a mask pattern displaying a contour image of an optimal brightness when exposed using a gate mask according to the present invention.
도 4는 본 발명에 따른 마스크 패턴을 사용하여, 콘택홀 마진을 개선한 것을 나타내는 도면이다.4 is a view showing improved contact hole margin using a mask pattern according to the present invention.
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