KR100524626B1 - A semiconductor mask where other layers are overlapped and its design method - Google Patents
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Abstract
본 발명은 서로 다른 층이 중첩된 반도체용 마스크 및 그 설계방법에 관한 것으로, 같은 중첩면의 수직 및 수평방향으로 선택적으로 보조패턴을 가감하는 보상방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mask for semiconductors having different layers and a design method thereof, and to a compensation method for selectively adding and subtracting auxiliary patterns in the vertical and horizontal directions of the same overlapping surface.
본 발명의 서로 다른 층이 중첩된 반도체용 마스크 및 그 설계방법은 중첩된 두 층의 상부층에 광학근접보상패턴을 형성하는 제1단계; 중첩된 두 층의 하부층의 하부라인을 따라 초기 바이어스 보상을 하는 제2단계; 상기 제2단계에서 바이어스 보상을 한 패턴에 대해 상부층이 형성된 방향으로 하부층에 대해 새로운 바이어스 할당을 하는 제3단계; 상기 제2단계에서 바이어스 보상을 한 패턴에 대해 하부층이 형성된 방향으로 상부층에 대해 새로운 바이어스 할당을 하는 제4단계; 및 상기 제4단계까지 새로운 바이어스 할당을 하여 설계한 마스크에 최종적으로 수평 및 수직 바이어스 정의를 하는 제5단계를 포함하여 제작됨에 기술적 특징이 있다.A mask for a semiconductor having different layers and a design method thereof according to the present invention may include a first step of forming an optical proximity compensation pattern on an upper layer of two overlapping layers; A second step of performing initial bias compensation along the lower line of the lower layer of the two overlapping layers; A third step of assigning a new bias to the lower layer in the direction in which the upper layer is formed with respect to the bias compensated pattern in the second step; A fourth step of assigning a new bias to the upper layer in a direction in which the lower layer is formed with respect to the bias compensated pattern in the second step; And a fifth step of finally defining horizontal and vertical biases in a mask designed by assigning a new bias to the fourth step.
따라서, 본 발명의 서로 다른 층이 중첩되는 반도체용 마스크 및 그 설계방법은 광학근접효과와 폴리/액티브, 금속/폴리 및 금속/액티브 간의 단차 문제를 동시에 효과적으로 데이터 베이스 상에서 해결할 수 있는 것으로서 다음과 같은 효과가 있다.Therefore, the mask for semiconductor and the design method of the overlapping different layers of the present invention can solve the problem of optical proximity and the step difference between poly / active, metal / poly and metal / active at the same time effectively on the database as follows: It works.
첫째, 폴리/액티브, 금속/폴리 및 금속/액티브의 중첩된 부분만을 선택적으로 필요한 크기만큼 보상함으로써 반복적인 패턴 보상에 효과가 크다.First, it is effective for repetitive pattern compensation by compensating selectively only the overlapped portions of poly / active, metal / poly and metal / active by the required size.
둘째, 간단한 룰(rule) 체크 및 룰 보상만으로 광학근접보상이 효과적으로 가능하며, 패턴간의 동일층의 인접 패턴이 들어 붙는 현상이 생기지 않는다.Second, optical proximity compensation can be effectively performed only by simple rule check and rule compensation, and there is no phenomenon that adjacent patterns of the same layer are stuck between patterns.
셋째, 추가적인 마스크 및 공정이 불필요하다.Third, no additional masks and processes are needed.
넷째, 폴리/액티브, 금속/폴리 및 금속/액티브의 중첩된 부분 또는 중첩된 부분을 중심으로 수평 방향과 수직 방향의 바이어스 보상이 선택적으로 가능하다. Fourth, bias compensation in the horizontal and vertical directions about the overlapped or overlapping portions of poly / active, metal / poly and metal / active is optionally possible.
Description
본 발명은 서로 다른 층이 중첩되는 반도체용 마스크 및 그 설계방법에 관한 것으로, 특히 같은 중첩면의 수직 및 수평방향으로 선택적으로 보조패턴을 가감하는 보상방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mask for a semiconductor in which different layers overlap and a design method thereof, and more particularly, to a compensation method for selectively adding and subtracting auxiliary patterns in the vertical and horizontal directions of the same overlapping surface.
종래의 반도체 포토리소그라피 기술은 마스크 설계를 정교하게 해줌으로써 마스크로 투광되어 나오는 빛의 양을 적절히 조절할 수 있게 되었다. 이를 위하여 광학근접보상기술(optical proximity correction)과 위상반전마스크기술(phase shifting mask)이 등장하였고, 마스크에 그려진 패턴 형상에 의한 빛의 왜곡 현상을 최소화 시킬 수 있는 여러 방법들이 모색되었다. 최근에는 원자외선 파장(248nm or 194 nm wavelength)의 빛에 감광력이 뛰어난 화학증폭형 레지스트의 개발로 더욱 해상도를 증가시킬수 있는 실질적인 기술들이 등장하였는데, 광학근접보상기술은 John L. Nistler et al., "Large area optical design rule checker for Logic PSM application", SPIE Vol.2254 Photomask and X-Ray Mask Technology(1994)에 의해 발표되면서 마스크 자체에 대한 효과가 검증되었다. 특히, 광학설계법칙을 검사하는 프로그램을 응용해 기존에 그려져 있는 설계도면 내에 광학근접효과가 발생되는 부분을 효율적으로 찾아내어 도면의 모양을 부분적으로 변경해주는 기술이 마스크 해상력 향상에 많은 도움을 주었는데, 종래기술의 예를 들어 설명해 보도록 한다.Conventional semiconductor photolithography technology allows for precise control of the mask design, so that the amount of light projected onto the mask can be properly adjusted. To this end, optical proximity correction and phase shifting masks have emerged, and several methods have been sought to minimize the distortion of light due to the pattern shape drawn on the mask. In recent years, the development of chemically amplified resists with excellent photosensitivity to light at the far ultraviolet wavelength (248 nm or 194 nm wavelength) has emerged. Substantial techniques for increasing the resolution have been introduced. The effect on the mask itself has been demonstrated, published by "Large area optical design rule checker for Logic PSM application", SPIE Vol. 2254 Photomask and X-Ray Mask Technology (1994). In particular, by applying a program that examines the laws of optical design, the technology of effectively finding the part where the optical proximity effect occurs in the existing design drawing and partially changing the shape of the drawing helped to improve the mask resolution. An example of the prior art will be described.
도 1a는 에스램(SRAM) 및 디램(DRAM) 소자 등에 주로 사용되는 반복적인 셀(cell) 구조를 갖는 경우에 생기는 문제점을 예시한 것인데, 단위 비트 셀(unit bit-cell)을 나타낸 것이다. 폴리라인(poly line)(100)과 그 아래에 형성되는 액티브라인(active line)(200)을 동시에 나타내었다. 2개의 층이 동시에 중첩된 부분 (101)의 폴리라인 영역확보가 소자의 속도 결정에 중요한 역할을 한다. 그러나, 도 1b와 같이 액티브라인(2000) 위에 형성된 폴리 레지스트 패턴(1000)은 단차 영향 및 광학근접효과 등으로 인하여 라인 끝 부분이 짧아지는 문제가 발생한다. 따라서, 실제로 폴리/액티브 중첩 부분(1010, 1100)의 폴리라인이 디자인 룰(rule)보다 가늘어지는 문제가 발생한다. FIG. 1A illustrates a problem that occurs when a repetitive cell structure mainly used for SRAM and DRAM devices is illustrated, and illustrates a unit bit cell. A poly line 100 and an active line 200 formed thereunder are simultaneously shown. Securing the polyline area of the portion 101 where two layers overlap at the same time plays an important role in determining the speed of the device. However, as shown in FIG. 1B, the polyresist pattern 1000 formed on the active line 2000 has a problem in that the end portion of the line is shortened due to a step difference effect and an optical proximity effect. Thus, there arises a problem that the polylines of the poly / active overlapping portions 1010, 1100 are actually thinner than the design rules.
도 1c와 도 1d는 다른 종래기술의 예인데, 도 1c와 같이 폴리라인(100)에 광학근접보상용 더미 패턴(OPC dummy pattern)(102)을 적용한 후에도 도 1d와 같이 폴리 레지스트 패턴폭이 제대로 형성되지 않는 현상을 나타낸 것이다. 즉, 폴리/액티브 중첩 부분(1010a, 1100)이 아직도 가늘어 추가적인 보상의 필요성이 대두된다. 1C and 1D are examples of other prior arts, and even after applying the OPC dummy pattern 102 to the polyline 100 as shown in FIG. It does not form. In other words, the poly / active overlapping portions 1010a and 1100 are still thin and there is a need for additional compensation.
그러나, 상기와 같은 종래의 광학근접보상기술에 의한 마스크 설계방법은 상기와 같이 폴리/액티브 중첩 부분의 폴리라인이 디자인 룰보다 가늘어지고, 폴리/액티브 중첩 부분이 가늘어 추가적인 보상이 필요하게 되는 문제점이 있다. 특히, 대한민국 공개특허공보 제1999-0066046호와 제2000-0045676호에도 광학근접효과를 보상하기 위한 반도체용 마스크에 대하여 언급하고 있지만, 본 발명과 같이 서로 다른 층이 중첩된 반도체용 마스크에 대한 기술에 있어서 상기와 같은 종래의 문제점을 해결하는 방법을 제시하지 못하여 폴리라인 영역의 확보가 제한되어 소자의 속도 향상에 제한이 있는 문제점이 있다. However, the mask design method according to the conventional optical proximity compensation technique as described above has a problem in that the polyline of the poly / active overlapping portion is thinner than the design rule, and the poly / active overlapping portion is thinner, which requires additional compensation. have. In particular, Korean Patent Publication Nos. 1999-0066046 and 2000-0045676 also refer to a mask for a semiconductor for compensating an optical proximity effect, but a technique for a mask for a semiconductor in which different layers are overlapped as in the present invention. In this case, there is a problem in that the speed of the device is limited because the securing of the polyline region is limited because a method for solving the conventional problems as described above is not provided.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위한 것으로, 에스램 및 디램 셀과 같이 반복적인 소자에 적합하도록 하며, 폴리/액티브 중첩 부분에서 디자인 룰과 같은 실제 패턴 선폭(critical dimension)을 구현함으로써 포화전류(saturation current)와 문턱 전압(threshold voltage)곡선 특성을 정상적으로 맞출 수 있으며, 특히 셀 어레이(cell array) 부분과 스파이스 테스트 패턴(spice test pattern)이 동시에 공존하는 시스템 집적회로(system IC) 소자의 경우에도 모두 동일 선폭을 유지할 수 있게 되어 안정화된 소자 확보가 가능하도록 함에 본 발명의 목적이 있다. Accordingly, the present invention solves the problems of the prior art as described above, and is suitable for repetitive devices such as SRAM and DRAM cells, and actual pattern critical dimensions such as design rules in poly / active overlapping portions. By saturation, the saturation current and threshold voltage curves can be properly matched. Especially, a system integrated circuit in which a cell array part and a spice test pattern coexist at the same time. Even in the case of IC) devices, the same line width can be maintained so that a stabilized device can be secured.
본 발명의 상기 목적은 중첩된 두 층의 상부층에 광학근접보상패턴을 형성하는 제1단계; 중첩된 두 층의 하부층의 하부라인을 따라 초기 바이어스 보상을 하는 제2단계; 상기 제2단계에서 바이어스 보상을 한 패턴에 대해 상부층이 형성된 방향으로 하부층에 대해 새로운 바이어스 할당을 하는 제3단계; 상기 제2단계에서 바이어스 보상을 한 패턴에 대해 하부층이 형성된 방향으로 상부층에 대해 새로운 바이어스 할당을 하는 제4단계; 및 상기 제4단계까지 새로운 바이어스 할당을 하여 설계한 마스크에 최종적으로 수평 및 수직 바이어스 정의를 하는 제5단계를 포함하여 제작된 서로 다른 층이 중첩되는 반도체용 마스크 및 그 설계방법에 의해 달성된 다. The object of the present invention is a first step of forming an optical proximity compensation pattern on the upper layer of the two overlapping layers; A second step of performing initial bias compensation along the lower line of the lower layer of the two overlapping layers; A third step of assigning a new bias to the lower layer in the direction in which the upper layer is formed with respect to the bias compensated pattern in the second step; A fourth step of assigning a new bias to the upper layer in a direction in which the lower layer is formed with respect to the bias compensated pattern in the second step; And a fifth step of finally defining horizontal and vertical biases on a mask designed by assigning a new bias to the fourth step. .
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용 효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도 2를 참조하여 상세히 설명하고자 한다.Details of the above object and technical configuration and the effects thereof according to the present invention will be described in detail with reference to FIG. 2, which shows a preferred embodiment of the present invention.
도 2는 에스램 및 디램 소자 등에 주로 사용되는 셀 구조인데, 단위 비트 셀을 나타낸 것이다. 폴리라인(poly line)(100)과 그 아래에 형성되는 액티브라인 (active line)(200)을 동시에 나타내었다. 2개의 층이 동시에 중첩된 부분(101)의 폴리라인 영역확보가 소자의 속도 결정에 중요한 역할을 하기 때문에 본 발명에서는 폴리와 액티브의 중첩된 부분의 영역을 최대한 확보함으로써 소자의 속도를 향상시키고자 한다. 2 illustrates a cell structure mainly used for an SRAM and a DRAM device, and illustrates a unit bit cell. A poly line 100 and an active line 200 formed thereunder are simultaneously shown. Since securing the polyline region of the portion 101 where two layers overlap at the same time plays an important role in determining the speed of the device, the present invention aims to improve the speed of the device by ensuring the maximum area of the overlapped portions of poly and active. do.
도 2a와 같이 직사각형 모양의 액티브층(active layer)(200) 위에 폴리층 (poly layer)(100)을 정렬하고, 상기 폴리층은 액티브층에 서로 수직방향으로 중첩시킨다. 그리고, 폴리층(100)의 여러 부분에 직사각형 모양의 광학근접보상용 더미패턴을 형성한다. 상기 폴리층에 광학근접보상패턴을 형성하는데, 폴리/액티브 중첩 부분(101)에 대해 액티브와 중첩되는 부분의 폴리라인 가장자리(poly line edge)에 대해 바이어스(bias) 보상을 한다. As shown in FIG. 2A, a poly layer 100 is arranged on a rectangular active layer 200, and the poly layers are vertically superimposed on the active layer. In addition, a rectangular dummy optical proximity compensation pattern is formed on various portions of the poly layer 100. An optical proximity compensation pattern is formed on the poly layer, and bias compensation is performed on poly line edges of the portions overlapping the active portions with respect to the poly / active overlap portion 101.
도 2b는 도 2a의 빗금친 직사각형 부분을 확대한 것으로써 액티브층의 액티브라인을 따라 초기 바이어스 보상(1)을 한다. FIG. 2B is an enlarged hatched rectangular portion of FIG. 2A for initial bias compensation 1 along the active line of the active layer.
도 2c는 폴리/액티브 중첩 부분(101)을 중심으로 도 2b에서 만들어진 (101)부분과 (1)부분을 합한 부분인 폴리를 하부층(under layer)으로 가정하고, 폴리라인 방향으로 액티브라인에 대한 바이어스를 할당(2)한다. FIG. 2C assumes a poly, which is the sum of the portion (101) and the portion (1) made in FIG. 2B around the poly / active overlapping portion 101 as an under layer, for the active line in the polyline direction. Bias is assigned (2).
도 2d와 같이 폴리/액티브 중첩 부분(101)을 중심으로 폴리라인에 대해 액티브라인 방향으로 새로운 바이어스를 할당(1a)한다. As shown in FIG. 2D, a new bias is allocated 1a with respect to the polyline in the active line direction with respect to the poly / active overlapping portion 101.
도 2e와 도 2f는 각각 수평 바이어스(10) 및 수직 바이어스(20)를 나타내는 최종 완성된 광학근접보상 폴리 도면인데, 수평 바이어스(10)와 수직 바이어스(20)를 최종적으로 정의하게 된다. 2E and 2F are the final completed optical proximity compensation poly diagrams showing the horizontal bias 10 and the vertical bias 20, respectively, which will finally define the horizontal bias 10 and the vertical bias 20.
도 2g는 도 2e와 도 2f에 의해 만들어진 마스크를 통해 노광했을 때 웨이퍼 (wafer)에 구현되는 레지스트 이미지(100)및 조정된 폴리/액티브(1010b)를 나타낸 것이다. 상기 종래기술의 예에서 살펴본 도 1d와 비교하여 볼 때 폴리라인(100)에 광학근접보상용 더미 패턴(102)을 적용한 후에 추가적인 보상으로 인하여 폴리 레지스트 패턴폭이 확장되었음을 알 수 있으며, 상기의 폴리 레지스트 패턴폭의 확장으로 인하여 소자의 속도에 향상을 가져오게 된다.FIG. 2G shows a resist image 100 and adjusted poly / active 1010b implemented on a wafer when exposed through the mask made by FIGS. 2E and 2F. Compared with FIG. 1D described in the example of the prior art, after applying the optical proximity dummy pattern 102 to the polyline 100, it can be seen that the polyresist pattern width is expanded due to additional compensation. Expansion of the resist pattern width brings about an improvement in the speed of the device.
또한, 상기의 폴리/액티브는 금속/폴리 또는 금속/액티브로 이루어진 경우에도 서로 다른 층을 중첩시켜 상기와 같은 방법으로 반도체용 마스크를 설계할 수 있음은 물론이다. 즉, 금속/폴리로 이루어진 경우에는 도 2의 (100)을 금속, (200)을 폴리로 이루어진 것으로 생각하며, 금속/액티브로 이루어진 경우에는 도 2의 (100)을 금속, (200)을 액티브로 이루어진 것으로 생각한다. In addition, even if the poly / active is made of a metal / poly or a metal / active, it is a matter of course that the mask for a semiconductor can be designed by overlapping different layers. That is, in case of metal / poly, (100) of FIG. 2 is considered to be made of metal, and (200) is made of poly, and in case of metal / active, (100) of FIG. I think it consists of.
따라서, 본 발명의 서로 다른 층이 중첩되는 반도체용 마스크 및 그 설계방법은 광학근접효과와 폴리/액티브, 금속/폴리 및 금속/액티브 간의 단차 문제를 동시에 효과적으로 데이터 베이스 상에서 해결할 수 있는 것으로서 다음과 같은 효과가 있다.Therefore, the mask for semiconductor and the design method of the overlapping different layers of the present invention can solve the problem of optical proximity and the step difference between poly / active, metal / poly and metal / active at the same time effectively on the database as follows: It works.
첫째, 폴리/액티브, 금속/폴리 및 금속/액티브의 중첩된 부분만을 선택적으로 필요한 크기만큼 보상함으로써 반복적인 패턴 보상에 효과가 크다.First, it is effective for repetitive pattern compensation by compensating selectively only the overlapped portions of poly / active, metal / poly and metal / active by the required size.
둘째, 간단한 룰(rule) 체크 및 룰 보상만으로 광학근접보상이 효과적으로 가능하며, 패턴간의 동일층의 인접 패턴이 들어 붙는 현상이 생기지 않는다.Second, optical proximity compensation can be effectively performed only by simple rule check and rule compensation, and there is no phenomenon that adjacent patterns of the same layer are stuck between patterns.
셋째, 추가적인 마스크 및 공정이 불필요하다.Third, no additional masks and processes are needed.
넷째, 폴리/액티브, 금속/폴리 및 금속/액티브의 중첩된 부분 또는 중첩된 부분을 중심으로 수평 방향과 수직 방향의 바이어스 보상이 선택적으로 가능하다.Fourth, bias compensation in the horizontal and vertical directions about the overlapped or overlapping portions of poly / active, metal / poly and metal / active is optionally possible.
도 1은 종래기술의 단위 비트 셀이다.1 is a unit bit cell of the prior art.
도 2는 본 발명의 단위 비트 셀이다. 2 is a unit bit cell of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
1, 1a, 2, 2a: 바이어스 보상 10, 10a: 수평 바이어스1, 1a, 2, 2a: bias compensation 10, 10a: horizontal bias
20, 20a: 수직 바이어스 100: 폴리라인 20, 20a: vertical bias 100: polyline
101: 2개의 층이 동시에 중첩된 부분101: where two layers overlap at the same time
102: 광학근접보상용 더미 패턴 200, 2000: 액티브라인102: dummy pattern 200 for optical proximity compensation, 2000: active line
1000, 1000a: 폴리 레지스트 패턴 1000, 1000a: resist pattern
1010, 1010a, 1010b, 1100: 폴리/액티브 중첩 부분 1010, 1010a, 1010b, 1100: poly / active overlap
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