KR100528412B1 - Vme 버스 통신방식에서 회로팩 탈/실장시 시스템을 안정화시켜 주는 방법 - Google Patents

Vme 버스 통신방식에서 회로팩 탈/실장시 시스템을 안정화시켜 주는 방법 Download PDF

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Abstract

본 발명은 ＶＭＥ 버스 통신방식에서 회로팩 탈/실장시 시스템을 안정화시켜 주는 방법에 관한 것으로, 특히, 마스터 회로팩에서 제어신호 및 어드레스 신호를 송신하는 제 1 단계(S1)와; 슬레이브 회로팩이 마스터 회로팩에서 송신한 제어신호 및 어드레스 신호를 수신한 후 자신의 어드레스인가를 판단하는 제 2 단계(S2)와; 자신의 어드레스일 경우, 데이터 전송 허용신호(SREADY*)를 송신하는 제 3 단계(S3)와; 마스터 회로팩이 데이터 전송 허용신호(SREADY*)가 수신되었는가를 판단하여, 수신되지 않았을 경우 더미 버스 싸이클 종료신호(Dummy DTACK*)를 활성화시키는 제 4 단계(S4)와; 마스터 회로팩이 데이터 전송 허용신호(SREADY*)가 수신되었을 경우 데이터를 전송하는 제 5 단계(S5)와; 슬레이브 회로팩에서 데이터를 수신한 후 버스 싸이클 종료신호(DTACK*)를 송신하는 제 6 단계(S6)와; 마스터 회로팩이 버스 싸이클 종료신호(DTACK*)가 수신되었을 경우 데이터 전송을 종료시키는 제 7 단계(S7)를 포함하여 구성된 것을 특징으로 하며, 이러한 본 발명은 마스터 회로팩에서 데이터 전송 허용신호(SREADY*)를 통해 미리 슬레이브 회로팩의 상태를 확인한 후 데이터를 전송시켜 줌으로써, 슬레이브 회로팩의 탈/실장시 버스 에러 예외처리를 실행하지 않아도 되기 때문에, 마스터 회로팩의 성능이 향상될 뿐만 아니라, VME 버스 통신 시스템에 장애가 발생하지 않도록 해주는 효과가 있다.

Description

ＶＭＥ 버스 통신방식에서 회로팩 탈/실장시 시스템을 안정화시켜 주는 방법
본 발명은 ＶＭＥ(Versa Module Europe; 이하 VME라 칭함.) 버스(Bus) 통신방식에 관한 것으로, 특히, 마스터/슬레이브(Master/Slave) 회로팩간 데이터 전송시, 마스터 회로팩에서 슬레이브 회로팩의 탈/실장 상태를 미리 인지할 수 있도록 해주는 ＶＭＥ 버스 통신방식에서 회로팩 탈/실장시 시스템을 안정화시켜 주는 방법에 관한 것이다.
일반적으로, VME 버스는 모토롤라사가 제안한 버스로써, 모토롤라사에서 만든 중앙제어장치를 사용하는 시스템에 있어서 다수개의 회로팩 사이의 데이터 전송에 가장 적합한 버스이다.
종래 VME 버스상에서의 마스터/슬레이브 회로팩간 데이터 전송장치의 동작과정을 도 1, 도 2, 도 3 을 참조하여 설명하면, 먼저 마스터 회로팩(1)에서 도 2 에 도시한 바와 같은 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*), 어드레스(Address) 신호(A01∼A31) 및 데이터 신호(D0∼D31)를 VME 버스를 통해 송신하면, 슬레이브 회로팩(2)은 상기 마스터 회로팩(1)에서 송신한 어드레스 신호(A01∼A31) 및 제어신호(AM0∼AM5, LWORD*, AS*)를 VME 버스를 통해 수신하여 자신의 어드레스인지 분석한다.
그런후, 상기 슬레이브 회로팩(2)은 상기 마스터 회로팩(1)에서 송신한 어드레스 신호(A01∼A31)가 자신의 어드레스일 경우, 수용된 메모리를 활성화시켜 데이터 전송을 허용하고, 상기 마스터 회로팩(1)에서 송신한 데이터 신호(D0∼D31)를 수신하게 된다.
또한, 상기 슬레이브 회로팩(2)은 상기 마스터 회로팩(1)에서 송신한 데이터 신호(D0∼D31)를 수신한 후, 도 2 에 도시한 바와 같은 버스 싸이클(Bus cycle) 종료신호(DTACK*)를 활성화시키고, 상기 마스터 회로팩(1)은 상기 슬레이브 회로팩(2)에서 송신한 버스 싸이클 종료신호(DTACK*)를 수신하여 버스 싸이클을 종료한다.
한편, 상기와 같이 VME 버스상에서 상기 마스터 회로팩(1)과 슬레이브 회로팩(2)간에 데이터를 송/수신하는 과정에서, 상기 슬레이브 회로팩(2)이 탈장 및 실장되는 경우에는 도 3 에 도시한 바와 같이, 상기 슬레이브 회로팩(2)에서 버스 싸이클 종료신호(DTACK*)를 활성화시킬 수 없었다.
그러므로, 상기 마스터 회로팩(1)은 버스 싸이클 종료신호(DTACK*)를 수신하지 못하여, 도 3 에 도시한 바와 같이 버스 에러(Erorr) 예외처리를 수행시킴으로, 불가피하게 버스 싸이클을 종료시켜야만 했다.
그러나, 상기와 같은 종래 VME 버스상에서의 마스터/슬레이브 회로팩간 데이터 전송장치는, 마스터 회로팩에서 실행하는 버스 에러 예외처리가 단한 번만 발생된다면 큰 문제없이 적절한 처리가 가능하지만, 데이터 전송이 연속적으로 이루어지는 경우에는 마스터 회로팩에서 버스 에러 예외처리를 계속해서 실행해야 되기 때문에, 불가피하게 마스터 회로팩의 프로세서가 처리해야할 부하를 증가시키게 되고, 이로인해 상기 마스터 회로팩의 성능이 크게 떨어지며, VME 버스 통신 시스템에 장애를 일으킬 수 있는 문제점이 있었다.
또한, 상기와 같은 문제점으로 인해 회로팩의 탈/실장이 불가피한 통신시스템에서는 데이터 전송능력이 뛰어남에도 불구하고 VME 버스를 사용할 수 없었고, 그대신 시리얼 버스등과 같은 다른방법으로 데이터 전송을 하게 되었는데, 시리얼 버스를 통해 데이터 전송을 할 경우, 데이터 전송의 병목현상이 발생하여 마스터 프로세서는 자신의 성능을 최대한으로 발휘하지 못하며, 이로인해 불가피하게 마스터 회로팩의 숫자를 증가시키게 됨으로 데이터 전송 시스템이 복잡해질 뿐만 아니라, 데이터 전송 시스템 구현비용이 증가하는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해소하기 위한 것으로, 마스터/슬레이브 회로팩간 데이터 전송시, 마스터 회로팩은 슬레이브 회로팩에서 송신한 데이터 전송 허용신호(SREADY*)를 통해 미리 슬레이브 회로팩의 상태를 확인하고, 슬레이브 회로팩이 정상상태일 경우 데이터를 전송시켜 줄 수 있도록 해주는 ＶＭＥ 버스 통신방식에서 회로팩 탈/실장시 시스템을 안정화시켜 주는 방법을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 본 발명 ＶＭＥ 버스 통신방식에서 회로팩 탈/실장시 시스템을 안정화시켜 주는 방법은, 마스터 회로팩에서 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*) 및 어드레스 신호(A01∼A31)를 송신하는 제 1 단계(S1)와; 상기 제 1 단계(S1) 이후, 슬레이브 회로팩이 마스터 회로팩에서 송신한 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*) 및 어드레스 신호(A01∼A31)를 수신한 후 자신의 어드레스인가를 판단하는 제 2 단계(S2)와; 상기 제 2 단계(S2) 이후, 슬레이브 회로팩이 수신된 신호가 자신의 어드레스일 경우, 데이터 전송 허용신호(SREADY*)를 송신함으로 데이터 전송을 허용하는 제 3 단계(S3)와; 상기 제 3 단계(S3) 이후, 마스터 회로팩이 데이터 전송 허용신호(SREADY*)가 수신되었는가를 판단하여, 데이터 전송 허용신호(SREADY*)가 수신되지 않았을 경우 더미 버스 싸이클 종료신호(Dummy DTACK*)를 활성화시킴으로 데이터 전송을 종료시키는 제 4 단계(S4)와; 상기 제 3 단계(S3) 이후, 마스터 회로팩이 데이터 전송 허용신호(SREADY*)가 수신되었을 경우 데이터를 전송하는 제 5 단계(S5)와; 상기 제 5 단계(S5) 이후, 슬레이브 회로팩에서 데이터를 수신한 후 버스 싸이클 종료신호(DTACK*)를 송신하는 제 6 단계(S6)와; 상기 제 6 단계(S6) 이후, 마스터 회로팩이 버스 싸이클 종료신호(DTACK*)가 수신되었는가를 판단하여, 수신되었을 경우 데이터 전송을 종료시키는 제 7 단계(S7)를 포함하여 이루어진 것을 특징으로 한다.
이하, 상술한 내용을 본 발명에 따른 실시예를 통해 상세히 설명하면 다음과 같다.
본 발명은 도 4 에 도시한 바와 같이, 마스터 회로팩(100)에 장착되어 있는 제 1 중앙제어장치(Central Process Unit; 이하 CPU라 칭함.)부(110)는 상기 마스터 회로팩(100)을 제어하는 기능을 수행하며, 슬레이브 회로팩(200)으로 전송할 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*), 어드레스 신호(A01∼A31) 및 데이터 신호(D0∼D31)를 출력한다.
또한, 상기 마스터 회로팩(100)에 장착되어 있는 제 1 어드레스/데이터(Address/Data) 정합부(120)는 상기 제 1 CPU부(110)에서 출력한 어드레스 신호(A01∼A31)를 입력한 후 VME 버스(300)를 통해 상기 슬레이브 회로팩(200)으로 전송한다.
한편, 상기 마스터 회로팩(100)에 장착되어 있는 제 1 제어신호 생성부(130)는 상기 제 1 CPU부(110)에서 출력한 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*)를 입력한 후, 상기 VME 버스(300) 규격에 맞도록 변환하여 제어신호 정합부(140)로 출력한다.
또한, 상기 마스터 회로팩(100)에 장착되어 있는 제어신호 정합부(140)는 상기 제 1 제어신호 생성부(130)를 통해 VME 버스(300) 규격에 맞도록 변환된 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*)를 입력한 후, 상기 VME 버스(300)를 통해 상기 슬레이브 회로팩(200)으로 전송한다.
그러면, 상기 슬레이브 회로팩(200)에 장착된 제 2 어드레스/데이터 정합부(220)는 상기 마스터 회로팩(100)에서 출력한 어드레스 신호(A01∼A31)를 VME 버스(300)를 통해 입력한 후, 제 2 CPU부(210)로 출력한다.
한편, 상기 슬레이브 회로팩(200)에 장착된 제어신호 수신부(240)는 상기 마스터 회로팩(100)에서 출력한 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*)를 상기 VME 버스(300)를 통해 입력한 후, 상기 제 2 제어신호 생성부(230)로 출력한다.
또한, 상기 슬레이브 회로팩(200)에 장착된 제 2 CPU부(210)는 상기 제 2 어드레스/데이터 정합부(220)를 통해 입력한 어드레스 신호(A01∼A31)와 슬레이브 ID(IDentification)를 상기 제 2 제어신호 생성부(230)로 출력한다.
한편, 상기 슬레이브 회로팩(200)에 장착된 제 2 제어신호 생성부(230)는 상기 제 2 CPU부(210)에서 출력한 어드레스 신호(A01∼A31) 및 슬레이브 ID와 상기 제어신호 수신부(240)에서 출력한 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*)를 비교한다.
또한, 상기 슬레이브 회로팩(200)에 장착된 제 2 제어신호 생성부(230)는 상기 제 2 CPU부(210)에서 출력한 어드레스 신호(A01∼A31) 및 슬레이브 ID와 수신한 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*)가 동일할 경우, 상기 마스터 회로팩(100)에서 송신하고자 하는 슬레이브 회로팩이 자신이라고 판단한다.
한편, 상기 제 2 제어신호 생성부(230)는 상기 마스터 회로팩(100)에서 송신하고자 하는 슬레이브 회로팩이 자신이라고 판단하면, 데이터 전송 허용신호(SREADY*)를 상기 제어신호 송신부(250)로 출력한다.
또한, 상기 슬레이브 회로팩(200)에 장착된 상기 제어신호 송신부(250)는 상기 제 2 제어신호 생성부(230)에서 출력한 데이터 전송 허용신호(SREADY*)를 입력한 후, 상기 VME 버스(300)를 통해 상기 마스터 회로팩(100)으로 송신한다.
한편, 상기 마스터 회로팩(100)에 장착되어 있는 슬레이브 감시부(150)는 상기 슬레이브 회로팩(200)에서 상기 VME 버스(300)를 통해 송신한 데이터 전송 허용신호(SREADY*)를 입력한 후, 버스 제어부(160) 및 상태저장부(170)로 출력한다.
그러면, 상기 마스터 회로팩(100)에 장착되어 있는 상태저장부(170)는 상기 슬레이브 감시부(150)에서 출력한 데이터 전송 허용신호(SREADY*)를 입력한 후, 데이터 전송 허용신호(SREADY*)의 상태를 저장한다.
또한, 상기 마스터 회로팩(100)에 장착되어 있는 버스 제어부(160)는 상기 슬레이브 감시부(150)를 통해 데이터 전송 허용신호(SREADY*)가 입력되는가를 감시하고, 입력되었을 경우 상기 제 1 CPU부(110)로 출력하며, 입력되지 않았을 경우 더미 버스 싸이클 종료신호(Dummy DTACK*)를 상기 제 1 CPU부(110)로 출력함으로, 데이터 전송동작을 종료시킨다.
한편, 상기 제 1 CPU(110)로 데이터 전송 허용신호(SREADY*)가 입력되면, 상기 제 1 어드레스/데이터 정합부(120)는 데이터 신호(D0∼D31)를 상기 VME 버스(300)를 통해 상기 슬레이브 회로팩(200)으로 송신한다.
또한, 상기 슬레이브 회로팩(200)에 장착된 제 2 어드레스/데이터 정합부(220)는 상기 마스터 회로팩(100)에서 출력한 데이터 신호(D0∼D31)를 상기 VME 버스(300)를 통해 입력한 후, 제 2 CPU부(210)로 출력한다.
한편, 상기 슬레이브 회로팩(200)에 장착된 제 2 제어신호 생성부(230)는 상기 제 2 CPU부(210)에서 데이터 신호(D0∼D31)를 입력하면, 버스 싸이클 종료신호(DTACK*)를 상기 제어신호 송신부(250)로 출력한다.
그러면, 상기 제어신호 송신부(250)는 상기 제 2 제어신호 생성부(230)에서 출력한 버스 싸이클 종료신호(DTACK*)를 입력한 후, 상기 마스터 회로팩(100)으로 전송한다.
또한, 상기 마스터 회로팩(100)에 장착되어 있는 슬레이브 감시부(150)는 상기 슬레이브 회로팩(200)에서 상기 VME 버스(300)를 통해 송신한 버스 싸이클 종료신호(DTACK*)를 입력한 후, 상기 버스 제어부(160)로 출력한다.
한편, 상기 버스 제어부(160)는 슬레이브 감시부(150)에서 출력한 버스 싸이클 종료신호(DTACK*)를 입력한 후 상기 제 1 CPU부(110)로 출력하고, 상기 제 1 CPU부(110)는 버스 싸이클 종료신호(DTACK*)를 입력한 후 데이터 전송동작을 종료시킴으로써 본 실시예를 구성한다.
이하, 상기와 같이 구성된 ＶＭＥ 버스 통신방식에서 회로팩 탈/실장시 시스템을 안정화시켜 주는 장치의 동작과정을 도 4, 도 5, 도 6, 도 7 을 참조하여 설명하면 다음과 같다.
도 5 는 본 발명의 일 실시예에 따른 VME 버스 통신방식에서 회로팩 탈/실장시 시스템 안정화장치의 제어방법을 나타낸 순서도로서, 여기서 S는 스텝(STEP)을 나타낸다.
한편, 도 6 은 본 발명 VME 버스 통신방식에서의 회로팩 탈/실장시 시스템 안정화장치에서 마스터/슬레이브간의 정상적인 데이터 전송상태를 나타낸 타이밍도이고, 도 7 은 본 발명 VME 버스 통신방식에서의 회로팩 탈/실장시 시스템 안정화장치에서 회로팩 탈/실장시 데이터 전송상태를 나타낸 타이밍도이다.
먼저, 상기 마스터 회로팩(100)에 장착되어 있는 제 1 CPU부(110)는 상기 마스터 회로팩(100)을 제어하는 기능을 수행하며, 도 6 에 도시한 바와 같은 슬레이브 회로팩(200)으로 전송할 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*) 및 어드레스 신호(A01∼A31)를 출력한다.
또한, 상기 마스터 회로팩(100)에 장착되어 있는 제 1 어드레스/데이터 정합부(120)는 상기 제 1 CPU부(110)에서 출력한 어드레스 신호(A01∼A31)를 입력한 후 VME 버스(300)를 통해 상기 슬레이브 회로팩(200)으로 전송한다.
한편, 상기 마스터 회로팩(100)에 장착되어 있는 제 1 제어신호 생성부(130)는 상기 제 1 CPU부(110)에서 출력한 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*)를 입력한 후, 상기 VME 버스(300) 규격에 맞도록 변환하여 제어신호 정합부(140)로 출력한다.
그리고, 상기 마스터 회로팩(100)에 장착되어 있는 제어신호 정합부(140)는 상기 제 1 제어신호 생성부(130)를 통해 VME 버스(300) 규격에 맞도록 변환된 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*)를 입력한 후, 상기 VME 버스(300)를 통해 상기 슬레이브 회로팩(200)으로 전송한다(S1).
그러면, 상기 슬레이브 회로팩(200)에 장착된 제 2 어드레스/데이터 정합부(220)는 상기 마스터 회로팩(100)에서 출력한 어드레스 신호(A01∼A31)를 VME 버스(300)를 통해 입력한 후, 상기 제 2 CPU부(210)로 출력한다.
또한, 상기 슬레이브 회로팩(200)에 장착된 제어신호 수신부(240)는 상기 마스터 회로팩(100)에서 출력한 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*)를 상기 VME 버스(300)를 통해 입력한 후, 상기 제 2 제어신호 생성부(230)로 출력한다.
한편, 상기 슬레이브 회로팩(200)에 장착된 제 2 CPU부(210)는 상기 제 2 어드레스/데이터 정합부(220)를 통해 입력한 어드레스 신호(A01∼A31)와 슬레이브 ID를 상기 제 2 제어신호 생성부(230)로 출력한다.
그리고, 상기 슬레이브 회로팩(200)에 장착된 제 2 제어신호 생성부(230)는 상기 제 2 CPU부(210)에서 출력한 어드레스 신호(A01∼A31) 및 슬레이브 ID와 상기 제어신호 수신부(240)에서 출력한 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*)를 비교한다(S2).
또한, 상기 슬레이브 회로팩(200)에 장착된 제 2 제어신호 생성부(230)는 상기 제 2 CPU부(210)에서 출력한 어드레스 신호(A01∼A31) 및 슬레이브 ID와 수신한 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*)가 동일할 경우, 상기 마스터 회로팩(100)에서 송신하고자 하는 슬레이브 회로팩이 자신이라고 판단한다.
한편, 상기 제 2 제어신호 생성부(230)는 상기 마스터 회로팩(100)에서 송신하고자 하는 슬레이브 회로팩이 자신이라고 판단하면, 도 6 에 도시한 바와 같은 데이터 전송 허용신호(SREADY*)를 상기 제어신호 송신부(250)로 출력한다.
또한, 상기 슬레이브 회로팩(200)에 장착된 상기 제어신호 송신부(250)는 상기 제 2 제어신호 생성부(230)에서 출력한 데이터 전송 허용신호(SREADY*)를 입력한 후, 상기 VME 버스(300)를 통해 상기 마스터 회로팩(100)으로 송신한다(S3).
이때, 상기 마스터 회로팩(100)에 장착되어 있는 버스 제어부(160)는 상기 슬레이브 감시부(150)를 통해 데이터 전송 허용신호(SREADY*)가 입력되는가를 감시하고, 도 7 에 도시한 바와 같이 입력되지 않았을 경우 상기 슬레이브 회로팩(200)이 탈장 및 실장되었음을 인지한다.
그런후, 상기 마스터 회로팩(100)에 장착되어 있는 버스 제어부(160)는 더미 버스 싸이클 종료신호(Dummy DTACK*)를 상기 제 1 CPU부(110)로 출력함으로, 데이터 전송동작을 종료시킨다(S4).
한편, 상기 마스터 회로팩(100)에 장착되어 있는 슬레이브 감시부(150)는 상기 슬레이브 회로팩(200)을 통해 데이터 전송 허용신호(SREADY*)가 입력되었을 경우, 상기 슬레이브 회로팩(200)에 이상이 없음을 인지한다.
또한, 상기 마스터 회로팩(100)에 장착되어 있는 슬레이브 감시부(150)는 상기 슬레이브 회로팩(200)에서 송신한 데이터 전송 허용신호(SREADY*)를 입력한 후, 상기 버스 제어부(160) 및 상태저장부(170)로 출력한다.
그러면, 상기 마스터 회로팩(100)에 장착되어 있는 상태저장부(170)는 상기 슬레이브 감시부(150)에서 출력한 데이터 전송 허용신호(SREADY*)를 입력한 후, 데이터 전송 허용신호(SREADY*)의 상태를 저장해 둔다.
한편, 상기 마스터 회로팩(100)에 장착되어 있는 상기 버스 제어부(160)는 상기 슬레이브 감시부(150)에서 출력한 데이터 전송 허용신호(SREADY*)를 입력한 후, 상기 제 1 CPU(110)로 출력한다.
이때, 상기 제 1 CPU(110)로 데이터 전송 허용신호(SREADY*)가 입력되면, 상기 제 1 어드레스/데이터 정합부(120)는 데이터 신호(D0∼D31)를 상기 VME 버스(300)를 통해 상기 슬레이브 회로팩(200)으로 송신한다(S5).
또한, 상기 슬레이브 회로팩(200)에 장착된 제 2 어드레스/데이터 정합부(220)는 상기 마스터 회로팩(100)에서 출력한 데이터 신호(D0∼D31)를 상기 VME 버스(300)를 통해 입력한 후, 상기 제 2 CPU부(210)로 출력한다.
한편, 상기 슬레이브 회로팩(200)에 장착된 제 2 제어신호 생성부(230)는 상기 제 2 CPU부(210)에서 데이터 신호(D0∼D31)를 입력하면, 도 6 에 도시한 바와 같은 버스 싸이클 종료신호(DTACK*)를 상기 제어신호 송신부(250)로 출력한다.
그러면, 상기 제어신호 송신부(250)는 상기 제 2 제어신호 생성부(230)에서 출력한 버스 싸이클 종료신호(DTACK*)를 입력한 후, 상기 마스터 회로팩(100)으로 전송한다(S6).
또한, 상기 마스터 회로팩(100)에 장착되어 있는 슬레이브 감시부(150)는 상기 슬레이브 회로팩(200)에서 상기 VME 버스(300)를 통해 송신한 버스 싸이클 종료신호(DTACK*)를 입력한 후, 상기 버스 제어부(160)로 출력한다.
한편, 상기 버스 제어부(160)는 슬레이브 감시부(150)에서 출력한 버스 싸이클 종료신호(DTACK*)를 입력한 후 상기 제 1 CPU부(110)로 출력하고, 상기 제 1 CPU부(110)는 버스 싸이클 종료신호(DTACK*)를 입력한 후 데이터 전송동작을 종료시킨다(S7).
따라서, 상기 마스터 회로팩(100)은 상기 슬레이브 회로팩(200)에서 출력한 데이터 전송 허용신호(SREADY*)를 통해, 미리 상기 슬레이브 회로팩(200)의 탈/실장 상태를 인지한 후 데이터를 전송시킴으로써, 상기 슬레이브 회로팩(200)의 탈/실장시 버스 에러 예외처리를 실행하지 않아도 되기 때문에, VME 버스 통신 시스템에 장애가 발생하지 않게 되는 것이다.
이상에서 살펴본 바와 같이 본 발명 ＶＭＥ 버스 통신방식에서 회로팩 탈/실장시 시스템을 안정화시켜 주는 방법은, 마스터/슬레이브 회로팩간 데이터 전송시, 마스터 회로팩은 슬레이브 회로팩에서 송신한 데이터 전송 허용신호(SREADY*)를 통해 미리 슬레이브 회로팩의 상태를 확인한 후, 슬레이브 회로팩이 정상일 때 데이터를 전송시켜 줌으로써, 슬레이브 회로팩의 탈/실장시 버스 에러 예외처리를 실행하지 않아도 되기 때문에, 마스터 회로팩의 성능이 향상될 뿐만 아니라, VME 버스 통신 시스템에 장애가 발생하지 않고, 이로인해 회로팩의 탈/실장이 불가피한 통신시스템에서도 데이터 전송능력이 뛰어난 VME 버스를 사용할 수 있도록 해주는 효과가 있다.
도 1 은 종래 VME 버스상에서의 마스터/슬레이브 회로팩간 데이터 전송장치 의 구성을 나타낸 기능블록도,
도 2 는 도 1 에 따른 종래 VME 버스상에서의 마스터/슬레이브 회로팩간 데 이터 전송장치에서 마스터/슬레이브간의 정상적인 데이터 전송상태 를 나타낸 타이밍도,
도 3 은 도 1 에 따른 종래 VME 버스상에서의 마스터/슬레이브 회로팩간 데 이터 전송장치에서 버스 에러 발생시 데이터 전송상태를 나타낸 타 이밍도,
도 4 는 본 발명의 일 실시예에 따른 VME 버스 통신방식에서 회로팩 탈/실장 시 시스템 안정화장치의 구성을 나타낸 기능블록도,
도 5 는 도 4 에 따른 VME 버스 통신방식에서 회로팩 탈/실장시 시스템 안정 화장치의 동작과정을 나타낸 순서도,
도 6 은 도 4 에 따른 VME 버스 통신방식에서의 회로팩 탈/실장시 시스템 안 정화장치에서 마스터/슬레이브간의 정상적인 데이터 전송상태를 나 타낸 타이밍도,
도 7 은 도 4 에 따른 VME 버스 통신방식에서의 회로팩 탈/실장시 시스템 안 정화장치에서 회로팩 탈/실장시 데이터 전송상태를 나타낸 타이밍도 이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 마스터 회로팩 110 : 제 1 CPU부
120 : 제 1 어드레스/데이터 정합부 130 : 제 1 제어신호 생성부
140 : 제어신호 정합부 150 : 슬레이브 감시부
160 : 버스 제어부 170 : 상태저장부
200 : 슬레이브 회로팩 210 : 제 2 CPU부
220 : 제 2 어드레스/데이터 정합부 230 : 제 2 제어신호 생성부
240 : 제어신호 수신부 250 : 제어신호 송신부
300 : VME 버스

Claims (1)

  1. 제 1 CPU부, 제 1 어드레스/데이터 정합부, 제 1 제어신호 생성부, 제어신호 정합부, 슬레이브 감시부, 상태저장부 및 버스 제어부로 구성되어, 해당 슬레이브 회로팩으로 데이터를 전송시켜 주는 마스터 회로팩과; 제 2 CPU부, 제 2 어드레스/데이터 정합부, 제 2 제어신호 생성부, 제어신호 수신부 및 제어신호 송신부로 구성되어, 상기 마스터 회로팩에서 전송한 데이터를 수신하는 슬레이브 회로팩과; 상기 마스터 회로팩과 슬레이브 회로팩간 데이터 전송을 수행해 주는 VME 버스로 구성된 VME 버스상에서의 마스터/슬레이브 회로팩간 데이터 전송장치의 데이터 전송방법에 있어서,
    마스터 회로팩에서 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*) 및 어드레스 신호(A01∼A31)를 송신하는 제 1 단계(S1)와; 상기 제 1 단계(S1) 이후, 슬레이브 회로팩이 마스터 회로팩에서 송신한 제어신호(AM0∼AM5, LWORD*, DS0,1*, AS*,WRITE*) 및 어드레스 신호(A01∼A31)를 수신한 후 자신의 어드레스인가를 판단하는 제 2 단계(S2)와; 상기 제 2 단계(S2) 이후, 슬레이브 회로팩이 수신된 신호가 자신의 어드레스일 경우, 데이터 전송 허용신호(SREADY*)를 송신함으로 데이터 전송을 허용하는 제 3 단계(S3)와; 상기 제 3 단계(S3) 이후, 마스터 회로팩이 데이터 전송 허용신호(SREADY*)가 수신되었는가를 판단하여, 데이터 전송 허용신호(SREADY*)가 수신되지 않았을 경우 더미 버스 싸이클 종료신호(Dummy DTACK*)를 활성화시킴으로 데이터 전송을 종료시키는 제 4 단계(S4)와; 상기 제 3 단계(S3) 이후, 마스터 회로팩이 데이터 전송 허용신호(SREADY*)가 수신되었을 경우 데이터를 전송하는 제 5 단계(S5)와; 상기 제 5 단계(S5) 이후, 슬레이브 회로팩에서 데이터를 수신한 후 버스 싸이클 종료신호(DTACK*)를 송신하는 제 6 단계(S6)와; 상기 제 6 단계(S6) 이후, 마스터 회로팩이 버스 싸이클 종료신호(DTACK*)가 수신되었는가를 판단하여, 수신되었을 경우 데이터 전송을 종료시키는 제 7 단계(S7)를 포함하여 이루어진 것을 특징으로 하는 ＶＭＥ 버스 통신방식에서 회로팩 탈/실장시 시스템을 안정화시켜 주는 방법.
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