KR100526468B1 - Method for fabricating a non-volatile memory device - Google Patents
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Abstract
본 발명은 비 휘발성 메모리 소자의 제조방법에 관한 것으로, 본 발명에서는 SAS용 감광막이 본격적으로 형성되기 이전에, 플로팅 게이트 패턴/ONO 패턴/컨트롤 게이트 패턴 등으로 이루어진 구조물 사이사이에 일련의 단차 완화층을 추가 배치하고, 이를 통해, 반도체 기판 상부에 형성된 SAS용 감광막이 별도의 토플로지 차이를 불필요하게 겪지 않도록 함으로써, SAS용 감광막을 노광 및 현상하여, 일련의 SAS용 감광막 패턴을 형성하는 절차가 진행되더라도, 트랜치 상부에 별도의 감광막 찌꺼기가 잔류하지 않도록 유도할 수 있다.The present invention relates to a method of manufacturing a nonvolatile memory device, and in the present invention, before a SAS photoresist film is formed in full scale, a series of step mitigating layers are formed between structures made of floating gate patterns / ONO patterns / control gate patterns. By further disposing, through this, the SAS photoresist film formed on the semiconductor substrate does not unnecessarily suffer a separate topology difference, thereby exposing and developing the SAS photoresist film to form a series of SAS photoresist patterns. Even if it is, it may be induced so that no separate photoresist residues remain on the trench.
또한, 본 발명에서는 단차 완화층의 추가 형성을 통해, 별도의 비용 증가 없이도, 감광막 찌꺼기가 미치는 악영향은 물론, 소자 분리막 찌꺼기가 미치는 악 영향까지도 사전 제거될 수 있도록 하고, 이를 통해, 소오스 확산층용 불순물이 트랜치의 저부에 안정적으로 주입될 수 있도록 함으로써, 최종 완성되는 소자가 소오스 확산층의 형성 실패에 기인한 문제점 없이, 자신에게 주어진 일련의 소거 동작, 프로그램 동작, 읽기 동작 등을 정상적으로 수행할 수 있도록 유도할 수 있다.In addition, in the present invention, through the additional formation of the step reducing layer, even without an additional cost, not only the adverse effects of the photosensitive film residues, but also the adverse effects of the device separation film residues may be removed in advance, thereby, impurities for the source diffusion layer By stably injecting the trench into the bottom of the trench, the final device is able to perform a series of erase operations, program operations, read operations, etc. given to itself without problems due to the failure of the source diffusion layer. can do.
Description
본 발명은 비 휘발성 메모리 소자의 제조방법에 관한 것으로, 좀더 상세하게는 SAS(Self Aligned Source; 이하, "SAS"라 칭함)용 감광막이 본격적으로 형성되기 이전에, 플로팅 게이트 패턴/ONO 패턴(Oxide-Nitride-Oxide pattern; 이하, "ONO 패턴"이라 칭함)/컨트롤 게이트 패턴(Control gate pattern) 등으로 이루어진 구조물 사이사이에 일련의 단차 완화층을 추가 배치하고, 이를 통해, 반도체 기판 상부에 형성된 SAS용 감광막이 별도의 토플로지 차이를 불필요하게 겪지 않도록 함으로써, SAS용 감광막을 노광 및 현상하여, 일련의 SAS용 감광막 패턴을 형성하는 절차가 진행되더라도, 소자 분리용 트랜치 상부에 별도의 감광막 찌꺼기가 잔류하지 않도록 유도할 수 있는 비 휘발성 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, before a photosensitive film for a self-aligned source (SAS) is formed in earnest, a floating gate pattern / ONO pattern (Oxide). -Aitride-Oxide pattern (hereinafter referred to as " ONO pattern ") / Control gate pattern, a series of step difference relief layers are additionally disposed between the structures, thereby forming a SAS formed on the semiconductor substrate. By making the photoresist film unnecessarily undergo a separate topologies difference, even if the procedure for exposing and developing the SAS photoresist film to form a series of photoresist patterns for SAS proceeds, a separate photoresist residue remains on top of the device isolation trench. The present invention relates to a method of manufacturing a nonvolatile memory device, which can be induced not to.
최근, 전기적으로 데이터를 프로그램 하거나, 소거할 수 있는 비 휘발성 메모리, 예컨대, 플래쉬 메모리(Flash memory)에 대한 기술이 급 발전하면서, 비 휘발성 메모리를 이루는 각 구조물들의 기하학적 구조 또한 점차 미세화 되고 있으며, 이러한 각 구조물들의 미세화에 따라, 소스 전극부분을 축소화하기 위한 이른바, 자기 정렬 소오스(SAS:Self Aligned Source)라는 기술이 개발되어, 폭 넓게 보급되고 있다.Recently, with the rapid development of technologies for non-volatile memory, for example, flash memory, which can electrically program or erase data, the geometry of each structure constituting the non-volatile memory is gradually miniaturized. As the structures are miniaturized, a so-called self-aligned source (SAS) technique for reducing the source electrode portion has been developed and widely used.
이러한 종래의 SAS 기술 체제 하에서, 비 휘발성 메모리 소자는 도 1a 에 도시된 바와 같이, 소자 분리막(2)이 구비된 반도체 기판(1)의 전면에 터널 절연막(3), 플로팅 게이트 패턴(4), ONO 패턴(5), 컨트롤 게이트 패턴(6) 등을 형성한 후, 이 구조물들이 커버되도록 반도체 기판(1)의 전면에 SAS용 감광막(7a)을 형성하는 단계, 이 SAS용 감광막(7a)을 노광 및 현상하여, 도 1b에 도시된 바와 같이, 컨트롤 게이트 패턴(6)의 표면 일부를 노출시키는 SAS용 감광막 패턴(7)을 형성하는 단계, 도 1c에 도시된 바와 같이, SAS용 감광막 패턴(7)에 의해 노출된 컨트롤 게이트 패턴(6)을 식각 마스크로 하여, 소자 분리용 트랜치(T) 내부에 채워진 소자 분리막(2)을 제거하는 단계, 도 1d에 도시된 바와 같이, 일련의 불순물 이온 주입 공정을 통해, 소자 분리용 트랜치(T)의 저부에 소오스 확산층(8)을 형성하는 단계 등을 거쳐 제조된다.Under such a conventional SAS technology scheme, the nonvolatile memory device includes a tunnel insulating film 3, a floating gate pattern 4, and a front surface of a semiconductor substrate 1 having a device isolation film 2, as shown in FIG. 1A. After forming the ONO pattern 5, the control gate pattern 6, and the like, forming a SAS photosensitive film 7a on the entire surface of the semiconductor substrate 1 so as to cover the structures, thereby forming the SAS photosensitive film 7a. Exposure and development to form a SAS photosensitive film pattern 7 exposing a portion of the surface of the control gate pattern 6 as shown in FIG. 1B, and as shown in FIG. 1C, a SAS photosensitive film pattern ( Removing the device isolation film 2 filled in the device isolation trench T by using the control gate pattern 6 exposed by 7) as an etching mask, as shown in FIG. 1D, a series of impurity ions Source at the bottom of the device isolation trench T through an implantation process It is produced through the step of forming the diffusion layer (8) or the like.
이러한 종래의 기술 체제 하에서. 앞서 언급한 바와 같이, 소자 분리용 트랜치(T) 내부에 채워진 소자 분리막(2)을 제거하기 위해서는 SAS용 감광막(7a)을 노광 및 현상하여, SAS용 감광막 패턴(7)을 형성하는 절차가 불가피하게 진행되는 바, 이 경우, SAS용 감광막(7a)은 기본적으로, 플로팅 게이트 패턴/ONO 패턴/컨트롤 게이트 패턴(4,5,6) 등으로 이루어진 구조물이 형성된 영역(A)과, 그렇지 않은 영역(B) 사이에 예컨대, 3000Å~4000Å 정도의 토플로지(Topology) 차이를 불가피하게 겪을 수밖에 없게 된다. Under this conventional technology regime. As mentioned above, in order to remove the device isolation film 2 filled in the device isolation trench T, a procedure of forming the SAS photosensitive film pattern 7 by exposing and developing the SAS photosensitive film 7a is inevitable. In this case, the SAS photosensitive film 7a basically includes an area A in which a structure composed of floating gate patterns / ONO patterns / control gate patterns 4, 5, 6, etc. is formed, and the other regions. Inevitably, the topologies of, for example, 3000 m to 4000 m are inevitably suffered between (B).
이 상황에서, 만약, 별도의 조치 없이, SAS용 감광막(7a)을 노광 및 현상하여, 일련의 SAS용 감광막 패턴(7)을 형성하는 절차가 강행되는 경우, 상술한 토플로지 차이에 기인하여, 플로팅 게이트 패턴/ONO 패턴/컨트롤 게이트 패턴(4,5,6) 등으로 이루어진 구조물이 형성되지 않은 영역(B), 즉, 트랜치(T)의 상부 영역에는 일련의 감광막 찌거기(S)가 불가피하게 잔류할 수밖에 없게 된다.In this situation, if a procedure of exposing and developing the SAS photosensitive film 7a to form a series of SAS photosensitive film patterns 7 is enforced without any further action, due to the above-mentioned topologies difference, A series of photoresist tailings S is inevitably formed in the region B in which the structure consisting of the floating gate pattern / ONO pattern / control gate pattern 4, 5, 6, etc. is not formed, that is, the upper region of the trench T. There is no choice but to remain.
이러한 감광막 찌꺼기(S)가 잔류하는 상황에서, 별도의 조치 없이, 트랜치(T) 내부의 소자 분리막(2)을 제거하는 절차가 강행되는 경우, 트랜치(T) 내부에는 일련의 소자 분리막 찌꺼기(2a)가 불가피하게 잔류할 수밖에 없게 되며, 이 상황에서, 소오스 확산층(8)을 위한 불순물 이온주입 공정이 진행되더라도, 해당 불순물은 소자 분리막 찌꺼기(2a)의 방해로 인해 트랜치(T)의 저부에 정상적으로 주입될 수 없게 되고, 결국, 최종 완성되는 소오스 확산층(8)은 정상적인 형태를 취할 수 없게 된다.In the situation where the photoresist film S remains, when a procedure for removing the device isolation film 2 inside the trench T is performed without any action, a series of device isolation film 2a is formed inside the trench T. ) Will inevitably remain, and in this situation, even if the impurity ion implantation process for the source diffusion layer 8 proceeds, the impurity is normally formed at the bottom of the trench T due to the interference of the device separation film residue 2a. It cannot be implanted and, as a result, the finished source diffusion layer 8 cannot take the normal form.
물론, 이와 같이, 소오스 확산층(8)이 정상적인 형태를 취하지 못한 상황에서, 별도의 조치가 취해지지 않는 경우, 플로팅 게이트 패턴/ONO 패턴/컨트롤 게이트 패턴(4,5,6) 등은 자신에게 주어진 역할을 정상적으로 수행할 수 없게 되며, 결국, 최종 완성되는 소자 역시, 자신에게 주어진 일련의 소거 동작, 프로그램 동작, 읽기 동작 등을 정상적으로 수행할 수 없게 된다.Of course, in this case, in the situation where the source diffusion layer 8 does not take the normal form, and no further action is taken, the floating gate pattern / ONO pattern / control gate pattern 4, 5, 6, etc., is given to itself. As a result, the device may not be able to perform its normal function, and thus, the final device may not normally perform a series of erase operations, program operations, and read operations.
종래 에서는 이러한 문제점을 차단하기 위하여, SAS용 감광막(7a)을 상대적으로 고가의 DUV 광원용 감광막으로 교체하고, 이를 노광하기 위한 광원 역시도, 저가의 I-line 광원에서, 상대적으로 고가의 DUV 광원으로 교체하는 방안을 강구하고 있다. 그러나, 이 경우, 전체적인 소자 생산비용이 어쩔 수 없이, 대폭 증가할 수밖에 없기 때문에, 현실적으로 이러한 방안을 실 공정에 폭 넓게 적용하기에는 많은 문제점이 따를 수밖에 없게 된다.Conventionally, in order to prevent such a problem, the SAS photosensitive film 7a is replaced with a relatively expensive DUV light photosensitive film, and a light source for exposing the same is also changed from a low-cost I-line light source to a relatively expensive DUV light source. It is trying to replace it. In this case, however, the overall device production cost is inevitably and greatly increased, and in reality, there are many problems to apply such a method widely to the actual process.
따라서, 본 발명의 목적은 SAS용 감광막이 본격적으로 형성되기 이전에, 플로팅 게이트 패턴/ONO 패턴/컨트롤 게이트 패턴 등으로 이루어진 구조물 사이사이에 일련의 단차 완화층을 추가 배치하고, 이를 통해, 반도체 기판 상부에 형성된 SAS용 감광막이 별도의 토플로지 차이를 불필요하게 겪지 않도록 함으로써, SAS용 감광막을 노광 및 현상하여, 일련의 SAS용 감광막 패턴을 형성하는 절차가 진행되더라도, 소자 분리용 트랜치 상부에 별도의 감광막 찌꺼기가 잔류하지 않도록 유도하는데 있다.Therefore, an object of the present invention is to further arrange a series of step mitigation layer between the structure consisting of a floating gate pattern / ONO pattern / control gate pattern, etc. before the photosensitive film for SAS is formed in earnest, thereby, the semiconductor substrate By preventing the SAS photoresist formed on the upper portion from unnecessarily undergoing a separate topography difference, the process of exposing and developing the SAS photoresist to form a series of SAS photoresist patterns is performed. This is to induce photoresist residues not to remain.
본 발명의 다른 목적은 단차 완화층의 추가 형성을 통해, 별도의 비용 증가 없이도, 감광막 찌꺼기가 미치는 악영향은 물론, 소자 분리막 찌꺼기가 미치는 악 영향까지도 사전 제거될 수 있도록 하고, 이를 통해, 소오스 확산층용 불순물이 트랜치의 저부에 안정적으로 주입될 수 있도록 함으로써, 최종 완성되는 소자가 소오스 확산층의 형성 실패에 기인한 문제점 없이, 자신에게 주어진 일련의 소거 동작, 프로그램 동작, 읽기 동작 등을 정상적으로 수행할 수 있도록 유도하는데 있다.Another object of the present invention is to further eliminate the adverse effects of the photoresist residues, as well as the adverse effects of the device separation membrane residues, without further increasing the cost through the additional formation of the step relaxation layer, thereby, for the source diffusion layer By allowing impurities to be stably injected into the bottom of the trench, the final device can perform a series of erase operations, program operations, read operations, etc. given to itself without problems due to the failure of the source diffusion layer. To induce.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다. Still other objects of the present invention will become more apparent from the following detailed description and the accompanying drawings.
상기와 같은 목적을 달성하기 위하여 본 발명에서는 소자 분리막이 채워진 트랜치를 구비하는 반도체 기판의 상부에 순차적 적층 구조를 취하는 터널 산화막, 플로팅 게이트 패턴, ONO 패턴(Oxide-Nitride-Oxide pattern), 컨트롤 게이트 패턴을 형성하는 단계, 플로팅 게이트 패턴, ONO 패턴, 컨트롤 게이트 패턴으로 이루어진 구조물 측부에 단차 완화층을 형성하는 단계, 플로팅 게이트 패턴, ONO 패턴, 컨트롤 게이트 패턴으로 이루어진 구조물이 커버되도록 단차 완화층의 상부에 SAS용 감광막을 형성하는 단계, SAS용 감광막을 노광 및 현상하여, 컨트롤 게이트 패턴 및 트랜치를 노출시키는 SAS용 감광막 패턴을 형성하는 단계, SAS용 감광막 패턴에 의해 노출된 컨트롤 게이트 패턴을 마스크로 하여, 트랜치 내부에서 소자 분리막을 제거하는 단계, 트랜치의 저부에 불순물을 이온 주입하여, 소오스 확산층을 형성하는 단계의 조합으로 이루어지는 비 휘발성 메모리 소자의 제조방법을 개시한다.In order to achieve the above object, in the present invention, a tunnel oxide layer, a floating gate pattern, an ONO pattern (Oxide-Nitride-Oxide pattern), and a control gate pattern having a sequential stacked structure on an upper surface of a semiconductor substrate having a trench filled with a device isolation layer are provided. Forming a step difference alleviation layer on the side of the structure consisting of a floating gate pattern, an ONO pattern, and a control gate pattern, and forming a step relief layer on the top of the step reduction layer so as to cover the structure consisting of a floating gate pattern, an ONO pattern, and a control gate pattern. Forming a SAS photosensitive film; exposing and developing the SAS photosensitive film; forming a SAS photosensitive film pattern exposing the control gate pattern and the trench; using the control gate pattern exposed by the SAS photosensitive film pattern as a mask, Removing the isolation layer inside the trench, at the bottom of the trench By implanting impurities, it discloses a method of manufacturing a nonvolatile memory device comprising a combination of steps of forming the source diffusion layer.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 비 휘발성 메모리 소자의 제조방법을 좀더 상세히 설명하면 다음과 같다. Hereinafter, a method of manufacturing a nonvolatile memory device according to the present invention will be described in more detail with reference to the accompanying drawings.
도 2a에 도시된 바와 같이, 본 발명에서는 우선, 일련의 STI 공정(Shallow Trench Isolation process)을 선택적으로 진행하여, 반도체 기판(11)의 필드 영역에 트랜치(T)를 형성하고, 이 트랜치(T) 내부에 소자 분리막(12)을 채운다.As shown in FIG. 2A, in the present invention, first, a series of shallow trench isolation processes are selectively performed to form trenches T in the field region of the semiconductor substrate 11, and the trenches T ) Inside the device isolation layer 12.
이어, 본 발명에서는 일련의 열산화 공정, 화학기상 증착공정 등을 선택적으로 진행하여, 반도체 기판(11)의 전면에 터널 절연막(13), 예컨대, 터널 산화막을 100Å~200Å 정도의 두께로 형성시킨 후, 일련의 화학기상 증착공정을 진행시켜, 터널 절연막(13)의 상부에 일련의 플로팅 게이트 원료층(14a), 예컨대, 폴리 실리콘층을 1000Å~1500Å 정도의 두께로 형성시킨다. 이 경우, 플로팅 게이트 원료층(14a)은 비 도핑 상태를 유지한다. Subsequently, in the present invention, a series of thermal oxidation processes, chemical vapor deposition processes, and the like are selectively performed to form a tunnel insulating film 13, for example, a tunnel oxide film on the entire surface of the semiconductor substrate 11 to a thickness of about 100 kPa to about 200 kPa. Subsequently, a series of chemical vapor deposition processes are performed to form a series of floating gate raw material layers 14a, for example, polysilicon layers, on the upper portion of the tunnel insulating film 13 to a thickness of about 1000 kPa to 1500 kPa. In this case, the floating gate raw material layer 14a maintains a non-doped state.
그 다음에, 본 발명에서는 일련의 화학기상 증착공정을 순차적으로 진행시켜, 플로팅 게이트 원료층(14a)의 상부에 ONO 원료층(15a)을 추가 형성시킨 후, 이 ONO 원료층(15a)의 상부에 일련의 컨트롤 게이트 원료층(16a), 예컨대, 폴리 실리콘층을 1000Å~2000Å 정도의 두께로 형성시킨다. 이 경우, 컨트롤 게이트 원료층(16a)은 일련의 도핑 상태를 유지한다. Next, in the present invention, a series of chemical vapor deposition processes are sequentially performed to further form the ONO raw material layer 15a on the floating gate raw material layer 14a, and then the upper portion of the ONO raw material layer 15a. A series of control gate raw material layers 16a, for example, polysilicon layers, are formed in a thickness of about 1000 kPa to 2000 kPa. In this case, the control gate raw material layer 16a maintains a series of doping states.
상술한 절차를 통해, 트랜치(T)를 구비한 반도체 기판(11)의 상부에 터널 절연막(13), 플로팅 게이트 원료층(14a), ONO 원료층(15a), 컨트롤 게이트 원료층(16a) 등이 형성 완료되면, 본 발명에서는 일련의 사진 식각공정을 통해, 플로팅 게이트 원료층(14b), ONO 원료층(15b) 및 컨트롤 게이트 원료층(16a)을 일괄 식각함으로써, 도 2b에 도시된 바와 같이, 소자 분리막(12)이 채워진 트랜치를 노출시킨 상태로, 순차적 적층 구조를 취하는 플로팅 게이트 패턴(14), ONO 패턴(15) 및 컨트롤 게이트 패턴(16)을 형성한다.Through the above-described procedure, the tunnel insulating film 13, the floating gate raw material layer 14a, the ONO raw material layer 15a, the control gate raw material layer 16a, etc., are formed on the semiconductor substrate 11 having the trench T. When the formation is completed, in the present invention, the floating gate raw material layer 14b, the ONO raw material layer 15b and the control gate raw material layer 16a are collectively etched through a series of photolithography processes, as shown in FIG. 2B. The floating gate pattern 14, the ONO pattern 15, and the control gate pattern 16, which have a sequential stacked structure, are formed with the trench filled with the device isolation layer 12 exposed.
이어, 본 발명에서는 일련의 증착공정을 통해, 도 2c에 도시된 바와 같이, 플로팅 게이트 패턴(14), ONO 패턴(15) 및 컨트롤 게이트 패턴(16)으로 이루어진 구조물의 측부, 즉, 해당 구조물의 사이사이에 일련의 단차 완화층(17)을 추가 형성시킨다. 이 경우, 단차 완화층(17)은 바람직하게, 플로팅 게이트 패턴(14), ONO 패턴(15) 및 컨트롤 게이트 패턴(16)으로 이루어진 구조물의 두께와 동일한 두께를 유지한다.Next, in the present invention, a series of deposition processes, as shown in Figure 2c, the side of the structure consisting of the floating gate pattern 14, ONO pattern 15 and the control gate pattern 16, that is, of the structure A series of step mitigating layers 17 are further formed between. In this case, the step mitigating layer 17 preferably maintains the same thickness as that of the structure consisting of the floating gate pattern 14, the ONO pattern 15, and the control gate pattern 16.
이때, 앞의 단차 완화층(17)은 바람직하게, TARC 층(Top Anti Reflective Coat layer)과 같은 비 노광성 감광막으로 이루어져, 순수(DI water)와 같은 수용액에 잘 녹아 없어지는 수용성 특징을 나타낸다.In this case, the step difference alleviation layer 17 is preferably made of a non-exposed photosensitive film such as a TARC layer (Top Anti Reflective Coat layer), and exhibits a water-soluble characteristic that dissolves well in an aqueous solution such as DI water.
상술한 절차를 통해, 플로팅 게이트 패턴(14), ONO 패턴(15) 및 컨트롤 게이트 패턴(16)으로 이루어진 구조물의 사이사이에 단차 완화층(17)이 형성 완료되면, 본 발명에서는 일련의 증착공정을 통해, 도 2d에 도시된 바와 같이, 상술한 구조물을 포함하는 반도체 기판(11)의 상부에 SAS용 감광막(18a)을 형성시킨다.Through the above-described procedure, when the step mitigating layer 17 is completed between the structure consisting of the floating gate pattern 14, ONO pattern 15 and the control gate pattern 16, in the present invention, a series of deposition process As shown in FIG. 2D, the SAS photosensitive film 18a is formed on the semiconductor substrate 11 including the above-described structure.
이때, 본 발명에서는 앞서 언급한 바와 같이, SAS용 감광막(18a)이 본격적으로 형성되기 이전에, 플로팅 게이트 패턴/ONO 패턴/컨트롤 게이트 패턴 등으로 이루어진 구조물 사이사이에 일련의 단차 완화층(17)을 추가 배치하였기 때문에, 반도체 기판(11) 상부에 형성되는 SAS용 감광막(18a)은 종래와 달리, 별도의 토플로지 차이를 불필요하게 겪지 않게 된다.At this time, in the present invention, as described above, before the SAS photosensitive film 18a is formed in earnest, a series of step mitigating layers 17 are formed between structures made of floating gate patterns / ONO patterns / control gate patterns. Because of the additional arrangement, unlike the prior art, the SAS photosensitive film 18a formed on the semiconductor substrate 11 does not unnecessarily suffer a separate topology difference.
이어, 본 발명에서는 도 2e 및 도 2f에 도시된 바와 같이, 일련의 노광공정, 현상공정 등을 순차적으로 진행시킴으로써, 컨트롤 게이트 패턴(16) 및 트랜치(T)를 일부 노출시킨 상태로, 반도체 기판(11)의 상부에 위치하는 SAS용 감광막 패턴(18)을 형성한다. 이 경우, 앞서 언급한 바와 같이, 본 발명의 단차 완화층(17)은 비 노광성을 갖기 때문에, SAS용 감광막 패턴(18)을 위한 일련의 노광공정이 진행되더라도, 이에 의한 악 영향을 전혀 받지 않게 된다. Subsequently, in the present invention, as shown in FIGS. 2E and 2F, a series of exposure processes, developing processes, and the like are sequentially performed to partially expose the control gate pattern 16 and the trench T, thereby providing a semiconductor substrate. The SAS photosensitive film pattern 18 located in the upper part of (11) is formed. In this case, as mentioned above, since the step mitigating layer 17 of the present invention has non-exposure property, even if a series of exposure processes for the photosensitive film pattern 18 for SAS is performed, it is not adversely affected by this. Will not.
이때, 본 발명의 단차 완화층(17)은 수용성 재질을 갖기 때문에, SAS용 감광막 패턴(18)을 위한 현상액 공급과정, SAS용 감광막 패턴(18)을 위한 클리닝 공정 등이 진행되는 경우, 해당 공정들에 쓰이는 현상액, 순수 등과 접촉하여, 예컨대, 트랜치(T)의 상부로부터 안정적으로 제거되는 메카니즘을 자연스럽게 보이게 되며, 결국, 일련의 공정 종료 시점에서, 트랜치(T)의 상부에는 별도의 감광막 찌꺼기가 전혀 남지 않게 된다.At this time, since the step mitigating layer 17 of the present invention has a water-soluble material, when a developer supply process for the SAS photosensitive film pattern 18, a cleaning process for the SAS photosensitive film pattern 18, and the like are performed, the process In contact with the developer, the pure water, etc. used in the field, for example, the mechanism of stably removing from the top of the trench (T) naturally appears, and finally, at the end of a series of processes, a separate photoresist residue on the top of the trench (T) There is no leftover at all.
그 다음에, 본 발명에서는 SAS용 감광막 패턴(18)에 의해 노출된 컨트롤 게이트 패턴(16)을 마스크로 하여, 일련의 식각공정을 진행시키고, 이를 통해, 도 2g에 도시된 바와 같이, 트랜치(T) 내부에서 소자 분리막(12)을 제거한다.Next, in the present invention, a series of etching processes are performed by using the control gate pattern 16 exposed by the SAS photosensitive film pattern 18 as a mask, and through this, as shown in FIG. T) The device isolation layer 12 is removed from the inside.
물론, 앞의 절차를 통해, 트랜치(T)의 상부에는 별도의 감광막 찌꺼기가 전혀 남아있지 않기 때문에, 트랜치(T)의 내부에 존재하는 소자 분리막(12)은 별도의 찌꺼기 발생 없이 본 발명에서 의도하는 바에 따라, 트랜치(T)의 내부에서 안정적으로 제거되는 양상을 보이게 된다.Of course, since the photoresist residues do not remain at the top of the trench T at all, the device isolation layer 12 existing inside the trenches T is intended in the present invention without generating any residue. As can be seen, the aspect that is stably removed inside the trench (T).
이어, 본 발명에서는 일런의 불순물 이온주입 공정을 진행시켜, 도 2h에 도시된 바와 같이, 트랜치(T)의 저부에 소오스 확산층(19)을 형성한다. Next, in the present invention, one impurity ion implantation process is performed to form a source diffusion layer 19 at the bottom of the trench T, as shown in FIG. 2H.
이 경우에도, 앞의 조치에 의해, 트랜치(T)의 내부에 별도의 소자 분리막 찌꺼기가 전혀 잔류하지 않기 때문에, 불순물은 불필요한 방해물 없이, 트랜치(T)의 저부에 안정적으로 주입되는 양상을 보일 수 있게 되며, 결국, 소오스 확산층(19)은 자신에게 주어진 정상적인 형태를 자연스럽게 취할 수 있게 된다. Even in this case, since no separate device isolation film residues remain in the trench T by the above measures, impurities can be stably injected into the bottom of the trench T without unnecessary obstacles. As a result, the source diffusion layer 19 can naturally take the normal form given to it.
물론, 상술한 단차 완화층(17)의 추가 형성을 통해, 별도의 비용 증가 없이도, 감광막 찌꺼기가 미치는 악영향은 물론, 소자 분리막 찌꺼기가 미치는 악 영향까지도 사전 제거되고, 이를 통해, 소오스 확산층용 불순물이 트랜치(T)의 저부에 안정적으로 주입될 수 있게 되는 경우, 최종 완성되는 소자는 소오스 확산층(18)의 형성 실패에 기인한 문제점에서 벗어나, 자신에게 주어진 일련의 소거 동작, 프로그램 동작, 읽기 동작 등을 정상적으로 수행할 수 있게 된다.Of course, through the additional formation of the step mitigation layer 17 described above, even without an additional cost, not only the adverse effects of the photosensitive film residues, but also the adverse effects of the device isolation film residues are removed in advance, and thus, impurities for the source diffusion layer are removed. When it is possible to stably inject the bottom of the trench T, the final device is free from the problem caused by the formation failure of the source diffusion layer 18, and the series of erase operations, program operations, read operations, etc. given to the self. Will be able to perform normally.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 SAS용 감광막이 본격적으로 형성되기 이전에, 플로팅 게이트 패턴/ONO 패턴/컨트롤 게이트 패턴 등으로 이루어진 구조물 사이사이에 일련의 단차 완화층을 추가 배치하고, 이를 통해, 반도체 기판 상부에 형성된 SAS용 감광막이 별도의 토플로지 차이를 불필요하게 겪지 않도록 함으로써, SAS용 감광막을 노광 및 현상하여, 일련의 SAS용 감광막 패턴을 형성하는 절차가 진행되더라도, 소자 분리용 트랜치 상부에 별도의 감광막 찌꺼기가 잔류하지 않도록 유도할 수 있다.As described in detail above, in the present invention, before the SAS photoresist film is formed in earnest, a series of step mitigation layers are additionally disposed between the structures including floating gate patterns / ONO patterns / control gate patterns. Since the SAS photoresist formed on the semiconductor substrate is not unnecessarily subjected to a separate topography difference, the photoresist for SAS is exposed and developed to form a series of SAS photoresist patterns, even though a process for forming a series of SAS photoresist patterns is performed. It can be induced so that no extra photoresist residue remains on the substrate.
또한, 본 발명에서는 단차 완화층의 추가 형성을 통해, 별도의 비용 증가 없이도, 감광막 찌꺼기가 미치는 악영향은 물론, 소자 분리막 찌꺼기가 미치는 악 영향까지도 사전 제거될 수 있도록 하고, 이를 통해, 소오스 확산층용 불순물이 트랜치의 저부에 안정적으로 주입될 수 있도록 함으로써, 최종 완성되는 소자가 소오스 확산층의 형성 실패에 기인한 문제점 없이, 자신에게 주어진 일련의 소거 동작, 프로그램 동작, 읽기 동작 등을 정상적으로 수행할 수 있도록 유도할 수 있다.In addition, in the present invention, through the additional formation of the step reducing layer, even without an additional cost, not only the adverse effects of the photosensitive film residues, but also the adverse effects of the device separation film residues may be removed in advance, thereby, impurities for the source diffusion layer By stably injecting the trench into the bottom of the trench, the final device is able to perform a series of erase operations, program operations, read operations, etc. given to itself without problems due to the failure of the source diffusion layer. can do.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. While specific embodiments of the invention have been described and illustrated above, it will be apparent that the invention may be embodied in various modifications by those skilled in the art.
이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.Such modified embodiments should not be understood individually from the technical spirit or point of view of the present invention and such modified embodiments should fall within the scope of the appended claims of the present invention.
도 1a 내지 도 1d는 종래의 기술에 따른 비 휘발성 메모리 소자의 제조방법을 순차적으로 도시한 공정 순서도.1A to 1D are process flowcharts sequentially illustrating a method of manufacturing a nonvolatile memory device according to the prior art.
도 2a 내지 도 2h는 본 발명에 따른 비 휘발성 메모리 소자의 제조방법을 순차적으로 도시한 공정 순서도.2A through 2H are flowcharts sequentially illustrating a method of manufacturing a nonvolatile memory device according to the present invention.
Claims (4)
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