KR100525898B1 - 씨모스 이미지센서의 테스트 패턴 - Google Patents
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Abstract
본 발명은 CMOS 이미지센서의 아날로그 회로에서 MIM 캐패시터 사이의 미스매치를 평가하여 ADC 성능을 일정 수준으로 확보할 수 있는 테스트 패턴을 제공한다.
본 발명은 제 1 캐패시터값을 가지는 제 1 및 제 2 캐패시터; 제 2 캐패시터값을 가지는 제 3 및 제 4 캐패시터; 및 제 1 및 제 2 입력단자를 포함하고, 제 1 및 제 2 캐패시터와, 제 3 및 제 4 캐패시터는 크로스커플되어 각각 직렬로 접속되고, 제 1 및 제 2 입력단자가 직렬 접속점에 각각 연결되며, 제 1 내지 제 4 캐패시터의 상부전극이 그라운드에 공통으로 연결되어 이루어진 씨모스 이미지센서의 테스트 패턴에 의해 달성될 수 있다. 바람직하게, 캐패시터 사이의 미스매치는 상기 제 1 및 제 2 입력단자에서의 측정 캐패시터값과 제 1 및 제 2 캐패시터값을 근거로 평가한다.
Description
본 발명은 씨모스 이미지센서(image sensor)의 테스트 패턴에 관한 것으로, 특히 금속-절연체-금속(Metal-Insulator-Metal; MIM) 캐패시터의 미스매치 (mismatch)를 평가할 수 있는 씨모스 이미지센서의 테스트 패턴에 관한 것이다.
일반적으로, 이미지센서는 광학영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로서, 빛을 감지하는 광감지 부분과 감지된 빛을 전기적 신호로 처리하여 데이터화하는 로직회로 부분으로 구성되어 있으며, CMOS(Complementary Metal Oxide Semiconductor) 이미지센서의 경우에는 CMOS 기술을 이용하여 화소 수만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력을 검출하는 스위칭 방식을 채용한다. 칼라 이미지를 구현하기 위한 이미지센서는 광감지 부분 상에 레드(Red; R), 그린(Green; G), 블루(Blue; B)의 3가지 칼라필터로 이루어진 칼라필터 어레이(Color Filter Array; CFA)가 구비된다.
또한, 이미지센서에는 단위화소 부분을 제외한 거의 대부분의 영역에 도 1에 나타낸 바와 같이 병렬연결된 다수개의 MIM 캐패시터(C1∼C4)로 이루어진 MIM 캐패시터 모듈을 포함하는 아날로그회로가 적용된다.
한편, 도 1의 캐패시터 모듈에서 전하이동량(△Q)이 고정되어 있다고 가정할 때, 각 캐패시터(C1∼C4) 단자에 걸리는 전압(V1∼V4)을 결정하는 것이 캐패시터 (C1∼C4)의 상호비율이며, 아날로그 회로에서는 이러한 캐패시터 값의 비율이 정확히 제어되어야만 아날로그-디지탈-변환기(Analog to Digital Converter; ADC) 성능을 일정 수준으로 확보할 수 있다.
그러나, 종래에는 MIM 캐패시터 사이의 미스매치(mismatch)가 발생하더라도 이를 평가하기 위한 테스트 패턴이 존재하지 않기 때문에, 캐패시터 값의 비율을 정확히 제어할 수 없어 ADC 성능을 일정 수준으로 확보할 수 없으므로, 우수한 이미지 구현 특성의 CMOS 이미지센서를 얻기가 어렵다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, CMOS 이미지센서의 아날로그 회로에서 MIM 캐패시터 사이의 미스매치를 평가하여 ADC 성능을 일정 수준으로 확보할 수 있는 테스트 패턴을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소정 간격으로 이격되어 사각형의 4 지점에 각각 배치된 제1 내지 제4 캐패시터와, 상기 제1 및 제2 캐패시터의 하부전극을 대각선으로 연결하도록 배치된 제 1 입력단자로서의 제1 배선와, 상기 제3 및 제4 캐패시터의 하부전극을 대각선으로 연결하면서 상기 제1 배선과 크로스되도록 배치된 제2 입력단자로서의 제2 배선과, 상기 제1 내지 제4 캐패시터의 상부전극을 그라운드에 공통으로 연결되도록 배치된 제 3 배선을 포함하는 씨모스 이미지센서의 테스트 패턴을 제공한다.
바람직하게, 상기 제1 및 제2 입력단자에서의 측정 캐패시터값과 상기 제 1 내지 제4 캐패시터값을 근거로 캐패시터 간의 미스매치를 평가하는 것을 특징으로 한다.
삭제
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2 내지 4는 본 발명의 실시예에 따른 CMOS 이미지센서의 테스트 패턴을 설명하기 위한 도면으로서, 도 2는 테스트 패턴의 MIM 캐패시터 단위모듈을 나타내고, 도 3 및 도 4는 테스트 패턴의 회로도 및 레이아웃을 각각 나타낸다.
도 2에 나타낸 바와 같이, MIM 캐패시터는 약 5000Å 두께의 제 1 금속막으로 이루어진 하부전극(10), 절연막(20) 및 약 1500Å 두께의 제 2 금속막으로 이루어진 상부전극(30)을 포함하고, 제 2 금속막은 TiN막으로 이루어진다. 또한, 캐패시터의 하부전극(10)과 상부전극(30)이 구별되도록 하부전극(10)은 직선, 상부전극(30)은 곡선으로 각각 나타낸다.
도 3에 나타낸 바와 같이, 테스트 패턴은 4 개의 MIM 캐패시터(C11, C12, C21, C22)와 2개의 입력단자(E1, E2)로 이루어진다. 제 1 캐패시터값(a)을 가지는 제 1 및 제 2 캐패시터(C11, C12)와 제 2 캐패시터값(a')을 가지는 제 3 및 제 4 캐패시터(C21, C22)가 크로스커플(cross-couple)되어 각각 직렬로 접속되고, 각각의 직렬접속점에 입력단자(E1, E2)가 연결되며, 제 1 내지 제 4 캐패시터(C11, C12, C21, C22)의 상부전극은 그라운드에 공통(common)으로 연결된다.
또한, 테스트 패턴의 레이아웃은, 도 4에 나타낸 바와 같이, 4개의 캐패시터 (C11, C12, C21, C22)가 소정 간격 이격되어 사각형의 4 지점에 각각 배치되고, 제 1 및 제 2 캐패시터(C11, C12)의 하부전극(10A, 10B)을 대각선으로 연결하도록 제 1 배선(40A)이 배치되고, 제 3 및 제 4 캐패시터(C21, C22)의 하부전극(10C, 10D)을 대각선으로 연결하면서 제 1 배선(40A)과 크로스되어 제 2 배선(40B)이 배치되며, 제 1 내지 제 4 캐패시터(C11, C12, C21, C22)의 상부전극(10A, 10B, 10C, 10D)이 그라운드에 공통으로 연결되도록 제 3 배선(도 3의 직선)이 배치된다. 여기서, 제 1 및 제 2 배선(40A, 40B)은 각각 입력단자로서 작용한다.
이러한 테스트 패턴에 근거한 MIM 캐패시터 사이의 미스매치 특성은 다음의 식(1)에 의해 평가될 수 있다.
미스매치 = (C1-C2)/(C1＋C2)
= [(a'/2 - a/2)/(a'/2 ＋ a/2)]‥‥‥‥‥식(1)
즉, 제 1 입력단자(E1)와 그라운드 프로빙(probing)에 의한 측정 캐패시터값 (C1)은 a/2(F)이고, 제 2 입력단자(E2)와 그라운드 프로빙에 의한 측정 캐패시터값 (C2)은 a'/2(F)로서, 측정 캐패시터값(C1, C2)으로부터 MIM 캐패시터의 캐패시터값 유추가 가능하므로, MIM 캐패시터 사이의 미스매치 및 캐패시터 전극 사이의 누설전류 특성을 평가할 수 있다.
이에 따라, 미스매치 및 누설전류 특성이 가장 적절하게 억제되는 공정 조건을 조정하여 아날로그 회로에서 캐패시터 값의 비율을 정확히 제어할 수 있으므로, 일정 수준의 ADC 성능 및 우수한 이미지 구현 특성의 CMOS 이미지센서를 얻을 수 있다.
한편, 상기 실시예에서는 테스트 패턴을 크로스커플된 4개의 캐패시터로 구성하였지만, 도 5에 나타낸 바와 같이, 커플되는 것 없이 2개의 캐패시터를 병렬로 구성하거나, 도 4의 레이아웃을 90°내지 270°형태로 구성함으로써, 여러 종류의 MIM 캐패시터 미스매치를 평가할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 CMOS 이미지센서에 MIM 캐패시터 사이의 미스매치를 평가할 수 있는 테스트 패턴을 형성하여 아날로그 회로에서 캐패시터 값의 비율을 정확히 제어할 수 있으므로, 일정 수준의 ADC 성능 및 우수한 이미지 구현 특성의 CMOS 이미지센서를 얻을 수 있다.
도 1은 통상의 MIM 캐패시터 모듈을 나타낸 도면.
도 2 내지 도 4는 본 발명의 실시예에 따른 CMOS 이미지센서의 테스트 패턴을 설명하기 위한 도면으로서,
도 2는 테스트 패턴의 MIM 캐패시터의 단위모듈을 나타낸 도면이고,
도 3은 테스트 패턴의 회로도이며,
도 4는 테스트 패턴의 레이아웃을 나타낸 도면.
도 5는 본 발명의 다른 실시예에 따른 CMOS 이미지센서의 테스트 패턴을 나타낸 회로도.
※도면의 주요부분에 대한 부호의 설명
C11, C12, C21, C22 : MIM 캐패시터
E1, E2 : 입력단자
10 : 하부전극
20 : 절연막
30 : 상부전극
Claims (3)
- 소정 간격으로 이격되어 사각형의 4 지점에 각각 배치된 제1 내지 제4 캐패시터;상기 제1 및 제2 캐패시터의 하부전극을 대각선으로 연결하도록 배치된 제 1 입력단자로서의 제1 배선;상기 제3 및 제4 캐패시터의 하부전극을 대각선으로 연결하면서 상기 제1 배선과 크로스되도록 배치된 제2 입력단자로서의 제2 배선; 및상기 제1 내지 제4 캐패시터의 상부전극을 그라운드에 공통으로 연결되도록 배치된 제 3 배선을 포함하는 씨모스 이미지센서의 테스트 패턴.
- 제 1 항에 있어서,상기 제1 및 제2 입력단자에서의 측정 캐패시터값과 상기 제 1 내지 제4 캐패시터값을 근거로 캐패시터 간의 미스매치를 평가하는 것을 특징으로 하는 씨모스 이미지센서의 테스트 패턴.
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