KR100521804B1 - 버스트게이트펄스생성기회로및생성방법 - Google Patents

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소니 일렉트로닉스 인코포레이티드
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
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Abstract

버스트 게이트 펄스 생성기 회로는 외부의 구성 요소들을 필요로 하지 않고 합성 영상 신호 내에 있는 버스트 신호가 존재하는 시간 기간을 나타내는 버스트 게이트 펄스 신호를 생성한다. 합성 영상 신호의 각 기간은 수평 동기 신호 펄스와, 버스트 신호 및 영상 정보 신호를 포함한다. 한 쌍의 집적 캐패시터들(C1 및 C2)은 수평 동기 펄스가 있는 동안 방전된다. 캐패시터들(C1 및 C2)은 수평 동기 펄스가 끝나고 나서 두 개의 전류 소스에 의하여 서로 다른 속도로 충전된다. 제 1 캐패시터(C2)에서의 제 1 전하량은 제 1 시간 기간에 미리 결정된 임계값 레벨 이상으로 상승한다. 버스트 게이트 펄스 신호는 상기 제 1 전하량이 미리 결정한 임계값 레벨 이상으로 상승하면 활성화된다. 이것은 합성 영상 신호 내의 버스트 신호가 존재하기 전에 일어난다. 제 2 캐패시터(C1)에서의 제 2 전하량은 제 2 시간 기간에 미리 결정된 임계값 레벨 이상으로 상승한다. 버스트 게이트 펄스 신호는 상기 제 2 전하량이 미리 결정된 임계값 레벨 이상으로 상승하면 비활성화된다. 이것은 합성 영상 신호 내의 버스트 신호가 완료된 후에 발생한다.

Description

버스트 게이트 펄스 생성기 회로 및 생성 방법{BURST GATE PULSE GENERATOR CIRCUIT}
본 발명은 합성 영상 신호로부터 버스트 신호를 분리하는 분야에 관한 것이다. 특히, 본 발명은 합성 영상 신호로부터 버스트 신호를 분리하기 위하여 합성 영상 신호내에 있는 버스트 신호의 존재를 표시하는 펄스를 생성하는 분야에 관한 것이다.
합성 컬러 영상 신호는, 수평 동기 신호와, 이 수평 동기 신호의 백 포치(back porch)에서 페디스털 레벨(pedestal level)상에 겹쳐 있는 버스트 신호 및 영상 정보 신호를 포함한다. 이 영상 정보 신호는 진폭 변조된 크로미넌스 정보와 다른 위상을 갖는 크로미넌스 부반송파(chrominance subcarrier)를 포함한다. 합성 컬러 영상 신호는 휘도 및 크로미넌스 정보를 포함한다.
수용할 수 있는 표준과 호환가능한 합성 영상 신호로 RGB 신호를 인코딩하기 위하여, 상기 부반송파 신호는 포함되어 있어야 한다. 상기 부반송파 신호는 색신호(chroma)의 디코딩 과정 동안 기준 신호로 사용된다. 상기 부반송파 기준 신호는 합성 영상 신호 내 적합한 위치에 삽입되어야 한다. 부반송파 기준 신호는 또한 적절한 지속시간을 가져야 한다. 부반송파 기준 신호 펄스의 위치와 폭은 수신기들이 색 신호를 정확하게 디코딩하게 하기 위하여 중요하다.
종래 기술의 버스트 게이트 펄스 생성기 회로들은 버스트 게이트 펄스를 생성하는데 필요한 정밀도의 타이밍 신호들을 생성하기 위하여 외부 구성요소들을 사용하였다. 집적 회로 환경 내에 있는 디바이스들의 절대 정밀도가 아주 나빴기 때문에 외부 구성요소들이 필요했다. 그러나, 이러한 회로 내에 있는 디바이스들의 상대 정밀도는 아주 양호하다. 사실상, 한쌍의 매칭되는 동일한 저항들의 상대값은 전형적으로 1 퍼센트 미만으로 빗나간다. 외부 구성요소들은 이러한 버스트 게이트 펄스 생성기 회로에서 사용되는데, 왜냐하면 상기 구성 요소들이 높은 절대 정밀도를 위해 선택되어, 그 결과 정밀한 버스트 게이트 펄스를 생성하는데 필요한 높은 절대 정밀도의 타이밍 신호들을 생성하는 수단을 제공할 수 있기 때문이다. 외부 구성요소들이 시스템에 대한 경비를 추가하고, 시스템내의 회로 주위의 여분의 공간을 차지하며, 외부 구성요소가 연결되는 집적 회로상에 전용 핀을 필요로 함으로써, 결과적으로 그 집적회로를 필요 이상으로 더 커지게 하기 때문에 외부 구성요소들은 바람직하지 않다. 따라서 타이밍 신호와 버스트 게이트 펄스를 생성하기 위하여 외부 구성요소들을 필요로 하지 않는 버스트 게이트 펄스 생성기 회로가 필요하다.
도 1은 본 발명에 따른 버스트 게이트 펄스 생성기 회로의 개략도.
도 2A는 합성 영상 신호의 파형을 나타낸 도면.
도 2B는 도 1에서의 버스트 게이트 펄스 생성기 회로에 입력되는 동기 펄스의 파형을 나타낸 도면.
도 2C는 도 1에서 도시된, 회로 내에 있는, 캐패시터(C1) 양단의 전압(VC1) 파형을 나타낸 도면.
도 2D는 도 1에서 도시된, 회로 내에 있는, 캐패시터(C2)에서의 전압(VC2) 파형을 나타낸 도면.
도 2E는 도 1에서 도시된 회로 내의 노드(a)에서의 신호 파형을 나타낸 도면.
도 2F는 도 1에서 도시된, 회로 내의 노드(b)에서의 신호 파형을 나타낸 도면.
도 2G는 도 1에서의 버스트 게이트 펄스 생성기 회로에 의하여 생성된 펄스를 나타내는 버스트 게이트 펄스 파형(BG)을 나타낸 도면.
도 3A 및 도 3B는 모두 본 발명에 따른 버스트 게이트 펄스 생성기 회로의 개략도를 상세하게 나타낸 도면.
버스트 게이트 펄스 생성기 회로는, 외부 구성요소를 필요로 하지 않고서 합성 영상 신호 내에 있는 버스트 신호가 존재하는 시간 기간을 나타내는 버스트 게이트 펄스 신호를 생성한다. 합성 영상 신호의 각 기간은 수평 동기 신호 펄스와, 버스트 신호 및 영상 정보 신호를 포함한다. 한쌍의 집적 캐패시터들은 수평 동기 펄스 동안에 방전된다. 캐패시터들은 수평 동기 펄스 후에 두 개의 전류 소스에 의하여 서로 다른 속도로 충전된다. 제 1 캐패시터에 대한 제 1 전하량은 제 1 시간 기간 때에 미리 결정된 임계값 레벨 이상으로 상승한다. 버스트 게이트 펄스 신호는 상기 제 1 전하량이 미리 결정된 임계값 레벨 이상으로 상승할 때에 활성화(activated) 된다. 이것은 합성 영상 신호내에 버스트 신호가 존재하기 전에 일어난다. 제 2 캐패시터에 대한 제 2 전하량은 제 2 시간 기간에 미리 결정된 임계값 레벨 이상으로 상승한다. 버스트 게이트 펄스 신호는 상기 제 2 전하량이 미리 결정된 임계값 레벨 이상으로 상승할 때에 비활성화(deactivated)된다. 이것은 합성 영상 신호 내에 있는 버스트 신호가 종료된 후에 발생한다.
합성 영상 신호내에서, 버스트 신호는 전통적으로 수평 동기 신호 뒤에 나오고 영상 정보 신호 앞에 나온다. 버스트 게이트 펄스 생성기는 수평 동기 신호의 끝부분(end)을 검출하여 수평 동기 신호 끝부분이 지나가고 미리 결정된 시간 기간 이후에 버스트 게이트 펄스 신호를 시작한다. 일단 버스트 게이트 펄스 신호가 활성화되면, 타이밍 회로는 버스트 게이트 펄스 신호의 길이를 결정하는데 사용된다. 버스트 신호는 수평 동기 신호가 끝나고 500ns후에 시작된다. 버스트 신호는 약 2,8㎲의 지속시간을 갖는다.
본 발명에 따른 버스트 게이트 펄스 생성기 회로는 전용(dedicated) 외부 구성요소를 필요로 하지 않고 버스트 게이트 펄스 신호를 생성한다. 대신에, 버스트 게이트 펄스 생성기 회로는 수평 동기 펄스 신호를 기준 신호로서 사용하는데, 이 기준신호로부터 버스트 게이트 펄스 신호의 타이밍이 유도된다. 수평 동기 펄스 신호는 NTSC 영상 표준 같은 특정 표준을 충족시키기 위해 원래 정밀하다. 수평 동기 펄스 신호가 활성화되면, 한쌍의 캐패시터는 임계값 레벨에서부터 방전된다. 수평 동기 펄스가 완료되면, 한쌍의 캐패시터는 서로 다른 속도로 다시 임계값 레벨까지 충전된다. 한 쌍의 캐패시터를 충전하는데 사용되는 전류 소스들은 서로 다른 전류값을 제공하여, 결과적으로 캐패시터들이 서로 다른 시점에서 임계값 레벨에 도달하게 될 것이다. 제 1 캐패시터에서의 전압이 임계값 레벨에 도달하면, 버스트 게이트 펄스 신호는 활성화된다. 제 2 캐패시터에서의 전압이 임계값 레벨에 도달하면, 버스트 게이트 펄스 신호는 비활성화된다. 이러한 방식으로, 한쌍의 매칭되는 캐패시터를 사용하면, 본 발명에 따른 버스트 게이트 펄스 생성기 회로는 외부 구성요소들을 사용하지 않고서 버스트 게이트 펄스 신호를 정밀하게 생성한다.
본 발명에 따른 버스트 게이트 펄스 생성기 회로는 도 1에 도시되어 있다. 합성 영상 신호의 수평 동기 펄스를 나타내는 동기 펄스 입력은 스위치 제어 회로(10)의 입력과 논리 NOR 게이트(24)의 입력으로 연결된다. 스위치 제어 회로(10)의 출력은 스위치(SW1 및 SW2)의 제 1 터미널에 연결되어 스위치(SW1 및 SW2)의 동작을 제어한다. 전류 소스(12)의 제 1 터미널은 전원 전압(VCC)에 연결된다. 전류 소스(12)의 제 2 터미널은 스위치(SW1)의 제 2 터미널과, 캐패시터(C1)의 제 1 터미널 및 비교기(20)의 플러스 입력단에 연결된다. 캐패시터(C1)의 제 2 터미널은 접지되어 있다. 스위치(SW1)의 제 3 터미널은 전류 소스(14)의 제 1 터미널에 연결된다. 전류 소스(14)의 제 2 터미널은 접지되어 있다.
전류 소스(16)의 제 1 터미널은 전원 전압(VCC)에 연결된다. 전류 소스(16)의 제 2 터미널은 스위치(SW2)의 제 2 터미널과, 캐패시터(C2)의 제 1 터미널 및 비교기(22)의 마이너스 입력단에 연결되어 있다. 캐패시터(C2)의 제 2 터미널은 접지되어 있다. 스위치(SW2)의 제 3 터미널은 전류 소스(18)의 제 1 터미널에 연결되어 있다. 전류 소스(18)의 제 2 터미널은 접지되어 있다. 비교기(20)의 마이너스 입력단과 비교기(22)의 플러스 입력단은 둘다 일정한 전압의 임계값 신호(Vth)에 연결되어 있는데, 상기 전압의 임계값 신호는 바람직하게 대략 3.9V의 일정한 값을 갖는다. 비교기(20)의 출력단은 논리 NOR 게이트(24)의 입력단에 연결되어 노드(a)를 형성한다. 비교기(22)의 출력단은 논리 NOR 게이트(24)의 입력에 연결되어 노드(b)를 형성한다. 논리 NOR 게이트(24)의 출력은 도 1에서 도시된 버스트 게이트 펄스 생성기 회로의 출력으로서 버스트 게이트 펄스 신호(BG)를 공급한다.
동작시에, 도 1에서 제시된 회로는 합성 영상 신호내에 버스트 신호가 존재할 때의 시간 기간을 나타내는 버스트 게이트 펄스 신호(BG)를 생성한다. 도 1에서의 버스트 게이트 펄스 생성기 회로 내의 합성 영상 신호와 관련 포인트를 도시하는 타이밍도는 도 2에 도시되어 있다. 입력 합성 영상 신호를 나타내는 파형이 도 2A에 도시되어 있다. 합성 영상 신호로부터 생성된 동기 펄스를 나타내는 파형은 도 2B에 도시되어 있다. 도 2B의 동기 펄스 입력 신호는 해당 기술분야에서 잘 알려져 있는 바와 같이 합성 영상 신호로부터 수평 동기 펄스 생성기 회로에 의하여 생성되며, 또한 수평 동기 펄스가 합성 영상 신호내에 존재할 때의 시간 기간을 나타낸다. 캐패시터(C1)에서의 전압(VC1)을 나타내는 파형은 도 2C에 도시되어 있다. 캐패시터(C2)에서의 전압(VC2)을 나타내는 파형은 도 2D에 도시되어 있다. 노드(a)에서의 신호를 나타내는 파형은 도 2E에 도시되어 있다. 노드(b)에서의 신호를 나타내는 파형은 도 2F에 도시되어 있다. 도 1의 버스트 게이트 펄스 생성 회로에 의하여 생성된 펄스를 나타내는 버스트 게이트 펄스 신호 (BG) 파형은 도2G에 도시되어 있다.
도 2B에 도시된 동기 펄스 신호는, 합성 영상 신호 내의 수평 동기 펄스가 존재할 때에 논리적으로 높은 전압 레벨에 있게 된다. 합성 영상 신호의 나머지 부분에서는, 동기 펄스 신호가 논리적으로 낮은 전압 레벨에 있게 된다. 수평 동기 펄스가 논리적으로 높은 전압 레벨에 있을 때에, 스위치 제어 회로(10)는 스위치들(SW1 및 SW2)을 닫아서 캐패시터(C1 및 C2) 둘다 방전되게 한다. 스위치(SW1)가 닫히면, 전류 소스(14)는 전류를 싱크(sink)하는데, 상기 전류는 전류 소스(12)에 의하여 제공된 전류보다 10㎂ 많다. 스위치(SW2)가 닫히면, 전류 소스(18)는 전류를 싱크하는데, 상기 전류는 전류 소스(16)에 의하여 제공된 전류보다 10㎂ 많다. 따라서 캐패시터들(C1 및 C2)은, 스위치들(SW1 및 SW2)이 닫힐 때에 동일한 속도로 방전하게 될 것이다. 따라서, 캐패시터(C1 및 C2)의 절대값은 버스트 게이트 펄스 신호의 정밀한 타이밍에 있어 중요하지 않다. 캐패시터(C1 및 C2)의 절대 크기도 또한 중요하지 않은데, 왜냐하면 한 사이클 동안에 고갈되어 교체된 전하량만이 버스트 게이트 펄스 신호를 생성하기 위한 타이밍을 결정하는데 사용되기 때문이다. 방전 사이클 동안에 캐패시터(C1 및 C2)가 도달한 전압값은 타이밍 목적을 위하여는 중요하지 않다.
동기 펄스 신호가 논리적으로 낮은 전압 레벨 이하로 떨어져, 합성 영상 신호내의 수평 동기 펄스의 완료를 나타내는 신호를 보내면, 스위치 제어 회로(10)는스위치들(SW1 및 SW2)을 개방하여, 캐패시터들(C1 및 C2)의 충전 사이클을 각각 개시하게 한다. 도 2C 및 도 2D에서 도시하고 있는 바와 같이, 캐패시터(C1 및 C2)의 충전 주기 동안에, 캐패시터(C1 및 C2)에서의 전압(VC1 및 VC2)은 각각 해당 전류 소스(12 및 16)로부터의 전류를 캐패시터(C1 및 C2)의 값으로 나눈 값과 동일한 기울기를 갖는다. 바람직하게 전류 소스(12)는 13㎂의 전류를 공급하고, 전류 소스(16)는 바람직하게 74㎂의 전류를 공급한다. 따라서, 캐패시터(C1 및 C2)에서의 전압(VC1 및 VC2)은 도 2C 및 도 2D에서 도시하고 있는 바와 같이 서로 다른 속도로 임계값 레벨(Vth)까지 충전될 것이다.
전류 소스(16)에 의하여 공급되는 전류는 전류 소스(12)에 의하여 공급되는 전류보다 훨씬 더 크다. 따라서, 캐패시터(C2)에서의 전압(VC2)은 캐패시터(C1)에서의 전압(VC1)보다 빠르게 임계값 레벨(Vth)에 도달할 것이다. 버스트 게이트 펄스 신호(BG)는 전압(VC2)이 수평 동기 펄스 후에 임계값 레벨(Vth)에 도달할 때에 활성화되어, 합성 영상 신호 내에 있는 버스트 신호의 개시를 알린다. 버스트 게이트 펄스 신호(BG)는 전압(VC1)이 수평 동기 펄스이후의 임계값 레벨(Vth)에 도달할 때에 비활성화되어, 합성 영상 신호 내의 버스트 신호의 완료를 알린다.
합성 명상 신호내의 수평 동기 펄스가 개시될 때에, 동기 펄스는 논리적으로 높은 전압 레벨로 상승하고, 스위치 제어 회로(10)는 스위치(SW1 및 SW2)를 닫는다. 스위치들(SW1 및 SW2)이 닫혀질 때에, 캐패시터들(C1 및 C2)에서의 전압(VC1 및 VC2)은 각각 방전된다. 캐패시터(C1)에서의 전압(VC1)이 임계 전압(Vth)보다 작기 때문에, 노드(a)에서 비교기(20)에 의하여 공급된 신호는 논리적으로 낮은 전압 레벨로 하락한다. 따라서, 캐패시터(C2)에서의 전압(VC2)이 임계 전압(Vth)보다 작기 때문에, 노드(b)에서 비교기(22)에 의하여 공급된 신호는 논리적으로 높은 전압 레벨로 상승한다.
동기 펄스는 바람직하게 논리 NOR 게이트(24)의 입력으로 사용되는데, 왜냐하면 입력으로서의 동기 펄스가 없다면 수평 동기 펄스가 개시할 때에 버스트 게이트 펄스 신호(BG)에서 글리치(glitch)가 생길 가능성이 있기 때문이다. 수평 동기 펄스가 활성화될 때에, 노드(a 및 b)에서의 신호들이 모두 동시에 논리적으로 낮은 전압 레벨에 있을 수 있는데, 이것은 노드(b)에서의 신호가 논리적으로 낮은 전압 레벨로 떨어질 때까지 논리 NOR 게이트(24)의 출력이 논리적으로 높은 전압 레벨로 상승하는 것을 초래한다. 그러나, 동기 펄스가 논리 NOR 게이트(24)의 입력으로서 제공되기 때문에, 논리 NOR 게이트(24)의 출력은 수평 동기 펄스가 있는 동안 논리적으로 높은 전압 레벨로 상승하지는 않을 것이다.
합성 영상 신호 내에 있는 수평 동기 펄스가 완료되면, 동기 펄스는 논리적으로 낮은 전압 레벨로 떨어지고, 스위치 제어 회로(10)는 스위치들(SW1 및 SW2)을 개방한다. 스위치들(SW1 및 SW2)이 개방될 때에, 캐패시터들(C1 및 C2)에서의 전압(VC1 및 VC2)은 전류 소스(12 및 16)에 의하여 각각 충전될 것이다. 위에서 설명한 바와 같이, 캐패시터(C2)에서의 전압(VC2)은 캐패시터(C1)에서의 전압(VC1)보다 더 빠르게 충전될 것이다. 캐패시터(C2)에서의 전압(VC2)이 임계값 레벨(Vth)에 도달하면, 노드(b)에서의 비교기(22)의 출력은 논리적으로 낮은 전압 레벨로 떨어질 것이다. 노드(b)에서의 신호가 논리적으로 낮은 전압 레벨로 떨어지면, 논리 NOR 게이트(24)에 대한 모든 입력은 논리적으로 낮은 전압 레벨에 있게 되고, 논리 NOR 게이트(24)의 출력(BG)은 활성화되어 결과적으로 바람직하게 논리적으로 높은 전압 레벨로 상승하게 될 것이다. 이것은 버스트 신호가 합성 영상 신호에 있다는 것을 알려준다.
캐패시터(C1)에서의 전압(VC1)이 임계값 레벨(Vth)에 도달하면, 노드(a)에서의 비교기(20)의 출력은 논리적으로 높은 전압 레벨로 상승한다. 노드(a)에서의 신호가 논리적으로 높은 전압 레벨로 상승하면, 논리 NOR 게이트(24)의 출력(BG)은 비활성화되며 바람직하게 논리적으로 낮은 전압 레벨로 떨어져서, 버스트 신호가 더 이상 합성 영상 신호에 존재하지 않는다는 것을 알린다. 이러한 방식으로, 어떤 외부 구성요소도 필요로 하지 않고, 매칭되는 한 쌍의 내부 캐패시터를 사용하여 합성 영상 신호내에 버스트 신호가 존재할 때에, 버스트 게이트 펄스 신호(BG)는 활성화된다.
바람직하게 캐패시터들(C1 및 C2)은 모두 30pF 값을 갖는다. 그러나, 위에서 설명한 바와 같이, 상기 캐패시터(C1 및 C2)값은 캐패시터(C1 및 C2)가 동일한 값을 갖는한 중요하지 않다. 바람직하게 전류 소스(12)는 13㎂의 전류를 공급한다. 바람직하게 전류 소스(14)는 23㎂의 전류를 싱킹한다(sink). 바람직하게 전류 소스(16)는 74㎂의 전류를 공급한다. 바람직하게 전류 소스(18)는 84㎂의 전류를 싱킹한다. 바람직하게 임계 전압 레벨(Vth)은 3.9볼트이다. 캐패시터(C1 및 C2)와, 전류 소스(12, 14, 16 및 18) 및 임계 전압(Vth)의 바람직한 값들이 적절하게 선택되어, 캐패시터(C2)에서의 전압(VC2)이 합성 영상 신호 내의 버스트 신호가 존재하기 전에 임계 전압 레벨(Vth)에 도달하게 되고, 캐패시터(C1)에서의 전압(VC1)이 합성 영상 신호 내의 버스트 신호가 완료된 후에, 그러나 영상 정보 신호가 존재하기 전에 임계 전압 레벨(Vth)에 도달하게 되도록 한다.
본 발명에 따른 버스트 게이트 펄스 생성기 회로의 바람직한 실시예의 상세한 회로 개략도가 도 3A 및 도 3B에 도시되어 있다. 도 3A와 도 3B는 함께 단일 회로의 개략도를 형성하는데, 도 3A의 오른쪽 끝은 도 3B의 왼쪽 끝부분에 해당된다. 본 발명의 바람직한 실시예는 미국 캘리포니아주 95134, 산 호세, 쟌커 로드 3300에 있는 미국 소니 주식회사에서 구입할 수 있는, 파트 번호 CXA2075인 아날로그 영상 인코더 집적 회로에서 구현된다.
본 발명은 본 발명의 구성 및 동작 원리의 이해를 용이하게 하기 위하여 발명의 상세한 사항을 포함하는 특정 실시예를 통하여 설명되었다. 특정 실시예 및 그 실시예에 대한 상세한 사항에 대한 여기서의 설명은 여기에 첨부된 청구항의 범위를 제한하려는 의도가 없다. 본 발명의 사상과 범위를 벗어나지 않으면서 예시를 하기 위하여 선택된 실시예에 대하여 수정이 이루어 질 수 있다는 것은 당업자들에게는 명백한 일이다. 특히, 전류 소스값과, 캐패시터값 및 임계 전압 레벨값을 변화시킴으로써 영상 시스템에 적합하게끔 버스트 게이트 펄스 신호의 지속시간이 조절될 수 있다는 것은 당업자들에게 명백하다. 다른 논리 회로 구성이 바람직한 실시예의 기능을 수행하기 위하여 위에서 설명된 논리 회로 대신에 치환될 수 있다는 것도 또한 당업자들에게 명백하다. 더욱이, 구성요소들에 대한 바람직한 값들이 설명되었는데, 이 구성요소들에 대하여 다른 값들이 본 발명의 버스트 게이트 펄스 생성기 회로 내에 사용하기 위하여 치환될 수 있다는 것도 또한 당업자들에게 명백하다.

Claims (16)

  1. 합성 영상 신호 내의 버스트 신호가 존재하는 시간 기간을 나타내는 버스트 게이트 펄스 신호를 생성하는 버스트 게이트 펄스 신호 생성 회로로서, 상기 합성 영상 신호의 각 기간은 수평 동기 펄스, 상기 버스트 신호 및 영상 정보 신호를 포함하는, 버스트 게이트 펄스 신호 생성 회로에 있어서,
    a. 상기 합성 영상 신호 내의 상기 수평 동기 펄스가 존재할 때에 활성화되는 동기 펄스 신호를 수신하도록 구성된 제어 회로(10)와;
    b. 상기 수평 동기 펄스가 비활성화되고나서 미리 결정된 제 1 시간 기간 이후에 상기 버스트 게이트 펄스 신호를 활성화하기 위한, 상기 제어 회로(10)에 연결되는 제 1 타이밍 회로로서, 상기 버스트 게이트 펄스 신호는 상기 합성 영상 신호 내의 상기 버스트 신호가 존재하기 전에 활성화되는, 상기 제 1 타이밍 회로와,
    c. 상기 수평 동기 펄스가 비활성화되고나서 미리 결정된 제 2 시간 기간 이후에 상기 버스트 게이트 펄스 신호를 비활성화하기 위한, 상기 제어 회로(10)에 연결되는 제 2 타이밍 회로로서, 상기 버스트 게이트 펄스 신호는 상기 합성 영상 신호 내의 상기 버스트 신호가 존재하고 난 후 그리고 상기 합성 영상 신호 내의 상기 영상 정보 신호가 존재하기 전에 비활성화되는, 상기 제 2타이밍 회로
    를 포함하며,
    상기 제 1 및 제 2 타이밍 회로는 집적 회로내에서 구현되며, 또한 상기 버스트 게이트 펄스 신호 생성 회로는 동작을 하기 위하여 어떠한 외부의 구성요소도 필요로 하지 않는,
    버스트 게이트 펄스 신호 생성 회로.
  2. 제 1항에 있어서, 상기 제 1 타이밍 회로는
    a. 제 1 전하량을 저장하는 제 1 전하 저장 디바이스(C2); 및
    b. 상기 제 1 전하 저장 디바이스(C2)로 정밀한 제 1 전하량을 전달하기 위하여 상기 제 1 전하 저장 디바이스(C2)에 연결되는 제 1 전하 전송 디바이스(16)로서, 상기 버스트 게이트 펄스 신호는 상기 제 1 전하량이 미리 결정된 임계값 레벨을 초과할 때 활성화되는, 상기 제 1 전하 전송 디바이스(16)
    를 포함하는, 버스트 게이트 펄스 신호 생성 회로.
  3. 제 2항에 있어서, 상기 제 2 타이밍 회로는
    a. 제 2 전하량을 저장하는 제 2 전하 저장 디바이스(C1); 및
    b. 상기 제 2 전하 저장 디바이스(C1)로 정밀한 제 2 전하량을 전달하기 위하여 상기 제 2 전하 저장 디바이스(C1)에 연결되는 제 2 전하 전송 디바이스(12)로서, 상기 버스트 게이트 펄스 신호는 상기 제 2 전하량이 미리 결정된 임계값 레벨을 초과할 때에 비활성화되는, 상기 제 2 전하 전송 디바이스(12)
    를 포함하는, 버스트 게이트 펄스 신호 생성 회로.
  4. 제 3항에 있어서, 상기 제어 회로(10)는 상기 제 1 및 제 2 전하 전송 디바이스(16 및 12)를 제어하고, 또한 상기 제 1 및 제 2 전하 전송 디바이스(16 및 12)는 상기 제 1 및 제 2 전하 저장 디바이스(C2 및 C1)로 수평 동기 펄스 후에 전하를 전달하는, 버스트 게이트 펄스 신호 생성 회로.
  5. 제 4항에 있어서, 상기 제 1 및 제 2 전하 저장 디바이스(C2 및 C1)는 캐패시터이며, 상기 제 1 및 제 2 전하 전송 디바이스(16 및 12)는 전류 소스인, 버스트 게이트 펄스 신호 생성 회로.
  6. 제 5항에 있어서, 상기 제 1 및 제 2 전하 저장 디바이스(C2 및 C1)는 동일한 캐패시턴스값을 갖는, 버스트 게이트 펄스 신호 생성 회로.
  7. 합성 영상 신호 내에 있는 버스트 신호가 존재하는 시간 기간을 나타내는 버스트 게이트 신호를 생성하는 방법으로서, 상기 합성 영상 신호의 각 기간은 수평 동기 펄스와, 버스트 신호 및 영상 정보 신호를 포함하는, 상기 버스트 게이트 신호를 생성하는 방법에 있어서,
    a. 동기 펄스 신호의 완료를 검출하는 단계와;
    b. 상기 동기 펄스 신호가 완료된 후에 제 1 및 제 2 타이밍 회로를 활성화하는 단계로서, 상기 제 1 타이밍 회로는 제 1 속도로 충전되는 제 1 전하 저장 디바이스를 포함하고, 상기 제 2 타이밍 회로는 제 2 속도로 충전되는 제 2 전하 저장 디바이스를 포함하며, 상기 제 1 및 제 2 전하 저장 디바이스는 상기 버스트 게이트 신호를 생성하기 위하여 어떠한 외부 구성요소들도 필요로 하지 않고 집적 회로 내에서 구현되는, 상기 제 1 및 제 2 타이밍 회로를 활성화하는 단계와;
    c. 상기 제 1 전하 저장 디바이스에서의 제 1 전하 레벨이 미리 결정된 임계값을 초과할 때에 버스트 게이트 신호를 활성화하는 단계; 및
    d. 상기 제 2 전하 저장 디바이스에서의 제 2 전하 레벨이 상기 미리 결정된 임계값을 초과할 때에 상기 버스트 게이트 신호를 비활성화하는 단계
    를 포함하는,
    버스트 게이트 신호를 생성하는 방법.
  8. 제 7항에 있어서, 상기 동기 펄스 신호 동안에 상기 제 1 및 제 2 전하 저장 디바이스를 방전시키는 단계를 더 포함하는, 버스트 게이트 신호를 생성하는 방법.
  9. 제 8항에 있어서, 상기 제 1 및 제 2 전하 저장 디바이스는 동일한 속도로 방전되는, 버스트 게이트 신호를 생성하는 방법.
  10. 제 9항에 있어서, 상기 제 1 및 제 2 전하 저장 디바이스는 캐패시터인, 버스트 게이트 신호를 생성하는 방법.
  11. 제 10항에 있어서, 상기 제 1 및 제 2 전하 저장 디바이스는 전류 소스들에 의하여 충전되는, 버스트 게이트 신호를 생성하는 방법.
  12. 제 11항에 있어서, 상기 제 1 및 제 2 전하 저장 디바이스는 동일한 캐패시턴스값을 갖는, 버스트 게이트 신호를 생성하는 방법.
  13. 버스트 게이트 펄스 생성 회로의 동작을 위하여 어떠한 외부 구성 요소들도 필요로 하지 않으면서 버스트 게이트 신호를 생성하기 위한 상기 버스트 게이트 펄스 생성 회로를 포함하는 집적 회로로서, 상기 버스트 게이트 신호는 합성 영상 신호 내의 버스트 신호가 존재하는 시간 기간을 나타내며, 또한 상기 합성 영상 신호의 각 기간은 수평 동기 펄스와, 상기 버스트 신호 및 영상 정보 신호를 포함하는, 상기 집적 회로에 있어서,
    a. 제 1 전하량을 저장하기 위한 제 1 전하 저장 디바이스(C2)와;
    b. 제 2 전하량을 저장하기 위한 제 2 전하 저장 디바이스(C1)와,
    c. 상기 제 1 전하 저장 디바이스(C2)로 정밀한 제 1 전하량을 전달하기 위하여 상기 제 1 전하 저장 디바이스에 연결되어 있는 제 1 전하 전송 디바이스(16)와;
    d. 상기 제 2 전하 저장 디바이스(C1)로 정밀한 제 2 전하량을 전달하기 위하여 상기 제 2 전하 저장 디바이스(C1)에 연결되어 있는 제 2 전하 전송 디바이스(12)와;
    e. 상기 제 1 전하량을 방전하기 위하여 상기 제 1 전하 저장 디바이스(C2)에 연결되어 있는 제 1 방전 디바이스(18)와;
    f. 상기 제 2 전하량을 방전하기 위하여 상기 제 2 전하 저장 디바이스(C1)에 연결되어 있는 제 2 방전 디바이스(14)와;
    g. 상기 제 1 및 제 2 전하 전송 디바이스(16 및 12)와 상기 제 1 및 제 2 방전 디바이스(18 및 14)에 연결되어, 상기 합성 영상 신호 내의 상기 수평 동기 펄스가 존재할 때에 활성화되는 동기 펄스 신호를 수신하도록 구성되어 있는 제어 회로(10)로서, 상기 제어 회로(10)는 상기 동기 펄스 신호가 활성화될 때에 상기 제 1 및 제 2 방전 디바이스(18 및 14)를 활성화시키고 또한 상기 동기 펄스 신호가 활성상태에서 비활성상태로 전이될 때에 상기 제 1 및 제 2 전하 전송 디바이스(16 및 12)를 활성화시키는, 상기 제어 회로(10)와;
    h. 상기 제 1 전하량을 미리 결정된 임계값과 비교하기 위하여 상기 제 1 전하 저장 디바이스(C2)에 연결되어 있는 제 1 비교 회로(22)로서, 버스트 게이트 신호는 상기 제 1 전하량이 상기 미리 결정된 임계값을 초과할 때에 활성화되는, 상기 제 1 비교 회로(22)와;
    i. 상기 제 2 전하량을 상기 미리 결정된 임계값과 비교하기 위하여 상기 제 2 전하 저장 디바이스(C1)에 연결되어 있는 제 2 비교 회로(20)로서, 상기 버스트 게이트 신호는 상기 제 2 전하량이 상기 미리 결정된 임계값을 초과할 때에 비활성화되는, 상기 제 2 비교 회로(20)
    를 포함하는, 버스트 게이트 펄스 생성 회로를 포함하는 집적 회로.
  14. 제 13항에 있어서, 상기 회로는 상기 제 1 및 제 2 전하 전송 디바이스(16 및 12)와 상기 제 1 및 제 2 방전 디바이스(18 및 14)를 제어하기 위한 스위칭 회로(SW1 및 SW2) 회로를 더 포함하는, 버스트 게이트 펄스 생성 회로를 포함하는 집적 회로.
  15. 제 14항에 있어서, 상기 제 1 및 제 2 전하 저장 디바이스(C2 및 C1)는 캐패시터이며, 상기 제 1 및 제 2 전하 전송 디바이스(16 및 12)는 전류 소스인, 버스트 게이트 펄스 생성 회로를 포함하는 집적 회로.
  16. 제 15항에 있어서, 상기 제 1 및 제 2 전하 저장 디바이스(C2 및 C1)는 동일한 캐패시턴스값을 갖는, 버스트 게이트 펄스 생성 회로를 포함하는 집적 회로.
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* Cited by examiner, † Cited by third party
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