KR100520503B1 - Method For Forming Intermetal Dielectric layer Of Semiconductor Devices - Google Patents
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Abstract
본 발명은 반도체 소자의 층간 절연막 형성 방법을 제공한다. 이에 의하면, 실리콘 기판 상에 금속배선을 형성하고, 상기 금속배선 사이의 부분과 상기 금속배선 상에 고밀도 산화막을 증착시키고, 일반적인 산화막을 상기 고밀도 산화막 상에 증착시킨다. 이때, 상기 고밀도 산화막은 증착 및 식각비가 1.0 ~ 3.0으로 낮은 공정 조건에서 증착된다.The present invention provides a method for forming an interlayer insulating film of a semiconductor device. According to this, a metal wiring is formed on the silicon substrate, a high density oxide film is deposited on the portion between the metal wiring and the metal wiring, and a general oxide film is deposited on the high density oxide film. In this case, the high-density oxide film is deposited under process conditions with a low deposition and etching ratio of 1.0 to 3.0.
따라서, 본 발명은 상기 금속배선의 이격 간격이 좁더라도 상기 금속배선 사이에 보이드를 생성시키지 않고 고밀도 산화막으로 완전히 채울 수가 있다. 그 결과, 본 발명은 층간 절연막용 고밀도 산화막 내의 보이드로 인하여 후속의 열처리 공정이나 반도체 소자의 제품화 과정 도중에 층간 절연막의 균열 발생, 트랜지스터의 누설 전류 증가와 같은 불량 현상의 발생을 방지시킬 수 있고 나아가 반도체 소자의 신뢰성을 향상시킬 수 있다.Therefore, the present invention can be completely filled with a high density oxide film without generating voids between the metal wires even if the spacing intervals of the metal wires are narrow. As a result, the present invention can prevent the occurrence of defects such as cracking of the interlayer insulating film and increasing leakage current of the transistor during the subsequent heat treatment process or the commercialization process of the semiconductor device due to the voids in the high density oxide film for the interlayer insulating film. The reliability of the device can be improved.
Description
본 발명은 반도체 소자의 층간 절연막 형성 방법에 관한 것으로, 더욱 상세하게는 인접한 금속배선 사이의 부분에 보이드(void)의 생성 없이 층간 절연막용 고밀도 산화막을 채우도록 한 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.The present invention relates to a method for forming an interlayer insulating film of a semiconductor device, and more particularly, to a method for forming an interlayer insulating film of a semiconductor device in which a high density oxide film for an interlayer insulating film is filled without generating voids in a portion between adjacent metal wirings. will be.
일반적으로, 반도체 소자의 상, 하부 금속배선을 전기적으로 절연시키기 위해 층간 절연막이 상기 상, 하부 금속배선 사이에 배치된다. 상기 층간 절연막의 증착 방법으로는 고밀도 플라즈마 화학 기상 증착(high density plasma chemical vapor deposition: HDPCVD) 방식을 이용한 산화막 증착 방법이 많이 사용되고 있다. 이는 상기 하부 금속배선이 형성된 실리콘 기판 상에 층간 절연막용 산화막을 증착할 때 상기 하부 금속배선의 종횡비(aspect ratio)가 크더라도 상기 하부 금속배선 사이의 부분에 보이드를 생성시키지 않은 채 산화막을 완전히 채우기가 용이하다는 장점을 갖고 있기 때문이다. 일반적인 플라즈마 화학 기상 증착 방식을 이용한 산화막 증착 방법은 상기 고밀도 플라즈마 화학 기상 증착 방식에 비하여 상기 하부 금속배선들 사이의 부분에 산화막을 채우는 갭 필링(gap filling) 능력이 상당히 떨어진다. In general, an interlayer insulating film is disposed between the upper and lower metal wirings to electrically insulate the upper and lower metal wirings of the semiconductor device. As the deposition method of the interlayer insulating film, an oxide film deposition method using high density plasma chemical vapor deposition (HDPCVD) is widely used. This is because when the oxide film for the interlayer insulating film is deposited on the silicon substrate on which the lower metal wiring is formed, even if the aspect ratio of the lower metal wiring is large, the oxide film is completely filled without generating voids between the lower metal wirings. This is because it has the advantage of being easy. The oxide film deposition method using the conventional plasma chemical vapor deposition method has a significantly lower gap filling capability of filling the oxide film between the lower metal lines than the high density plasma chemical vapor deposition method.
상기 고밀도 플라즈마 화학 기상 증착 방식을 이용한 산화막 증착 방법은 통상적으로 사일린(SiH4), 산소(O2) 등의 반응 가스와 함께 아르곤(Ar) 가스를 반응 챔버(chamber) 내에 주입시킨다. 따라서, 상기 사일린 가스와 산소 가스가 반응하여 상기 반응 챔버 내의 실리콘 기판 상에 산화막을 증착시킨다. 이와 동시에 상기 아르곤 가스가 상기 실리콘 기판의 표면 상에 증착된 산화막의 일부분, 예를 들어 날카롭게 돌출한 산화막의 부분을 완만한 형태로 식각시킨다. 따라서, 상기 고밀도 플라즈마 화학 기상 증착 방식을 이용한 산화막 증착 방법은 산화막의 갭 필링 능력을 더욱 향상시킬 수가 있다.In the oxide film deposition method using the high-density plasma chemical vapor deposition method, argon (Ar) gas is injected into a reaction chamber together with a reaction gas such as silin (SiH 4) and oxygen (O 2). Thus, the silin gas and the oxygen gas react to deposit an oxide film on the silicon substrate in the reaction chamber. At the same time, the argon gas etches a portion of the oxide film deposited on the surface of the silicon substrate, for example, a portion of the oxide film protruding sharply in a gentle form. Therefore, the oxide film deposition method using the high density plasma chemical vapor deposition method can further improve the gap filling capability of the oxide film.
종래의 층간 절연막 형성 방법은 도 1에 도시된 바와 같이, 실리콘 기판(10)의 전면(前面) 상에 임의의 패턴을 갖는 하부 금속배선(11)이 형성된 상태에서 고밀도 플라즈마 화학 기상 증착 방식을 이용하여 상기 금속배선(11) 사이의 부분에 층간 절연막을 채우기 위해 상기 금속배선(11) 사이의 부분과 상기 금속배선(11) 상에 고밀도 산화막(13)을 증착시킨다. 그런 다음, 플라즈마 화학 기상 증착 공정을 이용하여 상기 고밀도 산화막(13) 상에 일반적인 산화막(15)을 상기 고밀도 산화막(13)보다 두껍게 증착시킨다. 이때, 상기 증착된 산화막(15)의 평탄도를 상기 고밀도 산화막(13)의 평탄도보다 개선시키는 것이 바람직하다. 마지막으로, 상기 산화막(15)의 표면을 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정에 의해 연마시킨다. 따라서, 상기 산화막(15)의 표면이 평면 수준으로 평탄화된다.The conventional method of forming an interlayer insulating film uses a high density plasma chemical vapor deposition method in a state where the lower metal wiring 11 having an arbitrary pattern is formed on the front surface of the silicon substrate 10 as shown in FIG. 1. Thus, a high density oxide film 13 is deposited on the portions between the metal lines 11 and the metal lines 11 so as to fill the interlayer insulating layer between the portions of the metal lines 11. Then, a general oxide film 15 is deposited on the high density oxide film 13 thicker than the high density oxide film 13 by using a plasma chemical vapor deposition process. In this case, it is preferable to improve the flatness of the deposited oxide film 15 than the flatness of the high density oxide film 13. Finally, the surface of the oxide film 15 is polished by a chemical mechanical polishing (CMP) process. Thus, the surface of the oxide film 15 is planarized to a flat level.
한편, 설명의 편의상 설명의 이해를 돕기 위하여 상기 실리콘 기판(10)에 도시하지 않았으나, 실제로는 실리콘 기판(10)의 표면 상에 반도체 소자를 위한 여러 가지 요소가 형성되고, 또한 실리콘 기판(10) 내에도 반도체 소자를 위한 요소가 형성되어 있을 수 있음은 자명한 사실이다.On the other hand, for convenience of description, although not shown in the silicon substrate 10 to facilitate understanding, various elements for semiconductor devices are actually formed on the surface of the silicon substrate 10, and the silicon substrate 10 is also provided. It is obvious that elements for semiconductor devices may be formed in the same.
그러나, 종래의 층간 절연막 형성 방법에서는 상기 고밀도 산화막(13)의 갭 필링 능력이 증착공정의 조건, 예를 들면, 온도, 가스량, 압력 등에 따라 크게 좌우된다. 특히, 상기 고밀도 산화막(13)의 증착공정은 증착 및 식각비가 3.0인 공정 조건에서 이루어진다.However, in the conventional method for forming an interlayer insulating film, the gap filling capability of the high density oxide film 13 greatly depends on the conditions of the deposition process, for example, temperature, gas amount, pressure, and the like. In particular, the deposition process of the high-density oxide film 13 is performed under the process conditions of the deposition and etching ratio 3.0.
그러므로, 상기 금속배선(11)이 한계치 이상의 종횡비를 가지며 상기 금속배선(11) 사이의 이격 간격이 좁으면, 상기 금속배선(11) 사이의 산화막(13) 내에 보이드(14)가 발생하기 쉽다. 즉, 상기 산화막(13)이 증착되었을 때 보이드가 대기에 노출된 상태로 상기 산화막(13)의 표면에 형성될 수 있으나 대부분의 경우에는 도면에 도시된 바와 같이, 상기 보이드(14)가 상기 산화막(13) 내에 밀폐된 빈공간의 형태로 자주 발생한다. 따라서, 상기 보이드(14)는 상기 산화막(15)의 평탄화가 완료된 후에도 여전히 상기 산화막(13) 내에 잔존할 가능성이 높다. 이는 후속 열처리 공정을 진행하거나 반도체 소자의 제품화 과정에서 층간 절연막의 균열 발생, 트랜지스터의 누설전류 증가와 같은 여러 가지 문제점을 유발시키고 나아가 반도체 소자의 신뢰성을 저하시킨다. Therefore, if the metal wiring 11 has an aspect ratio more than a limit and the spacing between the metal wirings 11 is narrow, voids 14 are likely to occur in the oxide film 13 between the metal wirings 11. That is, when the oxide film 13 is deposited, voids may be formed on the surface of the oxide film 13 in a state of being exposed to the air, but in most cases, as shown in the drawing, the voids 14 may be formed on the oxide film. Occurs frequently in the form of closed voids in (13). Therefore, the voids 14 are likely to remain in the oxide film 13 even after the planarization of the oxide film 15 is completed. This causes various problems such as cracking of the interlayer insulating film and increasing leakage current of the transistor during the subsequent heat treatment process or commercialization of the semiconductor device, and further lowers the reliability of the semiconductor device.
따라서, 본 발명의 목적은 반도체 소자의 인접한 금속배선 사이의 층간 절연막 내에 보이드가 생성되는 것을 방지하는데 있다.Accordingly, it is an object of the present invention to prevent voids from forming in the interlayer insulating film between adjacent metal wirings of a semiconductor device.
본 발명의 다른 목적은 반도체 소자의 층간 절연막에 균열이 발생하는 것을 방지하는데 있다.Another object of the present invention is to prevent the occurrence of cracks in the interlayer insulating film of the semiconductor device.
본 발명의 또 다른 목적은 반도체 소자의 누설전류 증가를 방지하는데 있다.Still another object of the present invention is to prevent an increase in leakage current of a semiconductor device.
본 발명의 또 다른 목적은 반도체 소자의 신뢰성을 향상시키는데 있다. Another object of the present invention is to improve the reliability of a semiconductor device.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 층간 절연막 형성 방법은반도체 기판 상에 소정의 패턴을 갖는 도전성 배선을 형성하는 단계, 상기 도전성 배선을 포함한 상기 반도체 기판 상부에 증착 및 식각비가 낮은 조건의 고밀도 플라즈마 화학 기상 증착 공정에 의해 고밀도 산화막을 증착하는 단계, 상기 고밀도 산화막을 열처리하여 치밀화하는 단계, 상기 고밀도 산화막을 평탄화하는 단계, 상기 고밀도 산화막 상부에 일반적인 산화막을 증착하는 단계, 상기 일반적인 산화막을 열처리하여 치밀화하는 단계 및 상기 일반적인 산화막을 평탄화하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법으로 한다.According to an aspect of the present invention, there is provided a method of forming an interlayer insulating film of a semiconductor device, the method comprising: forming a conductive wiring having a predetermined pattern on a semiconductor substrate, and having a low deposition and etching rate on the semiconductor substrate including the conductive wiring; Depositing a high density oxide film by a high density plasma chemical vapor deposition process under conditions, heat treating and densifying the high density oxide film, planarizing the high density oxide film, depositing a general oxide film on the high density oxide film, and the general oxide film A method of forming an interlayer insulating film of a semiconductor device, the method including heat treatment to densify and planarize the general oxide film.
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상기 고밀도 산화막의 증착을 위한 증착 및 식각비가 1 내지 3으로 낮은 것이 바람직하다. 또한, 상기 고밀도 산화막의 증착은 500와트 내지 5000와트의 전력과 200℃ 내지 500℃의 온도에서 진행하는 것이 바람직하다. 또한, 상기 고밀도 산화막의 증착은 산소 가스 30SCCM 내지 500SCCM, 사일린 가스 10SCCM 내지 300SCCM의 유량에서 진행하는 것이 바람직하다.The deposition and etching ratio for the deposition of the high density oxide film is preferably low to 1 to 3. In addition, the deposition of the high density oxide film is preferably performed at a power of 500 Watts to 5000 Watts and a temperature of 200 ℃ to 500 ℃. In addition, the deposition of the high density oxide film is preferably carried out at a flow rate of oxygen gas 30SCCM to 500SCCM, silin gas 10SCCM to 300SCCM.
바람직하게는, 상기 고밀도 산화막 상부에 일반적인 산화막을 증착하는 단계; 및 상기 일반적인 산화막을 평탄화하는 단계를 더 포함할 수 있다.Preferably, depositing a common oxide film on the high density oxide film; And planarizing the general oxide film.
바람직하게는, 상기 일반적인 산화막을 평탄화하는 단계 이전 또는 이후에 상기 고밀도 산화막과 상기 일반적인 산화막을 열처리하여 치밀화하는 단계를 더 포함할 수 있다.Preferably, the method may further include densifying the high-density oxide film and the general oxide film by heat treatment before or after the planarization of the general oxide film.
바람직하게는, 상기 열처리는 200℃ 내지 500℃의 온도에서 1시간 미만으로 실시할 수 있다.Preferably, the heat treatment may be performed in less than 1 hour at a temperature of 200 ℃ to 500 ℃.
바람직하게는, 상기 고밀도 산화막을 평탄화하는 단계; 및 상기 평탄화 단계 이전 또는 이후에 상기 고밀도 산화막을 열처리하여 평탄화하는 단계를 더 포함할 수 있다.Preferably, the step of planarizing the high density oxide film; And heat-treating the high-density oxide film before or after the planarization step to planarize it.
따라서, 본 발명은 반도체 소자의 금속배선 사이에 보이드를 형성시키지 않으면서 층간 절연막을 증착시키므로 보이드로 인한 층간 절연막의 균열이나 반도체 소자의 누설 전류 증가를 방지할 수 있고 나아가 반도체 소자의 신뢰성을 향상시킬 수 있다.Therefore, the present invention deposits an interlayer insulating film without forming voids between metal wirings of the semiconductor device, thereby preventing cracking of the interlayer insulating film due to voids and increasing leakage current of the semiconductor device, and further improving the reliability of the semiconductor device. Can be.
이하, 본 발명에 의한 반도체 소자의 층간 절연막 형성 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.Hereinafter, a method of forming an interlayer insulating film of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings. The same code | symbol is attached | subjected to the part of the same structure and the same action as the conventional part.
도 2 내지 도 4는 본 발명에 의한 반도체 소자의 층간 절연막 형성 방법을 나타낸 단면 공정도이다. 도 2를 참조하면, 먼저, 반도체 기판, 예를 들어 단결정 실리콘 기판(10)의 전면(前面) 상에 도전성 배선, 예를 들어 임의의 패턴을 갖는 하부 금속배선(11)을 형성시킨다. 여기서, 설명의 편의상 설명의 이해를 돕기 위하여 상기 실리콘 기판(10)에 도시하지 않았으나, 실제로는 실리콘 기판(10)의 표면 상에 반도체 소자를 위한 여러 가지 요소가 형성될 수 있을 뿐만 아니라 실리콘 기판(10) 내에도 반도체 소자를 위한 요소가 형성될 수 있음은 자명한 사실이다.2 to 4 are cross-sectional process diagrams illustrating a method for forming an interlayer insulating film of a semiconductor device according to the present invention. Referring to FIG. 2, first, a conductive wiring, for example, a lower metal wiring 11 having an arbitrary pattern is formed on a front surface of a semiconductor substrate, for example, a single crystal silicon substrate 10. Here, for convenience of description, although not illustrated in the silicon substrate 10 to facilitate understanding, various elements for a semiconductor device may be formed on the surface of the silicon substrate 10 as well as the silicon substrate ( It is obvious that an element for a semiconductor device can be formed within 10).
상기 금속배선(11)이 형성된 후 상기 실리콘 기판(10)을 고밀도 플라즈마 화학 기상 증착 방식의 반응 챔버(도시 안됨) 내에 배치한 후 상기 반응 챔버 내에 사일린(SiH4) 가스, 산소(O2) 등의 반응 가스와 함께 아르곤(Ar) 가스를 반응 챔버 내에 주입시킴으로써 상기 금속배선(11) 사이의 실리콘 기판(10)과 상기 금속배선(11) 상에 층간 절연막용 고밀도 산화막(23)을 원하는 두께, 예를 들어 3000Å~12000Å의 두께, 바람직하게는 6000Å의 두께로 증착시킨다.After the metal wiring 11 is formed, the silicon substrate 10 is disposed in a reaction chamber (not shown) of a high density plasma chemical vapor deposition method, and then, such as silin (SiH 4) gas, oxygen (O 2), and the like, in the reaction chamber. Argon (Ar) gas is injected into the reaction chamber together with the reaction gas to form a high-density oxide film 23 for the interlayer insulating film between the silicon substrate 10 between the metal wiring 11 and the metal wiring 11, for example, a desired thickness. For example, the film is deposited at a thickness of 3000 kPa to 12000 kPa, preferably at a thickness of 6000 kPa.
이때, 고밀도 산화막(23)의 증착은 증착 및 식각비가 1 ~ 3인 증착 조건에서 수행하는 것이 바람직하다. 또한, 고밀도 산화막(23)의 증착은 증착 전력이 500와트(W)~5000와트(W)이고, 증착온도가 200℃~500℃이고, 산소(O2) 가스의 유량이 30SCCM~500SCCM이고, 사일린(SiH4) 가스의 유량이 10SCCM~300SCCM인 것이 바람직하다.At this time, the deposition of the high-density oxide film 23 is preferably carried out under deposition conditions of the deposition and etching ratio of 1 to 3. In addition, the deposition of the high density oxide film 23 has a deposition power of 500 Watts (W) to 5000 Watts (W), a deposition temperature of 200 ° C to 500 ° C, a flow rate of oxygen (O2) gas of 30SCCM to 500SCCM, and four days It is preferable that the flow volume of lean (SiH4) gas is 10SCCM-300SCCM.
이와 같이 증착 및 식각비가 낮은 공정조건에서 고밀도 산화막(23)을 증착할 경우 즉, 종래에 비해 증착된 산화막에 대한 식각율을 증가시킨 공정조건에서 상기 산화막(23)의 갭 필링 능력이 향상되므로 상기 금속배선(11)이 임의의 한계치 이상의 종횡비를 가지며 인접한 금속배선(11) 사이의 이격 간격이 상당히 좁더라도 상기 금속배선(11) 사이의 부분에 종래와 달리 보이드의 생성 없이 상기 고밀도 산화막(23)을 채울 수가 있다. 이는 후속의 층간 절연막의 열처리 공정을 진행하거나 반도체 소자의 제품화 과정에서 층간 절연막에서의 균열 발생, 트랜지스터의 누설전류 증가와 같은 여러 가지 문제점을 해소시키고 나아가 반도체 소자의 신뢰성 저하를 방지시킬 수 있다.As described above, when the high density oxide film 23 is deposited under low deposition and etch ratios, that is, the gap filling capability of the oxide film 23 is improved under process conditions in which the etching rate of the deposited oxide film is increased. Although the metallization 11 has an aspect ratio more than a certain threshold and the spacing between adjacent metallization lines 11 is very narrow, the high-density oxide film 23 is formed without generating voids in the portion between the metallization lines 11 unlike the prior art. Can be filled. This can solve various problems such as the subsequent heat treatment of the interlayer insulating film or the formation of cracks in the interlayer insulating film and the increase of the leakage current of the transistor during the commercialization of the semiconductor device, and further, the reliability of the semiconductor device can be prevented.
한편, 상기 산화막(23)을 예를 들어 화학적 기계적 연마(CMP) 공정 또는 에치백(etchback) 공정에 의해 평탄화한 후 상기 산화막(23)을 열처리하거나, 상기 산화막(23)을 열처리한 후 상기 산화막(23)을 화학적 기계적 연마 공정 또는 에치백 공정에 의해 평탄화하는 것도 가능하다.Meanwhile, the oxide film 23 is planarized by, for example, a chemical mechanical polishing (CMP) process or an etchback process, and then the oxide film 23 is heat-treated, or after the oxide film 23 is heat-treated, the oxide film It is also possible to planarize (23) by a chemical mechanical polishing process or an etch back process.
도 3을 참조하면, 상기 산화막(23)의 증착이 완료된 후 예를 들어, 플라즈마 화학 기상 증착 공정을 이용하여 상기 산화막(23) 상에 일반적인 산화막(25)을 예를 들어 3000Å~15000Å의 두께, 바람직하게는 10000Å의 두께로 증착시킨다. 여기서, 상기 산화막(23)의 표면은 상당히 심하게 울퉁불퉁할 정도로 평탄도가 불량하기 때문에 상기 일반적인 산화막(25)의 평탄도를 상기 산화막(23)의 평탄도보다 개선시키는 것이 바람직하다. 물론, 상기 일반적인 산화막(25)은 저압이나 상압 화학 기상 증착 공정에 의해 증착될 수 있다. 또한, 상기 일반적인 산화막(25)은 상기 산화막(23)과 같은 고밀도 산화막으로 형성하는 것도 가능하다.Referring to FIG. 3, after the deposition of the oxide film 23 is completed, for example, a thickness of, for example, 3000 μm to 15000 μm on the common oxide film 25 on the oxide film 23 may be obtained by using a plasma chemical vapor deposition process. Preferably it is deposited to a thickness of 10000 kPa. Here, since the flatness of the surface of the oxide film 23 is extremely badly uneven, it is preferable to improve the flatness of the general oxide film 25 than the flatness of the oxide film 23. Of course, the general oxide layer 25 may be deposited by a low pressure or atmospheric pressure chemical vapor deposition process. In addition, the general oxide film 25 may be formed of the same high density oxide film as the oxide film 23.
도 4를 참조하면, 상기 산화막(25)의 증착이 완료된 후 상기 산화막(25)의 표면을 예를 들어 화학적 기계적 연마 공정 또는 에치백 공정에 의해 거의 평면 수준으로 평탄화시킨다. 이는 미세 선폭의 상부 금속 배선(도시 안됨)을 상기 산화막(25) 상에 용이하게 형성하기 위함이다. 한편, 설명의 편의상, 상기 산화막(25)이 1층의 산화막으로 구성된 것처럼 도시되어 있으나 여러 층의 산화막으로 구성될 수도 있다.Referring to FIG. 4, after deposition of the oxide film 25 is completed, the surface of the oxide film 25 is planarized to a substantially planar level by, for example, a chemical mechanical polishing process or an etch back process. This is to easily form an upper metal wiring (not shown) having a fine line width on the oxide film 25. Meanwhile, for convenience of description, the oxide film 25 is illustrated as being composed of one layer of oxide film, but may be composed of several layers of oxide film.
이어서, 상기 산화막(23),(25)을 열처리 공정에 의해 치밀화시킨다. 이는 상기 산화막(23),(25)으로 이루어지는 층간 절연막의 특성을 향상시켜주기 위함이다. 여기서, 열처리 온도는 200℃~500℃이고, 바람직하게는 350℃이다. 열처리 시간은 1시간 미만이 바람직하다. 그런 다음, 상기 산화막(23),(25)의 열처리가 완료되면, 후속 공정으로서 비아홀(via hole) 형성 공정, 상부 금속배선 형성 공정 등을 실시할 수 있다.Subsequently, the oxide films 23 and 25 are densified by a heat treatment process. This is to improve the characteristics of the interlayer insulating film composed of the oxide films 23 and 25. Here, heat processing temperature is 200 degreeC-500 degreeC, Preferably it is 350 degreeC. The heat treatment time is preferably less than 1 hour. Then, when the heat treatment of the oxide layers 23 and 25 is completed, a via hole forming process, an upper metal wiring forming process, and the like may be performed as subsequent processes.
한편, 상기 산화막(25)을 화학적 기계적 연마 공정 또는 에치백 공정 등에 의해 평탄화시키지 않은 상태에서 상기 산화막(23),(25)을 열처리한 후 평탄화 공정을 수행하고 뒤이어 후속 공정으로서 비아홀 형성 공정, 상부 금속배선 형성 공정 등을 실시하는 것도 가능하다.Meanwhile, the oxide films 23 and 25 are heat-treated after the oxide film 25 is not planarized by a chemical mechanical polishing process or an etch back process, followed by a planarization process, followed by a via hole forming process as a subsequent process. It is also possible to perform a metal wiring forming step or the like.
따라서, 본 발명은 고밀도 플라즈마 화학 기상 증착 공정의 공정 조건을 개선하여 동일층의 인접한 금속배선 사이의 부분에 보이드의 생성 없이 층간 절연막용 고밀도 산화막을 완전히 채울 수 있다. 그러므로, 본 발명은 후속 열처리 공정을 진행하거나 반도체 소자의 제품화 과정에서 상기 보이드로 인한 층간 절연막의 균열 발생, 트랜지스터의 누설전류 증가와 같은 여러 가지 문제점을 해소시키고 나아가 반도체 소자의 신뢰성 저하를 방지시킬 수 있다.Therefore, the present invention can improve the process conditions of the high density plasma chemical vapor deposition process to completely fill the high density oxide film for the interlayer insulating film without generating voids in the portion between adjacent metal wirings of the same layer. Therefore, the present invention can solve various problems such as cracking of the interlayer insulating layer due to voids and increasing leakage current of the transistor during the subsequent heat treatment process or commercialization of the semiconductor device, and further prevent the reliability degradation of the semiconductor device. have.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 층간 절연막 형성 방법은 실리콘 기판 상에 금속배선을 형성하고, 상기 금속배선 사이의 부분과 상기 금속배선 상에 고밀도 산화막을 증착시키고, 일반적인 산화막을 상기 고밀도 산화막 상에 증착시킨다. 이때, 상기 고밀도 산화막은 증착 및 식각비가 1.0 ~ 3.0으로 낮은 공정 조건에서 증착된다.As described above, in the method for forming an interlayer insulating film of a semiconductor device according to the present invention, a metal wiring is formed on a silicon substrate, a high density oxide film is deposited on a portion between the metal wiring and the metal wiring, and the general oxide film is It deposits on a high density oxide film. In this case, the high-density oxide film is deposited under process conditions with a low deposition and etching ratio of 1.0 to 3.0.
따라서, 본 발명은 상기 금속배선의 이격 간격이 좁더라도 상기 금속배선 사이에 보이드의 생성 없이 고밀도 산화막을 완전히 채울 수가 있다. 그 결과, 본 발명은 층간 절연막용 고밀도 산화막 내의 보이드로 인하여 후속의 열처리 공정이나 반도체 소자의 제품화 과정 도중에 층간 절연막의 균열 발생, 트랜지스터의 누설 전류 증가와 같은 불량 현상의 발생을 방지시킬 수 있다. 이는 반도체 소자의 신뢰성 향상을 가져온다.Therefore, the present invention can completely fill the high-density oxide film without generating voids between the metal wires even if the spacing intervals of the metal wires are narrow. As a result, the present invention can prevent the occurrence of defects such as cracking of the interlayer insulating film and increasing leakage current of the transistor during the subsequent heat treatment process or the commercialization process of the semiconductor device due to the voids in the high density oxide film for the interlayer insulating film. This brings about improved reliability of the semiconductor device.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 수정, 변형, 대체도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.Meanwhile, the present invention is not limited to the contents described in the drawings and the detailed description, and various modifications, changes, and substitutions can be made without departing from the spirit of the present invention to those skilled in the art. It is self-evident.
도 1은 종래 기술에 의한 반도체 소자의 층간 절연막에 보이드(void)가 형성된 예를 나타낸 단면도.1 is a cross-sectional view showing an example in which a void is formed in an interlayer insulating film of a semiconductor device according to the prior art.
도 2 내지 도 4는 본 발명에 의한 반도체 소자의 층간 절연막 형성 방법을 나타낸 단면 공정도.2 to 4 are cross-sectional process diagrams showing a method for forming an interlayer insulating film of a semiconductor device according to the present invention.
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