KR100520173B1 - Address hold time control circuit - Google Patents

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Abstract

본 발명은 어드레스 홀드 타임 제어 회로에 관한 것으로써, 특히, 슈도우(Pseudo) SRAM(Static Random Access Memory)에서 어드레스 홀드 타임을 정확히 제어할 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 별도의 지연회로를 사용하지 않고, 어드레스 유효 신호와 어드레스 천이 검출 신호를 이용하여 로직적으로 어드레스 홀드 타임을 제어함으로써 디바이스의 리드/라이트 속도 향상과 더불어 레이아웃 면적을 줄일 수 있도록 한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an address hold time control circuit, and more particularly, to disclose a technique for precisely controlling an address hold time in a pseudo static random access memory (SRAM). To this end, the present invention can logically control the address hold time using an address valid signal and an address transition detection signal without using a separate delay circuit, thereby improving the read / write speed of the device and reducing the layout area. do.

Description

어드레스 홀드 타임 제어 회로{Address hold time control circuit}Address hold time control circuit

본 발명은 어드레스 홀드 타임 제어 회로에 관한 것으로써, 특히, 슈도우(Pseudo) SRAM(Static Random Access Memory)에서 어드레스 홀드 타임을 정확히 제어할 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an address hold time control circuit, and in particular, a technique for precisely controlling an address hold time in a pseudo static random access memory (SRAM).

도 1은 종래의 어드레스 홀드 타임 제어 회로에 관한 구성도이다. 1 is a block diagram of a conventional address hold time control circuit.

종래의 어드레스 홀드 타임 제어 회로는 어드레스 버퍼(1), 활성화부(2), 프리차지부(3) 및 디코더(4)를 구비한다. The conventional address hold time control circuit includes an address buffer 1, an activator 2, a precharge unit 3, and a decoder 4.

어드레스 버퍼(1)는 어드레스 유효 신호 ADVB, 버퍼 인에이블 신호 BUF_EN 및 어드레스 스트로브 신호 ADD_STB에 따라 입력되는 어드레스 ADD를 버퍼링하여 어드레스 천이 검출신호 ATD와 어드레스 디코딩 신호 ADD_DEC를 출력한다. The address buffer 1 buffers the address ADD input according to the address valid signal ADVB, the buffer enable signal BUF_EN, and the address strobe signal ADD_STB to output the address transition detection signal ATD and the address decoding signal ADD_DEC.

활성화부(2)는 어드레스 천이 검출신호 ATD, 칩 선택신호 CS, 레퍼런스 신호 REFB 및 프리차지 신호 PCG에 따라 어드레스 스트로브 신호 ADD_STB와 엑티브 신호 ACT를 출력한다. The activator 2 outputs the address strobe signal ADD_STB and the active signal ACT in accordance with the address transition detection signal ATD, the chip select signal CS, the reference signal REFB, and the precharge signal PCG.

프리차지부(3)는 어드레스 천이 검출신호 ATD에 따라 프리차지 신호 PCG를 활성화부(2)에 출력한다. 디코더(4)는 어드레스 디코딩 신호 ADD_DEC, 엑티브 신호 ACT 및 프리차지 신호 PCG에 따라 워드라인 WL을 인에이블 시킨다. The precharge unit 3 outputs the precharge signal PCG to the activation unit 2 in accordance with the address transition detection signal ATD. The decoder 4 enables the word line WL according to the address decoding signal ADD_DEC, the active signal ACT and the precharge signal PCG.

도 2는 도 1의 활성화부(2)에 관한 상세 회로도이다. FIG. 2 is a detailed circuit diagram of the activator 2 of FIG. 1.

활성화부(2)는 PMOS트랜지스터 P1, NMOS트랜지스터 N1, 래치 R1, 지연부 D, 낸드게이트 ND1,ND2, 인버터 IV3,IV4를 구비한다. The activator 2 includes a PMOS transistor P1, an NMOS transistor N1, a latch R1, a delay unit D, NAND gates ND1, ND2, and inverters IV3, IV4.

여기서, PMOS트랜지스터 P1과 NMOS트랜지스터 N1는 전원전압단과 접지전압단 사이에 직렬 연결된다. PMOS트랜지스터 P1의 게이트 단자는 지연부 D의 출력단과 연결되고, NMOS트랜지스터 N1는 게이트 단자를 통해 어드레스 천이 검출신호 ATD가 인가된다. Here, the PMOS transistor P1 and the NMOS transistor N1 are connected in series between the power supply voltage terminal and the ground voltage terminal. The gate terminal of the PMOS transistor P1 is connected to the output terminal of the delay unit D, and the address transition detection signal ATD is applied to the NMOS transistor N1 through the gate terminal.

래치 R1는 인버터 IV1,IV2를 구비하고, PMOS트랜지스터 P1, NMOS트랜지스터 N1의 공통 드레인 단자로부터 인가되는 신호를 래치하여 엑티브 스탠바이 신호 ACT_STB를 출력한다. The latch R1 includes inverters IV1 and IV2, and latches a signal applied from the common drain terminals of the PMOS transistors P1 and NMOS transistor N1 to output the active standby signal ACT_STB.

낸드게이트 ND1는 칩 선택신호 CS, 레퍼런스 신호 REFB를 낸드연산한다. 낸드게이트 ND2는 엑티브 스탠바이 신호 ACT_STB, 프리차지 신호 PCG 및 인버터 IV3를 통해 반전된 낸드게이트 ND1의 출력신호를 낸드연산한다. The NAND gate ND1 performs a NAND operation on the chip select signal CS and the reference signal REFB. The NAND gate ND2 performs a NAND operation on the output signal of the inverted NAND gate ND1 through the active standby signal ACT_STB, the precharge signal PCG, and the inverter IV3.

지연부 D는 낸드게이트 ND2의 출력신호를 일정시간 지연하여 PMOS트랜지스터 P1의 게이트 단자로 출력한다. 인버터 IV4는 낸드게이트 ND2의 출력신호를 반전하여 엑티브 신호 ACT를 출력한다. The delay unit D delays the output signal of the NAND gate ND2 for a predetermined time and outputs it to the gate terminal of the PMOS transistor P1. The inverter IV4 inverts the output signal of the NAND gate ND2 and outputs the active signal ACT.

이러한 구성을 갖는 종래의 어드레스 홀드 타임 제어 회로는 어드레스 홀드 타임을 제어하기 위해서 어드레스 버퍼(1)에 홀드 타임을 제어하기 위한 지연회로를 사용하여 입력되는 어드레스를 지연시키는 방법이 이용된다. 그런데, 이러한 지연 회로들은 홀드 타임이 0인 경우에 공정 변화(variation) 및 입력 신호 등을 고려하면 실제적으로 상당히 많은 수의 지연 회로가 필요하게 된다. In the conventional address hold time control circuit having such a configuration, a method of delaying an address input using a delay circuit for controlling the hold time to the address buffer 1 is used to control the address hold time. However, these delay circuits require a substantial number of delay circuits in consideration of process variations and input signals when the hold time is zero.

이러한 지연 회로의 증가에 따라 어드레스가 지연된 만큼 리드 및 라이트 엑세스 시간이 늘어나게 되면 타이밍 마진이 충분하지 못하여 디바이스 제작시 상당한 제약이 따르게 되는 문제점이 있다.If the read and write access time increases as the address is delayed due to the increase in the delay circuit, the timing margin is not sufficient, which leads to a significant limitation in device fabrication.

또한, 홀드 타임을 제어하기 위해 사용되는 지연회로들은 주로 사이즈가 큰 인버터, 캐패시터 또는 저항으로 이루어지므로 레이아웃 면적을 많이 차지하게 되는 문제점이 있다. In addition, since the delay circuits used to control the hold time are mainly composed of a large inverter, a capacitor, or a resistor, the delay circuit occupies a large layout area.

본 발명은 어드레스 홀드 타임 제어 회로에 관한 것으로써, 특히, 별도의 지연회로를 사용하지 않고, 어드레스 유효 신호와 어드레스 천이 검출 신호를 이용하여 로직적으로 어드레스 홀드 타임을 제어하여 디바이스의 리드/라이트 속도 향상과 더불어 레이아웃 면적을 줄일 수 있도록 하는데 그 목적이 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an address hold time control circuit. In particular, the address hold time is logically controlled using an address valid signal and an address transition detection signal without using a separate delay circuit, so that the read / write speed of the device can be controlled. The goal is to reduce layout area as well as improve.

상기한 목적을 달성하기 위한 본 발명의 어드레스 홀드 타임 제어 회로는, 어드레스 유효 신호의 활성화 구간동안 입력되는 어드레스를 버퍼링하여 어드레스 천이 검출신호를 활성화시키는 어드레스 버퍼; 어드레스 천이 검출신호에 따라 프리차지 신호를 생성하는 프리차지부; 및 어드레스 유효 신호의 활성화 구간동안 프리차시 신호에 동기하여 엑티브 신호를 활성화시키고, 기설정된 어드레스 셋업 타임 이하에서는 엑티브 신호를 비활성화 상태로 유지하는 활성화부를 구비함을 특징으로 한다. An address hold time control circuit of the present invention for achieving the above object includes an address buffer for activating an address transition detection signal by buffering an address input during an activation period of an address valid signal; A precharge unit generating a precharge signal according to the address transition detection signal; And an activation unit for activating the active signal in synchronization with the pre-chassis signal during the activation period of the address valid signal, and maintaining the active signal in an inactive state at or below a predetermined address setup time.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 3은 본 발명에 따른 어드레스 홀드 타임 제어 회로에 관한 구성도이다. 3 is a block diagram of an address hold time control circuit according to the present invention.

본 발명은 어드레스 버퍼(10), 활성화부(20), 프리차지부(30) 및 디코더(40)를 구비한다. The present invention includes an address buffer 10, an activation unit 20, a precharge unit 30, and a decoder 40.

어드레스 버퍼(10)는 어드레스 유효 신호 ADVB, 버퍼 인에이블 신호 BUF_EN 및 어드레스 스트로브 신호 ADD_STB에 따라 입력되는 어드레스 ADD를 버퍼링하여 어드레스 천이 검출신호 ATD와 어드레스 디코딩 신호 ADD_DEC를 출력한다. The address buffer 10 buffers the address ADD input according to the address valid signal ADVB, the buffer enable signal BUF_EN, and the address strobe signal ADD_STB to output the address transition detection signal ATD and the address decoding signal ADD_DEC.

활성화부(20)는 어드레스 유효 신호 ADVB, 어드레스 천이 검출신호 ATD, 칩 선택신호 CS, 레퍼런스 신호 REFB 및 프리차지 신호 PCG에 따라 어드레스 스트로브 신호 ADD_STB와 엑티브 신호 ACT를 출력한다. The activation unit 20 outputs the address strobe signal ADD_STB and the active signal ACT according to the address valid signal ADVB, the address transition detection signal ATD, the chip select signal CS, the reference signal REFB, and the precharge signal PCG.

프리차지부(30)는 어드레스 천이 검출신호 ATD에 따라 프리차지 신호 PCG를 활성화부(20)에 출력한다. 디코더(40)는 어드레스 디코딩 신호 ADD_DEC, 엑티브 신호 ACT 및 프리차지 신호 PCG에 따라 워드라인 WL을 인에이블 시킨다. The precharge unit 30 outputs the precharge signal PCG to the activation unit 20 in accordance with the address transition detection signal ATD. The decoder 40 enables the word line WL according to the address decoding signal ADD_DEC, the active signal ACT, and the precharge signal PCG.

이러한 구성을 갖는 본 발명의 동작 과정을 간략히 설명하면 다음과 같다. A brief description of the operation process of the present invention having such a configuration is as follows.

어드레스 버퍼(10)는 어드레스 ADD가 천이되면 어드레스 유효 신호 ADVB에 따라 어드레스 천이 검출신호 ATD를 활성화시킨다. 이후에, 프리차지부(30)는 어드레스 천이 검출신호 ATD에 따라 프리차지 신호 PCG를 활성화시킨다. 이에 따라, 디코더(40)는 프리차지 신호 PCG에 따라 워드라인 WL을 프리차지시킨다. The address buffer 10 activates the address transition detection signal ATD according to the address valid signal ADVB when the address ADD transitions. Thereafter, the precharge unit 30 activates the precharge signal PCG in accordance with the address transition detection signal ATD. Accordingly, the decoder 40 precharges the word line WL according to the precharge signal PCG.

활성화부(20)는 어드레스 천이 검출신호 ATD의 활성화시 엑티브 신호 ACT와 어드레스 스트로브 신호 ADD_STB를 활성화시킨다. 어드레스 스트로브 신호 ADD_STB의 활성화시 어드레스 버퍼(10)는 래치되어 있던 어드레스를 어드레스 디코딩 신호 ADD_DEC로써 디코더(40)에 출력한다. The activation unit 20 activates the active signal ACT and the address strobe signal ADD_STB when the address transition detection signal ATD is activated. Upon activation of the address strobe signal ADD_STB, the address buffer 10 outputs the latched address to the decoder 40 as the address decoding signal ADD_DEC.

여기서, 활성화부(20)는 엑티브 신호 ACT를 사용하여 어드레스 버퍼(10)의 어드레스 ADD를 스트로빙하기 위한 스트로브 신호 ADD_STB를 신호를 생성하는데, 이에 대한 상세 회로는 생략하기로 한다. Here, the activator 20 generates a signal of the strobe signal ADD_STB for strobing the address ADD of the address buffer 10 using the active signal ACT, and a detailed circuit thereof will be omitted.

디코더(40)는 엑티브 신호 ACT에 동기하여 어드레스 디코딩 신호 ADD_DEC에 해당하는 워드라인 WL을 인에이블시킨다. The decoder 40 enables the word line WL corresponding to the address decoding signal ADD_DEC in synchronization with the active signal ACT.

결국, 본 발명은 어드레스 유효 신호 ADVB에 따라 유효한 어드레스가 입력될 경우에만 엑티브 신호 ACT를 활성화시켜 어드레스 홀드 타임을 개선할 수 있게 된다. As a result, the present invention can improve the address hold time by activating the active signal ACT only when a valid address is input according to the address valid signal ADVB.

도 4는 도 3의 활성화부(20)에 관한 상세 회로도이다. 4 is a detailed circuit diagram of the activator 20 of FIG. 3.

활성화부(20)는 활성화 제어부(22)와 셋업 제어부(25)를 구비한다. The activation unit 20 includes an activation control unit 22 and a setup control unit 25.

여기서, 활성화 제어부(22)는 PMOS트랜지스터 P2, NMOS트랜지스터 N2, 래치 R2, 지연부(21), 낸드게이트 ND3,ND4, 인버터 IV7,IV8를 구비한다. Here, the activation control unit 22 includes a PMOS transistor P2, an NMOS transistor N2, a latch R2, a delay unit 21, NAND gates ND3, ND4, and inverters IV7, IV8.

PMOS트랜지스터 P2와 NMOS트랜지스터 N2는 전원전압단과 접지전압단 사이에 직렬 연결된다. PMOS트랜지스터 P2의 게이트 단자는 지연부(21)의 출력단과 연결되고, NMOS트랜지스터 N2는 게이트 단자를 통해 어드레스 천이 검출신호 ATD가 인가된다. The PMOS transistor P2 and the NMOS transistor N2 are connected in series between the supply voltage terminal and the ground voltage terminal. The gate terminal of the PMOS transistor P2 is connected to the output terminal of the delay unit 21, and the address transition detection signal ATD is applied to the NMOS transistor N2 through the gate terminal.

래치 R2는 인버터 IV5,IV6를 구비하고, PMOS트랜지스터 P2, NMOS트랜지스터 N2의 공통 드레인 단자로부터 인가되는 신호를 래치하여 엑티브 스탠바이 신호 ACT_STB를 출력한다. The latch R2 includes inverters IV5 and IV6, and latches a signal applied from the common drain terminal of the PMOS transistor P2 and the NMOS transistor N2 to output the active standby signal ACT_STB.

낸드게이트 ND4는 칩 선택신호 CS, 레퍼런스 신호 REFB 및 노드 A의 출력을 낸드연산한다. 낸드게이트 ND3는 엑티브 스탠바이 신호 ACT_STB, 프리차지 신호 PCG 및 인버터 IV7를 통해 반전된 낸드게이트 ND4의 출력신호를 낸드연산한다. The NAND gate ND4 performs a NAND operation on the chip select signal CS, the reference signal REFB, and the output of the node A. The NAND gate ND3 performs a NAND operation on the output signal of the inverted NAND gate ND4 through the active standby signal ACT_STB, the precharge signal PCG, and the inverter IV7.

지연부(21)는 낸드게이트 ND3의 출력신호를 일정시간 지연하여 PMOS트랜지스터 P2의 게이트 단자로 출력한다. 인버터 IV8는 낸드게이트 ND3의 출력신호를 반전하여 엑티브 신호 ACT를 출력한다. The delay unit 21 delays the output signal of the NAND gate ND3 for a predetermined time and outputs it to the gate terminal of the PMOS transistor P2. The inverter IV8 inverts the output signal of the NAND gate ND3 to output the active signal ACT.

또한, 셋업 제어부(25)는 인버터 IV9, IV10, IV13, 낸드게이트 ND5, ND6, 지연부(23), 셋업 지연부(24), 노아게이트 NOR1, PMOS트랜지스터 P3, NMOS트랜지스터 N3 및 래치 R3를 구비한다. The setup controller 25 also includes inverters IV9, IV10, IV13, NAND gate ND5, ND6, delay 23, setup delay 24, NOA gate NOR1, PMOS transistor P3, NMOS transistor N3, and latch R3. do.

여기서, 낸드게이트 ND5는 엑티브 스탠바이 신호 ACT_STB, 인버터 IV9를 통해 반전된 어드레스 유효 신호 ADVB를 낸드연산한다. 지연부(23)는 엑티브 스탠바이 신호 ACT_STB를 일정시간 지연한다. 셋업 지연부(24)는 낸드게이트 ND5의 출력을 일정시간 지연한다. 노아게이트 NOR1는 낸드게이트 ND5의 출력과 셋업 지연부(24)의 출력을 노아연산한다. Here, the NAND gate ND5 performs a NAND operation on the inverted address valid signal ADVB through the active standby signal ACT_STB and the inverter IV9. The delay unit 23 delays the active standby signal ACT_STB for a predetermined time. The setup delay unit 24 delays the output of the NAND gate ND5 for a predetermined time. The NOR gate NOR1 performs a NO operation on the output of the NAND gate ND5 and the output of the setup delay unit 24.

PMOS트랜지스터 P3과 NMOS트랜지스터 N3은 전원전압단과 접지전압단 사이에 직렬 연결된다. PMOS트랜지스터 P3는 게이트 단자를 통해 인버터 IV10의 출력이 인가되고, NMOS트랜지스터 N3는 게이트 단자를 통해 노아게이트 NOR1의 출력이 인가된다. The PMOS transistor P3 and the NMOS transistor N3 are connected in series between the supply voltage terminal and the ground voltage terminal. The output of inverter IV10 is applied to the PMOS transistor P3 through the gate terminal, and the output of the NOR gate NOR1 is applied to the NMOS transistor N3 through the gate terminal.

래치 R3는 인버터 IV11,IV12를 구비하여 PMOS트랜지스터 P3, NMOS트랜지스터 N3의 공통 드레인 단자로부터 인가되는 출력을 래치한다. 인버터 IV13는 래치 R3의 출력을 반전한다. 낸드게이트 ND6는 노드 B의 출력과 노드 C의 출력을 낸드연산한다. Latch R3 includes inverters IV11 and IV12 to latch the output applied from the common drain terminal of PMOS transistor P3 and NMOS transistor N3. Inverter IV13 inverts the output of latch R3. The NAND gate ND6 NAND-operates the output of the node B and the output of the node C.

이러한 구성을 갖는 활성화부(20)의 동작 과정을 도 5의 타이밍도를 참조하여 설명하면 다음과 같다. An operation process of the activation unit 20 having such a configuration will be described below with reference to the timing diagram of FIG. 5.

먼저, 어드레스 버퍼(10)는 어드레스 ADD가 하이로 천이되면 일정시간 이후에 어드레스 유효 신호 ADVB에 따라 어드레스 천이 검출신호 ATD를 활성화시킨다. 이에 따라, 활성화 제어부(22)의 NMOS트랜지스터 N2가 턴온되어 엑티브 스탠바이 신호 ACT_STB가 일정 시간 동안 하이로 래치된다. First, when the address ADD transitions high, the address buffer 10 activates the address transition detection signal ATD according to the address valid signal ADVB after a predetermined time. Accordingly, the NMOS transistor N2 of the activation control unit 22 is turned on so that the active standby signal ACT_STB is latched high for a predetermined time.

이때, 칩 선택신호 CS가 하이이고, 레퍼런스 신호 REFB가 하이인 상태에서 입력 어드레스 ADD가 천이할 경우 엑티브 신호 ACT가 항상 하이가 된다. 그리고, 칩 선택신호 CS가 하이이고, 리프레시 구간이 아닐 경우에 프리차지 신호 PCG가 하이일 경우 엑티브 신호 ACT가 하이 레벨이 된다. At this time, if the input signal ADD transitions while the chip select signal CS is high and the reference signal REFB is high, the active signal ACT is always high. When the chip select signal CS is high and the refresh period is not the refresh period, the active signal ACT becomes high when the precharge signal PCG is high.

엑티브 신호 ACT가 활성화된 상태에서 지연부(22)의 지연시간이 지나면 엑티브 스탠바이 신호 ACT_STB가 디스에이블된다. When the delay time of the delay unit 22 passes after the active signal ACT is activated, the active standby signal ACT_STB is disabled.

또한, 셋업 제어부(25)는 일반적인 동작 모드에서 어드레스 유효 신호 ADVB가 로우가 될 경우에만 노드 A가 하이 상태가 되어 엑티브 신호 ACT가 활성화된다. 그리고, 셋업 제어부(25)는 엑티브 스탠바이 신호 ACT_STB가 어드레스 셋업 시간 이상 활성화될 경우에는 어드레스 유효 신호 ADVB가 하이가 되더라도 노드 B를 통해 노드 A가 하이 레벨을 유지할 수 있도록 한다. In addition, in the normal operation mode, the setup controller 25 makes the node A go high only when the address valid signal ADVB goes low to activate the active signal ACT. When the active standby signal ACT_STB is activated for more than the address setup time, the setup controller 25 allows the node A to maintain the high level even through the node B even if the address valid signal ADVB becomes high.

여기서, 셋업 제어부(25)는 엑티브 스탠바이 신호 ACT_STB가 로우가 될 경우 지연부(23)를 통해 펄스를 생성함으로써 노드 B를 리셋시킨다. 이에 따라, 다음 어드레스 유효 신호 ADVB가 인에이블 되기 이전까지 엑티브 신호 ACT가 활성화되는 것을 방지한다. Here, when the active standby signal ACT_STB becomes low, the setup controller 25 resets the node B by generating a pulse through the delay unit 23. This prevents the active signal ACT from being activated until the next address valid signal ADVB is enabled.

즉, 어드레스 유효 신호 ADVB가 로우인 상태에서 어드레스 ADD가 천이된 경우 어드레스 천이 검출신호 ATD가 활성화된다. 이때, 노드 A가 하이인 상태에서만 엑티브 신호 ACT가 활성화된다. 하지만, 어드레스 유효 신호 ADVB가 하이인 상태에서 어드레스 ADD가 천이된 경우 어드레스 천이 검출신호 ATD가 활성화되지만, 노드 A가 로우 상태이므로 엑티브 신호 ACT가 활성화되지 못함을 알 수 있다. That is, when the address ADD transitions while the address valid signal ADVB is low, the address transition detection signal ATD is activated. At this time, the active signal ACT is activated only when the node A is high. However, when the address ADD transitions while the address valid signal ADVB is high, the address transition detection signal ATD is activated. However, since the node A is low, the active signal ACT is not activated.

도 6은 활성화부(20)에서 어드레스 유효 신호 ADVB가 인에이블 된 후에 어드레스 스큐(Skew)가 발생할 경우 동작 타이밍도를 나타낸다. 6 illustrates an operation timing diagram when an address skew occurs after the address valid signal ADVB is enabled in the activator 20.

도 6의 타이밍도에서 어드레스 스큐가 발생되는 것은 어드레스 유효 신호 ADVB가 인에이블 된 후에 리프레시 동작이 먼저 수행됨을 나타낸다. The occurrence of address skew in the timing diagram of FIG. 6 indicates that the refresh operation is performed first after the address valid signal ADVB is enabled.

이러한 경우 어드레스 유효 신호 ADVB와 엑티브 스탠바이 신호 ACT_STB의 인에이블 구간이 모두 어드레스 셋업 타임 이상이 된다. 이때, 어드레스 버퍼(10)는 어드레스 ADD가 하이로 천이되면 일정시간 이후에 어드레스 유효 신호 ADVB에 따라 어드레스 천이 검출신호 ATD를 활성화시킨다. In this case, both the enable period of the address valid signal ADVB and the active standby signal ACT_STB become longer than the address setup time. At this time, the address buffer 10 activates the address transition detection signal ATD according to the address valid signal ADVB after a predetermined time when the address ADD transitions high.

이에 따라, 활성화 제어부(22)의 NMOS트랜지스터 N2가 턴온되어 엑티브 스탠바이 신호 ACT_STB가 일정 시간 동안 하이로 래치되고, 프리차지 신호 PCG가 하이일 경우 첫번째 엑티브 신호 ACT가 하이 레벨이 된다. Accordingly, when the NMOS transistor N2 of the activation controller 22 is turned on, the active standby signal ACT_STB is latched high for a predetermined time, and when the precharge signal PCG is high, the first active signal ACT becomes high level.

이후에, t3구간에서 어드레스 ADD가 다시 천이하면 t4구간에서 어드레스 천이 검출신호 ATD가 활성화된다. 그리고, 엑티브 스탠바이 신호 ACT_STB는 첫번째 엑티브 동작이 완료될 동안, 즉 다음 프리차지 신호 PCG가 활성화될 때까지 대기 상태를 유지한다. Thereafter, when the address ADD transitions again in the section t3, the address transition detection signal ATD is activated in the section t4. The active standby signal ACT_STB remains in a standby state while the first active operation is completed, that is, until the next precharge signal PCG is activated.

이어서, t5구간에서 노드 B가 하이가 될 경우 어드레스 셋업 타임 이상으로 어드레스 유효 신호 ADVB가 로우 상태를 유지함을 의미한다. 따라서, t6구간에서 어드레스 유효 신호 ADVB가 디스에이블 될 경우에 노드 A를 하이 상태로 유지할 수 있게 된다. Subsequently, when the node B becomes high in the period t5, it means that the address valid signal ADVB remains low for more than the address setup time. Therefore, the node A can be kept high when the address valid signal ADVB is disabled in the period t6.

이후에, t7구간에서 프리차지 신호 PCG가 활성화되면 엑티브 신호 ACT가 활성화된다. 그리고, t8구간에서 노드 B, 노드 A가 모두 로우가 된다. 이에 따라, 다음 어드레스 유효 신호 ADVB가 인에이블되기 이전까지 엑티브 신호 ACT가 활성화되는 것을 방지한다. Thereafter, the active signal ACT is activated when the precharge signal PCG is activated in the period t7. The node B and the node A are both low in the t8 section. This prevents the active signal ACT from being activated until the next address valid signal ADVB is enabled.

이상에서 설명한 바와 같이, 본 발명은 어드레스 유효 신호와 어드레스 천이 검출 신호를 이용하여 로직적으로 어드레스 홀드 타임을 제어함으로써 디바이스의 리드/라이트 속도 향상과 더불어 레이아웃 면적을 줄일 수 있도록 한다. As described above, according to the present invention, the address hold time is logically controlled using the address valid signal and the address transition detection signal, thereby improving the read / write speed of the device and reducing the layout area.

도 1은 종래의 어드레스 홀드 타임 제어 회로에 관한 구성도. 1 is a block diagram of a conventional address hold time control circuit.

도 2는 도 1의 활성화부에 관한 회로도. FIG. 2 is a circuit diagram of an activation unit of FIG. 1. FIG.

도 3은 본 발명에 따른 어드레스 홀드 타임 제어 회로에 관한 구성도. 3 is a block diagram of an address hold time control circuit according to the present invention;

도 4는 도 3의 활성화부에 관한 회로도. 4 is a circuit diagram of an activation unit of FIG. 3.

도 5 및 도 6은 본 발명에 따른 어드레스 홀드 타임 제어 회로에 관한 동작 타이밍도. 5 and 6 are operation timing diagrams related to the address hold time control circuit according to the present invention;

Claims (5)

어드레스 유효 신호의 활성화 구간동안 입력되는 어드레스를 버퍼링하여 어드레스 천이 검출신호를 활성화시키는 어드레스 버퍼;An address buffer configured to activate an address transition detection signal by buffering an address input during an activation period of the address valid signal; 상기 어드레스 천이 검출신호에 따라 프리차지 신호를 생성하는 프리차지부; 및 A precharge unit generating a precharge signal according to the address transition detection signal; And 상기 어드레스 유효 신호의 활성화 구간동안 상기 프리차시 신호에 동기하여 엑티브 신호를 활성화시키고, 기설정된 어드레스 셋업 타임 이하에서는 상기 엑티브 신호를 비활성화 상태로 유지하는 활성화부를 구비함을 특징으로 하는 어드레스 홀드 타임 제어 회로.And an activation unit for activating an active signal in synchronization with the pre-time signal during an activation period of the address valid signal, and maintaining the active signal in an inactive state at or below a predetermined address setup time. . 제 1항에 있어서, 상기 활성화부는 The method of claim 1, wherein the activator 상기 어드레스 천이 검출 신호를 일정시간 래치하여 얻어진 엑티브 스탠바이 신호와 상기 어드레스 유효 신호를 논리연산하여, 상기 어드레스 유효 신호의 활성화 구간동안에만 하이 신호를 출력하는 셋업 제어부; 및 A setup controller which logically operates the active standby signal and the address valid signal obtained by latching the address transition detection signal for a predetermined time, and outputs a high signal only during an activation period of the address valid signal; And 상기 엑티브 스탠바이 신호, 상기 프리차지 신호 및 상기 셋업 제어부의 출력이 모두 하이일 경우 상기 엑티브 신호를 활성화 시키는 활성화 제어부를 구비함을 특징으로 하는 어드레스 홀드 타임 제어 회로.And an activation controller for activating the active signal when the active standby signal, the precharge signal, and the output of the setup controller are all high. 제 1항 또는 제 2항에 있어서, 상기 활성화부는 The method according to claim 1 or 2, wherein the activator 상기 어드레스 유효 신호가 활성화 상태이고 상기 엑티브 스탠바이 신호가 하이일 경우 상기 프리차지 신호에 따라 상기 엑티브 신호를 활성화시키고, 상기 엑티브 스탠바이 신호가 상기 기설정된 어드레스 셋업 타임 이상으로 활성화될 경우 상기 어드레스 유효 신호와 상관없이 상기 엑티브 신호를 활성화시킴을 특징으로 하는 어드레스 홀드 타임 제어 회로.When the address valid signal is active and the active standby signal is high, the active signal is activated according to the precharge signal, and when the active standby signal is activated beyond the preset address setup time, Address hold time control circuit, characterized in that to activate the active signal irrespective of the above. 제 2항에 있어서, 상기 셋업 제어부는 The method of claim 2, wherein the setup control unit 상기 어드레스 유효 신호와 상기 엑티브 스탠바이 신호를 낸드연산하는 제 1낸드게이트;A first NAND gate NAND-operating the address valid signal and the active standby signal; 상기 낸드게이트의 출력을 상기 기설정된 어드레스 셋업 타임 동안 지연하는 셋업 지연부;A setup delay unit delaying an output of the NAND gate for the preset address setup time; 상기 제 1낸드게이트의 출력과 상기 셋업 지연부의 출력을 노아연산하는 노아게이트;A NOA gate for performing a NO operation on the output of the first NAND gate and the output of the setup delay unit; 상기 엑티브 스탠바이 신호를 일정시간 동안 지연하는 지연부;A delay unit delaying the active standby signal for a predetermined time; 상기 지연부와 상기 노아게이트의 출력 상태에 따라 전원전압 또는 접지전압을 공급하는 제 1 및 제 2구동소자;First and second driving devices configured to supply a power supply voltage or a ground voltage according to an output state of the delay unit and the noah gate; 상기 제 1 및 제 2구동소자의 출력을 일정시간 래치하는 래치; 및 A latch configured to latch the output of the first and second driving elements for a predetermined time; And 상기 래치의 출력과 상기 어드레스 유효 신호를 낸드연산하는 제 2낸드게이트를 구비함을 특징으로 하는 어드레스 홀드 타임 제어 회로.And a second NAND gate NAND-operating the output of the latch and the address valid signal. 제 4항에 있어서, 상기 활성화 제어부는 The method of claim 4, wherein the activation control unit 상기 제 2낸드게이트의 출력과 칩 선택신호 및 레퍼런스 신호를 낸드연산하는 제 3낸드게이트를 더 구비함을 특징으로 하는 어드레스 홀드 타임 제어 회로. And a third NAND gate for NAND-operating the output of the second NAND gate and a chip select signal and a reference signal.
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