KR100513314B1 - 무급전 소자를 구비한 칩 안테나 - Google Patents

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Abstract

본 발명은 이동 통신 단말기 및 LAN(Local Area Network), 불루투스(Bluetooth) 등에 사용되는 칩 안테나에 관한 것으로, 특히 도체패턴과 전자기적 결합을 형성하는 무급전소자(Parasitic element)를 사용하여 급전단자와 연결된 도체패턴과 무급전소자 사이에 이중 및 다중 공진이 발생되도록 하는 무급전 소자를 구비한 칩 안테나에 관한 것으로,
본 발명은 서로 대향하는 상면 및 하면, 그리고 상기 상,하면 사이의 측면으로 이루어지고, 유전체 및 자성체 재료중 어느 하나를 포함하여 형성되는 베이스 블록; 상기 베이스 블록의 일부에 형성된 역 F형의 제1 도체패턴; 및 상기 베이스 블록의 다른 일부에 형성되고, 상기 제1 도체패턴에 병렬로 연결된 역 L형의 제2 도체패턴; 상기 제1 도체패턴 및 제2 도체패턴 각각으로부터 일정 간격을 두고 형성하고, 상기 제1 및 제2 도체패턴과 전자기적 결합을 형성하는 무급전 소자를 구비함을 요지로 하며, 이러한 본 발명에 의하면, 소형이면서도 대역폭(bandwidth)을 보다 광대역으로 개선할 수 있고, 또한 사용 주파수대역 주변에 구조적 공진에 의해 형성되는 피크(paak)를 제거할 수 있다.

Description

무급전 소자를 구비한 칩 안테나{CHIP ANTENNA WITH PARASITIC ELEMENTS}
본 발명은 이동 통신 단말기 및 LAN(Local Area Network), 불루투스(Bluetooth) 등에 사용되는 칩 안테나에 관한 것으로, 특히 도체패턴과 전자기적 결합을 형성하는 무급전소자(Parasitic element)를 사용하여 급전단자와 연결된 도체패턴과 무급전소자 사이에 이중 및 다중 공진이 발생되도록 함으로서, 소형이면서도 대역폭(bandwidth)을 보다 광대역으로 개선할 수 있고, 또한 사용 주파수대역 주변에 구조적 공진에 의해 형성되는 피크(paak)를 제거할 수 있는 무급전 소자를 구비한 칩 안테나에 관한 것이다.
일반적으로, 알려져 있는 이동통신용 기기는, 휴대전화 본체와, 상기 휴대전화본체의 상부에 돌출되어 설치되는 막대형 안테나로 구성되어, 전파를 송수신하는데 사용되고, 상기 안테나의 공진 주파수는 안테나를 구성하는 전도체의 전체 길이에 따라 결정된다. 그러나 상기와 같은 이동통신용 기기용 안테나는, 안테나가 외부로 돌출되어, 이동통신기기의 소형화에 역행하게 되는 단점이 있는 것이다.
이러한 단점을 개선하기 위한 종래의 칩 안테나는 도 1에 도시한 바와 같으며, 도 1은 종래의 칩 안테나의 투명 사시도이다.
도 1을 참조하면, 종래의 칩 안테나는 유전체 재료로서 구성되는 기체(1)와 상기 기체의 내부 및 표면에 헬리컬 형상으로 형성되면서, 이중의 도체패턴이 평행하게 배열되는 도체(2) 및 상기 도체에 전압을 인가하도록 기체(1)의 표면에 설치되는 급전단자(3)를 구비하고, 상기 도체(2)는, 하나의 도체패턴과, 다른 하나의 도체패턴은 역전부(2a)에 의해 상호 연결하는 구성으로 이루어진다.
이러한 종래의 칩 안테나는 안테나의 공진 주파수(fo)는 전도체의 턴 수(L)이 증가하면 떨어지고 또한 전도체의 턴수(L)와 안테나의 대역폭(BW)과는 서로 반비례 관계에 있기 때문에 종래의 칩 안테나에서는 1개의 도체를 도중에 상기 역전부(2a)에 의해 2겹의 도체로 평행하게 형성하여 도체의 턴수(L)가 증가하지 않으면서 도체와 그라운드와의 대향면적을 크게 하여 여기서 발생하는 커패시턴스(C)를 증대시켜 대역폭을 넓혔다.
그러나, 상기와 같은 종래의 안테나는, 확대되는 밴드폭이 크지 않고, 평행한 도체패턴 사이의 거리에 따라 인테나의 특성이 크게 차이가 나게 되어, 신뢰성을 저하시키게 되는 단점이 있는 것이다.
도 2는 종래의 다른 칩 안테나의 투명 사시도로서, 도 2를 참조하면, 종래의 다른 칩 안테나는 서로 대향하는 상면과 하면 및 상기 상,하면 사이의 측면으로 이루어지고, 유전체 및 자성체 재료중 어느 하나를 포함하여 형성되는 베이스 블록(10)과, 상기 베이스 블록(10)의 일부에 형성된 역 F형의 제1 도체패턴(11)과, 상기 베이스 블록(10)의 일부에 형성된 역 L형의 제2 도체패턴(12)을 포함하며, 상기 제1 도체패턴(11) 및 상기 제2 도체패턴(12)은 서로 병렬로 연결되어 있다. 또한, 상기 제1 도체패턴(11)에 급전단자(14) 및 접지단자(15)가 연결되어 형성되어 있다. 도 2에 도시된 바와 같은 종래의 칩 안테나는 안테나의 특성 변화 없이 안테나를 소형화 할수 있는 장점이 있으며, 또한, 각각의 공진 주파수를 갖는 칩 안테나 도체패턴의 공진 주파수를 근접시켜, 단일 주파수에서 밴드폭을 향상시킬 수 있다는 장점이 있다.
삭제
그러나, 이러한 종래의 다른 칩 안테나는 초소형화 됨에 따라 구조적, 재료적인 요소로 인하여 안테나 특성이 저하되고, 2개의 독립적인 도체패턴만으로는 이중 및 다중 공진을 발생시키기 어려우므로, 대역폭 및 이득을 개선하는데 한계가 있다는 문제점이 있었다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 도체패턴과 전자기적 결합을 형성하는 무급전소자(Parasitic element)를 사용하여 급전단자와 연결된 도체패턴과 무급전소자 사이에 이중 및 다중 공진이 발생되도록 하는 무급전 소자를 구비한 칩 안테나를 제공하는데 있다.
또한, 본 발명의 다른 목적은 소형이면서도 대역폭(bandwidth)을 보다 광대역으로 개선할 수 있고, 또한 사용 주파수대역 주변에 구조적 공진에 의해 형성되는 피크(paak)를 제거할 수 있는 무급전 소자를 구비한 칩 안테나를 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위해서, 본 발명은 서로 대향하는 상면 및 하면, 그리고 상기 상,하면 사이의 측면으로 이루어지고, 유전체 및 자성체 재료중 어느 하나를 포함하여 형성되는 베이스 블록; 상기 베이스 블록의 일부에 형성된 역 F형의 제1 도체패턴; 및 상기 베이스 블록의 다른 일부에 형성되고, 상기 제1 도체패턴에 병렬로 연결된 역 L형의 제2 도체패턴; 상기 제1 도체패턴 및 제2 도체패턴 각각으로부터 일정 간격을 두고 형성하고, 상기 제1 및 제2 도체패턴과 전자기적 결합을 형성하는 무급전 소자를 구비한 것을 특징으로 하는 칩 안테나를 제공한다.
또한, 본 발명의 다른 실시형태에서는, 유전체 및 자성체 재료중 어느 하나를 포함하여 직방체로 형성되는 베이스 블록; 상기 베이스블록의 일부를 나선상으로 감싸도록 형성되는 측면전극과, 상기 측면전극에 연결되는 상부전극 및 하부전극을 갖고, 상기 상부전극 및 하부전극에 각각 절곡부가 형성되는 제1 도체패턴; 상기 상부 및 하부전극 사이의 베이스블록의 내부에 형성되고, 상기 제1 도체패턴과 병렬로 연결된 제2 도체패턴; 상기 베이스블록의 상단부에 형성하고, 상기 제1 도체패턴의 상부전극에 연결하여 임피던스를 조절하기 위한 임피던스 조절전극; 상기 임피던스 조절전극에 연결된 급전단자; 상기 제1 도체패턴의 측면전극에 연결된 접지단자; 및 상기 제1 도체패턴 및 제2 도체패턴 각각으로부터 일정 간격을 두고 형성하고, 상기 제1 및 제2 도체패턴과 전자기적 결합을 형성하는 무급전 소자를 포함하여 구성됨을 특징으로 하는 칩 안테나를 제공한다.
또한, 본 발명의 또 다른 실시형태에서는, 유전체 및 자성체 재료중 어느 하나를 포함하여 직방체로 형성되는 베이스 블록; 상기 베이스블록의 일부를 나선상으로 감싸도록 형성되는 측면전극과, 상기 측면전극에 연결되는 상부전극 및 하부전극을 갖고, 상기 상부전극 및 하부전극에 각각 절곡부가 형성되는 제1 도체패턴; 상기 상부 및 하부전극 사이의 베이스블록의 내부에 형성되고, 상기 제1 도체패턴과 병렬로 연결된 제2 도체패턴; 상기 제1 도체패턴에 연결되는 급전단자 및 접지단자; 및 상기 베이스블록의 상단부에 형성하고, 상기 제1 도체패턴의 상부전극에 연결하여 임피던스를 조절하기 위한 임피던스 조절전극; 상기 베이스 블록의 상부에 형성한 절연층; 상기 절연층 상에 형성한 무급전패턴을 포함하는 무급전 패턴층을 포함하여 구성됨을 특징으로 하는 칩 안테나를 제공한다.
또한, 본 발명의 또 다른 실시형태에서는, 유전체 및 자성체 재료중 어느 하나를 포함하여 복수의 층으로 적층된 직방체로 형성되는 베이스 블록; 상기 베이스블록의 일부를 나선상으로 감싸도록 형성되는 측면전극과, 상기 측면전극에 연결되는 상부전극 및 하부전극을 갖고, 상기 상부전극 및 하부전극에 각각 절곡부가 형성되는 제1 도체패턴; 상기 상부 및 하부전극 사이의 베이스블록의 내부에 형성되고, 상기 제1 도체패턴과 병렬로 연결된 제2 도체패턴; 상기 베이스블록의 상단부에 형성하고, 상기 제1 도체패턴의 상부전극에 연결하여 임피던스를 조절하기 위한 임피던스 조절전극; 상기 임피던스 조절전극에 연결된 급전단자; 상기 제1 도체패턴의 측면전극에 연결된 접지단자; 및 상기 제1 도체패턴의 하부전극이 형성된 층과 하부전극이 형성된 층 사이의 적어도 하나의 층의 일부에 형성하고, 상기 제1 및 제2 도체패턴과 전자기적 결합을 형성하는 무급전 패턴을 구비함을 특징으로 하는 칩 안테나를 제공한다.
상기 본 발명의 다양한 실시형태 중 적어도 둘이상을 결합하여 하나의 칩 안테나로 구현할 수 있으며, 이는 전술한 본 발명의 실시형태를 참조하면 당업자에게 자명하다.
이하, 본 발명의 각 실시예에 대한 동작을 첨부도면에 의거하여 하기에 상세히 설명한다.
도 3은 본 발명의 제1실시형태에 따른 칩 안테나의 투명 시시도로서, 도 3을 참조하면, 본 실시형태에 따른 칩 안테나(20)는 서로 대향하는 상면 및 하면, 그리고 상기 상,하면 사이의 측면으로 이루어지고, 유전체 및 자성체 재료중 어느 하나를 포함하여 직방체로 형성되는 베이스 블록과, 상기 베이스블록의 일부를 나선상으로 감싸도록 형성되는 측면전극(21b)과, 상기 측면전극(21b)에 연결되는 상부전극(21a) 및 하부전극(21c)을 갖고, 상기 상부전극(21a) 및 하부전극(21c)에 각각 절곡부가 형성되는 제1 도체패턴(21)과, 상기 상부 및 하부전극(21a,21c) 사이의 베이스블록의 내부에 형성되고, 상기 제1 도체패턴(21)과 병렬로 연결된 제2 도체패턴(22)과, 상기 베이스블록의 상단부에 형성하고, 상기 제1 도체패턴(61)의 상부전극(61a)에 연결하여 임피던스를 조절하기 위한 임피던스 조절전극(23)과, 상기 임피던스 조절전극(23)에 연결된 급전단자(24)와, 상기 제1 도체패턴(21)의 측면전극(21b)에 연결된 접지단자(25)와, 그리고, 상기 제1 도체패턴(21) 및 제2 도체패턴(22) 각각으로부터 일정 간격을 두고 형성하고, 상기 제1 및 제2 도체패턴(21,22)과 전자기적 결합을 형성하는 무급전 소자(27)를 구비한다. 또한, 상기 베이스블록의 하면 단부에는 장착시 기판에 고정하기 위한 고정단자(26)가 형성되어 있다.
상기 베이스 블록은 상기한 바와같이 실질적으로 직방체로 형성되는 것이 바람직하지만, 직방체가 아니더라도 기판의 장착할 수 있는 구조이면 충분하다.
상기 제1 도체패턴(21)은 단위패턴이 반복되는 패턴으로서, 이 단위 패턴은 상부전극(21a), 측면전극(21b) 및 하부전극(21c)이 연결되는 나선형 형상으로 이루어지는 것이 바람직하고, 상기 제1 도체패턴에 형성되는 절곡부는 실질적으로 90도 방향으로 절곡되며, 상기 측면전극(21b)은 상기 베이스 블록의 상면 및 하면에 대하여 수직으로 형성되며, 상기 상부전극 및 하부전극은 양 단부가 각각 측면전극에 연결된 "L'자형으로 형성되는 것이 바람직하다.
도 4는 도 3의 분해 사시도이고, 도 5a,5b는 도 3의 칩 안테나의 평면도 및 정면도이다.
도 4 및 도 5a,5b를 참조하면, 상기 무급전 소자(27)는 원기둥 또는 사각기둥 등과 같은 수직방향의 기둥형상으로, 상기 상부전극들의 반복되는 단위 패턴들 사이중 적어도 하나에 형성되고, 바람직하게는 상기 무급전 소자(27)는 도 5a 및 도 5b에 도시한 바와 같이 상기 상부전극들의 반복되는 단위 패턴들 사이에 각각 하나씩 형성될 수 있다. 이와 같은 무급전 소자(27)는 상기 제1 및 제2 도체패턴(21,22)와의 전자기적 결합으로 이중 및 다중 공진을 발생시켜서 실제적으로 대역폭이 확대된다.
상기 제2 도체패턴(22)은 수직으로 절곡된 민더라인 형상 또는 헬리컬 형상으로 형성되는 것이 바람직하지만, 선형이나 평판형상으로 이루어질 수도 있고, 또한, 상기 제1 도체패턴(22)은 상기 베이스 블록의 외측을 감싸도록 권취되어 형성될 수 있고, 또는 상기 상부전극 및 상기 하부전극 중 어느 하나가 상기 베이스 블록의 내측에 형성될 수 있다. 즉, 상기 제2 도체패턴은 상기 나선상으로 권취된 제1 도체패턴의 내부에 위치토록 형성될 수 있으며, 이외에도 상기 제1 도체패턴 외측에 형성될 수 있다.
그리고, 상기 급전단자 및 접지단자(24,25)는 상기 제1 도체패턴(21)의 일단으로부터 연장되어 병렬로 연결되는 것이 바람직하고, 또한, 상기 베이스 블록의 어느 한쪽의 측면에 형성될 수 있다.
상기 급전단자(24)는 상기 제1 도체패턴(21)의 일단으로부터 상기 베이스 블록의 상면, 측면 및 하면으로 연장되어 상기 베이스 블록의 일부를 둘러싸도록 형성될 수 있다. 그리고, 상기 접지단자(25)는 상기 도체패턴의 일단으로부터 상기 베이스 블록의 상면, 측면 및 하면으로 연장되어 상기 베이스 블록의 일부를 둘러싸도록 형성될 수 있고, 또는 상기 베이스 블럭의 단부에 인접하여 형성될 수 있으며, 또는 상기 도체패턴과 상기 접지 단자의 사이에 형성될 수 있다.
상기 임피던스 조절단자(23)는 상기 제1 도체패턴(61)의 상부전극(61a)에 연결되어 있으며, 이 임피던스 조절단자(23)를 통해서 임피던스를 조절할 수 있다.
본 실시예에서 언급한 베이스 블록, 제1 및 제2 도체패턴, 급전단자 및 접지단자, 임피던스 조절단자는 본 발명의 다른 실시예에서도 동일한 구조 및 기능을 갖으며, 이와 같이 본 발명의 전체 실시예에서 동일한 구조 및 기능을 행하는 요소(element)에 대해서는 이하 그 자세한 설명을 생략한다.
도 6은 본 발명의 제2실시형태에 따른 칩 안테나의 투명 사시도이고, 도 7은 도 6의 분해 사시도이다.
도 6 및 도 7을 참조하면, 본 실시형태에 따른 칩 안테나는 유전체 및 자성체 재료중 어느 하나를 포함하여 직방체로 형성되는 베이스 블록과, 상기 베이스블록의 일부를 나선상으로 감싸도록 형성되는 측면전극(61b)과, 상기 측면전극(61b)에 연결되는 상부전극(61a) 및 하부전극(61c)을 갖고, 상기 상부전극(61a) 및 하부전극(61c)에 각각 절곡부가 형성되는 제1 도체패턴(61)과, 상기 상부 및 하부전극(61a,61c) 사이의 베이스블록의 내부에 형성되고, 상기 제1 도체패턴(61)과 병렬로 연결된 제2 도체패턴(62)과, 상기 베이스블록의 상단부에 형성하고, 상기 제1 도체패턴(61)의 상부전극(61a)에 연결하여 임피던스를 조절하기 위한 임피던스 조절전극(63)과, 상기 임피던스 조절전극(63)에 연결된 급전단자(64)와, 상기 제1 도체패턴(61)의 측면전극(61b)에 연결된 접지단자(65)와, 상기 베이스 블록의 상부에 형성한 절연층(S11)과, 상기 절연층(S11) 상에 형성한 무급전패턴(67)을 포함하는 무급전 패턴층(S12)을 포함한다. 또한, 상기 베이스블록의 하면 단부에는 장착시 기판에 고정하기 위한 고정단자(66)가 형성되어 있다.
상기 무급전 패턴(67)은 상기 무급전 패턴층(S12)의 전체 또는 일부에 형성될 수 있으며, 이 무급전 패턴(67)은 하부의 제1 및 제2 도체패턴(61,62)과 전자기적 결합을 형성하고, 이러한 상기 무급전 패턴(67)와 하부의 제1 및 제2 도체패턴(61,62)과의 전자기적 결합에 의해서 이중 및 다중 공진이 발생되며, 이에 따라 이중 및 다중 공진에 의한 공진점이 넓게 분포되어 결국 무급전 소자를 사용하지 않은 종래의 칩 안테나에 비해서 광대역을 형성하게 된다.
도 8은 본 발명의 제3 실시형태에 따른 칩 안테나의 분해 사시도이다.
도 8을 참조하면, 본 발명의 제3 실시형태에 따른 칩 안테나는 유전체 및 자성체 재료중 어느 하나를 포함하여 복수의 층으로 적층된 직방체로 형성되는 베이스 블록과, 상기 베이스블록의 일부를 나선상으로 감싸도록 형성되는 측면전극과, 상기 측면전극에 연결되는 상부전극 및 하부전극을 갖고, 상기 상부전극 및 하부전극에 각각 절곡부가 형성되는 제1 도체패턴과, 상기 상부 및 하부전극 사이의 베이스블록의 내부에 형성되고, 상기 제1 도체패턴과 병렬로 연결된 제2 도체패턴과, 상기 제1 도체패턴에 연결되는 급전단자 및 접지단자와, 상기 베이스블록의 상단부에 형성하고, 상기 제1 도체패턴의 상부전극에 연결하여 임피던스를 조절하기 위한 임피던스 조절전극과, 상기 제1 도체패턴의 하부전극이 형성된 층과 하부전극이 형성된 층 사이의 적어도 하나의 층의 일부에 형성하고, 상기 제1 및 제2 도체패턴과 전자기적 결합을 형성하는 무급전 패턴을 포함한다.
본 발명의 적용되는 베이스 블록은 실질적으로는 복수의 층(S1-SN)으로 적층된 직방체로 이루어지는데, 이때, 최상층에 제1 도체패턴의 상부전극이 형성되고, 최하층에 제1 도체패턴의 하부전극이 형성되며, 이들 상부전극 및 하부 전극은 적층된 구조의 베이블럭의 측면에 형성된 측면전극, 또는 중간의 복수의 기판에 비아홀을 형성하고, 이 비아홀에 형성한 측면전극을 통해서 서로 전기적으로 연결될 수 있으며, 이러한 내용은 본 발명의 전체 실시형태에 적용될 수 있다.
도 8에 도시한 바와 같이, 본 실시형태에 따른 무급전 패턴(68)은 상기 제1 도체패턴의 상부전극이 형성된 층(SN)과 상기 제2 도체 패턴이 형성된 층(SN-M) 사이의 적어도 하나의 층에 형성될 수 있고, 또는 상기 무급전 패턴은 상기 제2 도체 패턴이 형성된 층(SN-M)과 상기 제1 도체패턴의 하부전극이 형성된 층(S1) 사이의 적어도 하나의 층에 형성될 수 있다. 그리고, 본 실시형태에 따른 무급전 패턴(68)은 상기 제1 도체패턴의 상부전극이 형성된 층(SN)과 상기 제2 도체 패턴이 형성된 층(SN-M) 사이의 적어도 하나의 층, 동시에, 상기 제2 도체 패턴이 형성된 층(SN-M)과 상기 제1 도체패턴의 하부전극이 형성된 층(S1) 사이의 적어도 하나의 층에 형성될 수 있다.
상기 무급전 패턴(68)은 형성되는 층의 일부에 형성될 수 있으며, 그 패턴이나 형상에 특별히 한정되지 않으며, 본 발명의 제2 실시형태에서 설명한 바와같이, 상기 무급전 패턴(68)과 하부의 제1 및 제2 도체패턴과의 전자기적 결합에 의해서 이중 및 다중 공진이 발생되며, 이에 따라 이중 및 다중 공진에 의한 공진점이 넓게 분포되어 결국 무급전 소자를 사용하지 않은 종래의 칩 안테나에 비해서 광대역을 형성하게 된다.
도 9a는 본 발명의 제1 실시형태의 칩 안테나의 정재파비 특성도이고, 도 9b는 도 2의 종래 칩안테나의 정재파비 특성도로서, 도 9a 및 도 9b는 1,0GHz~4.0GHz에 대한 정재파비(VSWR)에 대한 특성 그래프로서, 도 9b를 참조하면, 종래의 칩 안테나에서는 구조적 공진에 의해 형성되는 피크(peak), 즉 기생 공진이 발생되지만, 도 9a를 참조하면, 본 발명에 따라 구조적 공진에 의해 형성되는 피크(peak)가 급전소자와 무급전 소자간의 전자기적 결합(EMC), 즉 전자기적 필드의 상호작용으로 상쇄됨을 알 수 있다.
전술한 바와 같이, 도 1에 도시된 비와 같은 종래 칩 안테나는 급전소자들이 병렬구조로 전자기의 이동 경로가 같기 때문에 이중 및 다중 공진을 발생시켜 대역폭을 광대역화 하기가 어려웠고, 또한, 도 2에 도시된 종래의 다른 칩 안테나는 초소형화 됨에 따라 구조적, 재료적인 요소로 인하여 안테나 특성이 저하되고, 2개의 독립적인 도체패턴만으로는 이중 및 다중 공진을 발생시키기 어려우므로, 대역폭 및 이득을 개선하는데 한계가 있다는 문제점이 있었다.
따라서, 본 발명의 칩 안테나는 소형화된 칩 안테나의 대역폭을 향상을 목적으로 무급전소자를 채용하고, 급전단자와 연결된 도체패턴과 무급전 소자 사이에 이중 및 다중 공진을 발생시켜 대역폭을 더욱 광대역화 할 수 있다. 또한, 급전구조 및 외부 크기 변화에 따른 임피던스 변화 없이 주파수 대역폭을 증가시킬 수 있다. 형성된 무급전소자의 크기와 간격을 조절하여 무급전소자와 전도체인 방사소자 사이에서 상호 발생되는 커풀링에 의해 이중 및 다중 공진을 발생시켜 칩 안테나의 광대역화를 구현하였다. 또한 사용 주파수 대역 주변에 발생되는 방사 효율이 낮은 기생공진을 무급전소자와 전도체 방사소자 간에 적절한 필드 정합으로 제거시켜 세트 장착시 일어날 수 있는 오작동의 위험요소를 제거하였다.
상술한 바와 같은 본 발명에 따르면, 도체패턴과 전자기적 결합을 형성하는 무급전소자(Parasitic element)를 사용하여 급전단자와 연결된 도체패턴과 무급전소자 사이에 이중 및 다중 공진이 발생되도록 함으로서, 소형이면서도 대역폭(bandwidth)을 보다 광대역으로 개선할 수 있고, 또한 사용 주파수대역 주변에 구조적 공진에 의해 형성되는 피크(paak)를 제거할 수 있는 효과가 있다.
즉, 무급전 소자를 사용하여 칩 안테나의 사용주파수 대역폭(Bandwidth)을 증가시킬 수 있고, 사용 주파수 대역 주변에 방사 효율이 낮은 기생공진을 제거시켜 세트 장착 시 일어날 수 있는 오작동의 위험요소를 제거할 수 있다.
이상의 설명은 본 발명의 구체적인 실시 예에 대한 설명에 불과하고, 본 발명은 이러한 구체적인 실시 예에 한정되지 않으며, 또한, 본 발명에 대한 상술한 구체적인 실시 예로부터 그 구성의 다양한 변경 및 개조가 가능하다는 것을 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 쉽게 알 수 있다.
도 1은 종래의 칩 안테나의 투명 사시도이다.
도 2는 종래의 다른 칩 안테나의 투명 사시도이다.
도 3은 본 발명의 제1실시형태에 따른 칩 안테나의 투명 시시도이다.
도 4는 도 3의 분해 사시도이다.
도 5a,5b는 도 3의 칩 안테나의 평면도 및 정면도이다.
도 6은 본 발명의 제2실시형태에 따른 칩 안테나의 투명 사시도이다.
도 7은 도 6의 분해 사시도이다.
도 8은 본 발명의 제3 실시형태에 따른 칩 안테나의 분해 사시도이다.
도 9a는 본 발명의 제1 실시형태의 칩 안테나의 정재파비 특성도이고, 도 9b는 도 2의 종래 칩안테나의 정재파비 특성도이다.
* 도면의 주요부분에 대한 부호의 설명 *
20,60 : 베이스 블록 21,61 : 제1 도체패턴
22,62 : 제2 도체패턴 23,63 : 임피던스 조절전극
24,64 : 급전단자 25,65 : 접지단자
26,66 : 고정단자 27 : 무급전 소자
67,68 : 무급전 패턴 S1,SN : 보텀 및 탑층
S1+K,SN-M,SN-K : 중간층 S11 : 절연층
S12 : 패턴층

Claims (29)

  1. 서로 대향하는 상면 및 하면, 그리고 상기 상,하면 사이의 측면으로 이루어지고, 유전체 및 자성체 재료중 어느 하나를 포함하여 직방체로 형성되는 베이스 블록;
    상기 베이스 블록의 일부를 나선상으로 감싸도록 형성된 역 F형의 제1 도체패턴; 및
    상기 제1 도체패턴의 내부에 형성되고, 상기 제1 도체패턴에 병렬로 연결된 제2 도체패턴; 및
    상기 제1 도체패턴 및 제2 도체패턴 각각으로부터 일정 간격을 두고, 상기 베이스블록의 상면 및 하면에 대해 수직방향의 기둥형상으로 형성되고, 상기 제1 및 제2 도체패턴과 전자기적 결합을 형성하는 무급전 소자
    를 구비한 것을 특징으로 하는 칩 안테나.
  2. 삭제
  3. 제 1항에 있어서, 상기 제1 도체패턴은
    상기 베이스 블록의 길이방향으로 연장된 도체 패턴과,
    상기 도체패턴의 일측에 연결된 급전단자 및
    상기 도체패턴의 타측에 연결된 접지단자를 포함하는 것을 특징으로 하는 칩 안테나.
  4. 제 3항에 있어서, 상기 제2 도체패턴은
    상기 제1 도체패턴의 급전단자의 일부분에 연결되고, 상기 베이스 블록의 길이방향으로 연장되어 형성되는 것을 특징으로 하는 칩 안테나.
  5. 삭제
  6. 서로 대향하는 상면 및 하면, 그리고 상기 상면 및 하면 사이의 측면으로 이루어지고, 유전체 및 자성체 재료중 어느 하나를 포함하여 직방체로 형성되는 베이스 블록;
    상기 베이스블록의 일부를 나선상으로 감싸도록 형성되는 측면전극과, 상기 측면전극에 연결되는 상부전극 및 하부전극을 갖고, 상기 상부전극 및 하부전극에 각각 절곡부가 형성되는 제1 도체패턴;
    상기 상부 및 하부전극 사이의 베이스블록의 내부에 형성되고, 상기 제1 도체패턴과 병렬로 연결된 제2 도체패턴;
    상기 베이스블록의 상면에 형성하고, 상기 제1 도체패턴의 상부전극에 연결하여 임피던스를 조절하기 위한 임피던스 조절전극;
    상기 임피던스 조절전극에 연결된 급전단자;
    상기 제1 도체패턴의 측면전극에 연결된 접지단자; 및
    상기 제1 도체패턴 및 제2 도체패턴 각각으로부터 일정 간격을 두고, 상기 베이스블록의 상면 및 하면에 대해 수직방향의 기둥형상으로 형성되고, 상기 제1 및 제2 도체패턴과 전자기적 결합을 형성하는 무급전 소자
    를 포함하여 구성됨을 특징으로 하는 칩 안테나.
  7. 제 6항에 있어서, 상기 제1 도체패턴에 형성되는 절곡부는
    실질적으로 90도 방향으로 절곡된 것을 특징으로 하는 칩 안테나.
  8. 제 6항에 있어서, 상기 측면전극은
    상기 베이스 블록의 상면 및 하면에 대하여 수직으로 형성되는 것을 특징으로 하는 칩 안테나.
  9. 제 6항에 있어서, 상기 상부전극 및 하부전극은
    양 단부가 각각 측면전극에 연결된 "L'자형으로 형성되는 것을 특징으로 하는 칩 안테나.
  10. 삭제
  11. 제6항에 있어서, 상기 무급전 소자는
    상기 상부전극들의 반복되는 단위 패턴들 사이중에서 적어도 하나에 형성된 것을 특징으로 하는 칩 안테나.
  12. 제6항에 있어서, 상기 무급전 소자는
    상기 상부전극들의 반복되는 단위 패턴들 사이에 각각 하나씩 형성된 것을 특징으로 하는 칩 안테나.
  13. 삭제
  14. 제 6항에 있어서, 상기 베이스 블록의 내측에 형성되는 제2 도체패턴은
    수직으로 절곡된 민더라인 형상 또는 헬리컬 형상으로 형성되는 것을 특징으로 하는 칩 안테나.
  15. 삭제
  16. 삭제
  17. 제6항에 있어서, 상기 무급전 소자는
    상기 제2 도체패턴의 반복되는 단위패턴들 사이에 각각 형성된 것을 특징으로 하는 칩 안테나.
  18. 제 6항에 있어서, 상기 제1 도체패턴은
    상기 유전체 블럭의 외측을 감싸도록 권취되어 형성된 것을 특징으로 하는 칩 안테나.
  19. 제 6항에 있어서, 상기 제1 도체패턴은
    상기 상부전극 및 상기 하부전극 중 어느 하나가 상기 유전체 블럭의 내측에 형성되는 것을 특징으로 하는 칩안테나.
  20. 제 6항에 있어서, 상기 제2 도체패턴은
    상기 나선상으로 권취된 제1 도체패턴의 내부에 위치토록 형성되는 것을 특징으로 하는 칩 안테나.
  21. 제 6항에 있어서, 상기 제2 도체패턴은
    상기 제1 도체패턴 외측에 형성되는 것을 특징으로 하는 칩 안테나.
  22. 제 6항에 있어서, 상기 급전단자 및 접지단자는
    상기 베이스 블록의 하면에 서로 병렬로 연결되어 형성되는 것을 특징으로 하는 칩안테나.
  23. 삭제
  24. 삭제
  25. 제 22항에 있어서, 상기 접지단자는
    상기 베이스 블럭의 단부에 인접하여 형성되며, 상기 급전단자는 상기 제1 도체패턴의 하부전극과 상기 접지 단자의 사이에 형성되는 것을 특징으로 하는 칩안테나.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
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