KR100511904B1 - Method of oxidation gate poly1 line in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 폴리 1 라인 재산화 방법에 관한 것으로, 650℃ 이하의 질소 가스 분위기에서 웨이퍼를 증착용 가열로에 로딩시키는 단계와, 상기 증착용 가열로의 온도를 800∼900℃ 정도로 상승시켜 일정시간 유지시킨 다음 텅스텐 실리사이드막을 산화시키는 단계와, 상기 산화 공정후 상기 증착용 가열로를 650℃ 이하의 온도로 하강시켜 질소 분위기에서 언로딩을 시키는 단계로 이루어짐으로써, 폴리 1 라인의 산화막 성장시 이상 반응에 의해 발생하는 폴리 1 라인 브리지 및 폴리 1 라인 프로필을 개선시켜 수율을 향상시킬 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate poly 1 line reoxidation method of a semiconductor device, comprising: loading a wafer into a deposition furnace in a nitrogen gas atmosphere of 650 ° C. or less, and heating the temperature of the deposition furnace to about 800 to 900 ° C. After raising by maintaining for a certain time and oxidizing the tungsten silicide film, and after the oxidation process, the deposition furnace is lowered to a temperature of 650 ℃ or less unloading in a nitrogen atmosphere, by the oxide film of the poly 1 line The yield can be improved by improving the poly 1 line bridge and the poly 1 line profile generated by the abnormal reaction during growth.
Description
본 발명은 반도체 소자의 게이트 폴리 1 라인 재산화 방법에 관한 것으로, 보다 상세하게는 64메가(M) 디램(DRAM)급 이상의 디바이스(device) 제조시 폴리 1 라인의 산화막 성장시 이상 반응에 의한 폴리 1 라인 브리지(bridge)를 개선하여 수율을 향상시킨 반도체 소자의 게이트 폴리 1 라인 재산화 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a gate poly 1 line reoxidation method of a semiconductor device. The present invention relates to a gate poly one line reoxidation method of a semiconductor device having improved yield by improving a one line bridge.
일반적으로, 게이트 전극은 모스 트랜지스터를 셀렉팅하는 전극으로서, 주로 불순물이 도핑된 폴리실리콘막으로 형성되거나 또는 불순물이 도핑된 폴리실리콘막과 텅스텐 실리사이드막(WSi2)의 적층막으로 형성된다.In general, the gate electrode is an electrode for selecting a MOS transistor, and is mainly formed of a polysilicon film doped with impurities or a laminated film of a polysilicon film and a tungsten silicide film WSi 2 doped with impurities.
그러나, 상기한 불순물이 도핑된 폴리실리콘막과 불순물이 도핑된 폴리실리콘막/텅스텐 실리사이드막은 낮은 집적도를 갖는 반도체 소자에는 용이하게 사용되나, 현재의 고집적 반도체 소자의 미세 게이트 전극으로는 낮은 저항값 특성을 만족시키지 못하여, 이를 사용하는데 어려움이 있다.However, the above-described impurity doped polysilicon film and impurity-doped polysilicon film / tungsten silicide film are easily used in semiconductor devices having low integration, but have low resistance value characteristics as the fine gate electrodes of the current highly integrated semiconductor devices. There is a difficulty in using it because it is not satisfied.
이에 종래에는 전도 특성이 우수한 티타늄 실리사이드막(TiSi2)을 폴리실리콘막 상부에 적층하여 게이트 전극을 형성하는 방법이 제안되었는데, 이에 대하여 첨부도면 도 1을 참조하여 설명한다.In the related art, a method of forming a gate electrode by stacking a titanium silicide layer (TiSi 2 ) having excellent conductive properties on a polysilicon layer has been proposed, which will be described with reference to FIG. 1.
도 1은 종래의 반도체 소자의 게이트 형성 방법을 설명하기 위한 단면도로서, 반도체 기판(1) 상부에 게이트 산화막(2)을 열성장 또는 증착 방식에 의하여 형성한 다음, 게이트 산화막(2) 상부에 불순물이 도핑된 폴리실리콘막(3)을 소정 두께로 증착한다. 도핑된 폴리실리콘막(3) 상부에 물리적 증착 방식으로 티타늄 실리사이드막(4)을 형성한다. 티타늄 실리사이드막(4) 상부에 고집적 소자에서 하드 마스크막(5)이 형성된다. 이때, 하드 마스크막(5)은 공지된 바와 같이 난반사 방지의 역할과 자기 정렬 콘택의 역할을 동시에 수행한다.FIG. 1 is a cross-sectional view illustrating a conventional method of forming a gate of a semiconductor device. A gate oxide film 2 is formed on a semiconductor substrate 1 by thermal growth or vapor deposition, and thereafter, impurities are formed on the gate oxide film 2. This doped polysilicon film 3 is deposited to a predetermined thickness. The titanium silicide film 4 is formed on the doped polysilicon film 3 by physical vapor deposition. A hard mask film 5 is formed on the titanium silicide film 4 in the highly integrated device. At this time, as is well known, the hard mask film 5 simultaneously performs a role of preventing diffuse reflection and a role of self-aligning contact.
그후, 하드 마스크막(5) 상부에 공지의 포토리소그라피 공정을 이용하여, 게이트 전극을 한정하기 위한 포토레지스트 패턴(도시하지 않음)을 형성한다. 포토레지스트 패턴을 마스크로 하여 하드 마스크막(5)을 식각하고, 하드 마스크막(5)의 형태로, 티타늄 실리사이드막(4)과 폴리실리콘막(3)을 식각하여, 게이트 전극을 형성한다.Thereafter, a photoresist pattern (not shown) for defining the gate electrode is formed on the hard mask film 5 by using a known photolithography process. The hard mask film 5 is etched using the photoresist pattern as a mask, and the titanium silicide film 4 and the polysilicon film 3 are etched in the form of the hard mask film 5 to form a gate electrode.
도 2a는 종래의 웨이퍼에 있어서 플러그 폴리 실리콘 잔유물에 의해 결함이 발생한 폴리 1 라인의 확대사진도이고, 도 2b는 정상적인 웨이퍼의 폴리 1 라인의 확대사진도이다. 여기서, 부호 10은 폴리 1 라인을 나타낸 것이다. FIG. 2A is an enlarged photograph of a poly 1 line in which a defect is caused by a plug polysilicon residue in a conventional wafer, and FIG. 2B is an enlarged photograph of a poly 1 line of a normal wafer. Here, reference numeral 10 denotes a poly 1 line.
그런데, 이와 같은 종래의 반도체 소자의 게이트 폴리 1 라인 재산화 방법에 있어서는, 텅스텐 실리사이드 게이트 폴리라인의 산화막 성장시 텅스텐 폴리 박막의 텅스텐 가스와의 이상 반응에 의해 비정상적인 산화막이 형성되어 폴리 1 라인(10) 전체의 프로필(profile)이 변형된다. 또한, 비정상적인 프로필에 의해 후속 공정인 플러그 폴리 실리콘 증착 및 에치후 폴리 1 측벽에 플러그 폴리 실리콘의 잔유물(도 1의 7)에 생기게 되어 쇼트(short)가 일어날 문제점이 있었다. By the way, in the conventional gate poly 1 line reoxidation method of such a semiconductor device, an abnormal oxide film is formed by abnormal reaction with the tungsten gas of the tungsten poly thin film when the oxide film is grown in the tungsten silicide gate polyline, thereby forming the poly 1 line (10). ) The entire profile is modified. In addition, the abnormal profile causes plug poly silicon deposition and etching to occur on the plug poly silicon residue (7 in FIG. 1) on the poly 1 sidewalls, resulting in a short.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 폴리 1 라인의 산화막 성장시 이상 반응에 의해 발생하는 폴리 1 라인 브리지 및 폴리 1 라인 프로필을 개선시켜 수율을 향상시킨 반도체 소자의 게이트 폴리 1 라인 재산화 방법을 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and the present invention is to improve the yield by improving the poly 1 line bridge and poly 1 line profile caused by an abnormal reaction during the growth of the oxide film of the poly 1 line Its purpose is to provide a poly 1 line reoxidation method.
상기 목적을 달성하기 위하여, 본 발명의 반도체 소자의 게이트 폴리 1 라인 재산화 방법은,In order to achieve the above object, the gate poly 1 line reoxidation method of a semiconductor device of the present invention,
650℃ 이하의 질소 가스 분위기에서 웨이퍼를 증착용 가열로에 로딩시키는 단계와,Loading the wafer into a deposition furnace in a nitrogen gas atmosphere at 650 ° C. or lower,
상기 증착용 가열로의 온도를 800∼900℃ 정도로 상승시켜 일정시간 유지시킨 다음 텅스텐 실리사이드막을 산화시키는 단계와,Increasing the temperature of the deposition furnace to about 800-900 ° C. and maintaining the same for a predetermined time, and then oxidizing the tungsten silicide layer;
상기 산화 공정후 상기 증착용 가열로를 650℃ 이하의 온도로 하강시켜 질소 분위기에서 언로딩을 시키는 단계를 포함하여 이루어진 것을 특징으로 한다.After the oxidation process is characterized in that it comprises the step of lowering the deposition furnace to a temperature of 650 ℃ or less unloading in a nitrogen atmosphere.
여기서, 상기 로딩시 사용되는 질소 가스의 량은 텅스텐과 산소 가스의 반응을 최소화하기 위하여 35ℓ로 사용한 것을 특징으로 한다.Here, the amount of nitrogen gas used in the loading is characterized in that used to 35l to minimize the reaction of tungsten and oxygen gas.
그리고, 상기 증착용 가열로의 온도를 650℃ 이하에서 800∼900℃ 정도로 상승시 5∼7℃/min 속도로 상승시키는 것을 특징으로 한다.The temperature of the deposition furnace is increased at a rate of 5 to 7 ° C./min at a temperature of about 650 ° C. or lower at 800 to 900 ° C.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.
도 3은 본 발명에 의한 반도체 소자의 게이트 폴리 1 라인 재산화 방법을 나타낸 도표이다.3 is a diagram showing a gate poly one line reoxidation method of a semiconductor device according to the present invention.
먼저, 650℃ 이하의 질소(N2) 가스 분위기에서 웨이퍼를 증착용 가열로에 로딩시킨다(a). 종래의 경우 700℃ 이상에서 로딩을 시켰지만, 본 발명에서는 600∼650℃의 저온에서 로딩시킴으로써 텅스텐 실리사이드막의 텅스텐(W)과 산소(O2) 가스와의 초기 반응을 최소화 시켰다. 이때, 로딩시 사용되는 질소(N2) 가스의 량은 종래의 10ℓ에서 35ℓ로 증가시켜 공기중의 산소(O2) 가스의 비율을 줄임으로써 텅스텐(W)과 산소(O2) 가스의 반응을 최소화하였다.First, the wafer is loaded into a deposition furnace in a nitrogen (N 2 ) gas atmosphere of 650 ° C. or less (a). In the conventional case, the loading was performed at 700 ° C. or higher, but in the present invention, the initial reaction between tungsten (W) and oxygen (O 2 ) gas of the tungsten silicide layer was minimized by loading at a low temperature of 600 to 650 ° C. At this time, the amount of nitrogen (N 2 ) gas used during loading is increased from 10 l to 35 l to reduce the proportion of oxygen (O 2 ) gas in the air, thereby reacting tungsten (W) with oxygen (O 2 ) gas. Was minimized.
그 후, 상기 증착용 가열로의 온도를 5∼7℃/min 속도로 800∼900℃ 정도로 상승시킨다(b). 그 다음, 온도의 안정화를 위해 증착용 가열로의 온도를 일정시간 유지시킨 다음, 텅스텐 실리사이드막을 산화시킨다(c). Thereafter, the temperature of the deposition heating furnace is raised to about 800 to 900 ° C at a rate of 5 to 7 ° C / min (b). Then, the temperature of the deposition furnace is maintained for a certain time to stabilize the temperature, and then the tungsten silicide film is oxidized (c).
종래의 경우, 산화 공정 이전에 어닐(anneal) 공정을 추가로 실시하였으나, 본 발명에서는 어닐 공정을 삭제하였다. 이는, 산화 공정 전에 어닐 공정을 실시할 경우 텅스텐 실리사이드막의 성질이 텅스텐 리치(W-Rich)막으로 변화하여 후속 공정인 산화 공정시 과도한 텅스텐과의 반응으로 비정상적인 결함이 발생하기 때문이다.In the prior art, the annealing process was further performed before the oxidation process, but the annealing process was omitted in the present invention. This is because when the annealing process is performed before the oxidation process, the property of the tungsten silicide film is changed to a tungsten rich (W-Rich) film, and abnormal defects are generated by the reaction with excessive tungsten during the subsequent oxidation process.
따라서, 어닐 공정 전에 850℃의 조건하에서 산화 공정을 진행하여 텅스텐 실리사이드막의 텅스텐 리치화가 진행되기 전에 텅스텐 실리사이드막을 산화시켜 산화시 텅스텐(W)과 산소(O2) 가스와의 이상 반응에 의해 비정상적인 산화막이 형성되어 폴리 1 라인 전체의 프로필(profile)이 변형되는 것을 최소화하였다.Therefore, to tungsten (W) and oxygen during oxide tungsten silicide film proceeds to the oxidation process under the condition of 850 ℃ before the annealing step before proceeding upset tungsten silicide film is a tungsten rich (O 2) an abnormal oxide film by the above reaction with a gas This was formed to minimize deformation of the entire poly 1 line.
상기 산화 공정후, 상기 증착용 가열로를 5∼7℃/min 속도로 650℃ 이하의 온도로 하강시켜(d), 650℃ 이하의 질소(N2) 분위기에서 언로딩을 시키게 된다.After the oxidation step, the deposition furnace is lowered to a temperature of 650 ° C. or lower at a rate of 5-7 ° C./min (d), and unloaded in a nitrogen (N 2 ) atmosphere of 650 ° C. or lower.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 게이트 폴리 1 라인 재산화 방법에 의하면, 650℃ 이하의 질소 가스 분위기에서 웨이퍼를 증착용 가열로에 로딩시키는 단계와, 상기 증착용 가열로의 온도를 800∼900℃ 정도로 상승시켜 일정시간 유지시킨 다음 텅스텐 실리사이드막을 산화시키는 단계와, 상기 산화 공정후 상기 증착용 가열로를 650℃ 이하의 온도로 하강시켜 질소 분위기에서 언로딩을 시키는 단계로 이루어짐으로써, 폴리 1 라인의 산화막 성장시 이상 반응에 의해 발생하는 폴리 1 라인 브리지 및 폴리 1 라인 프로필을 개선시켜 수율을 향상시킬 수 있는 효과가 있다.As described above, according to the gate poly 1 line reoxidation method of the semiconductor device according to the present invention, the method comprises the steps of loading the wafer into the deposition furnace in a nitrogen gas atmosphere of 650 ℃ or less, the temperature of the deposition furnace To maintain a constant time by raising the temperature to about 800 ~ 900 ℃, and then oxidizing the tungsten silicide film, and after the oxidation process by lowering the deposition furnace to a temperature below 650 ℃ by unloading in a nitrogen atmosphere by In addition, it is possible to improve the yield by improving the poly 1 line bridge and the poly 1 line profile generated by the abnormal reaction during the growth of the oxide film of the poly 1 line.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.
도 1은 종래의 반도체 소자의 게이트 형성 방법을 설명하기 위한 단면도1 is a cross-sectional view illustrating a gate forming method of a conventional semiconductor device.
도 2a는 종래의 웨이퍼에 있어서 플러그 폴리 실리콘 잔유물에 의해 결함이 발생한 폴리 1 라인의 확대사진도 2A is an enlarged photograph of a poly 1 line in which defects are caused by plug polysilicon residues in a conventional wafer;
도 2b는 정상적인 웨이퍼의 폴리 1 라인의 확대사진도 Figure 2b is an enlarged view of the poly 1 line of a normal wafer
도 3은 본 발명에 의한 반도체 소자의 게이트 폴리 1 라인 재산화 방법을 설명하기 위한 도표3 is a diagram for explaining a gate poly 1 line reoxidation method of a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
1 : 반도체 기판 2 : 게이트 절연막1 semiconductor substrate 2 gate insulating film
3 : 폴리실리콘막 4 : 실리사이드막3: polysilicon film 4: silicide film
5 : 하드마스크막 6 : 스페이서5: hard mask film 6: spacer
7 : 플러그 폴리 실리콘 잔유물 8 : 재산화막7: plug polysilicon residue 8: property film
10 : 폴리 1 라인10: poly 1 line
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