KR100419023B1 - Method for manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 게이트전극 형성 공정 시 상기 금속 게이트전극 하부 부위에 첨점이 발생된 금속 게이트전극이 형성된 후, 선택 산화 공정을 2번 나누어 진행함으로써, 산화막 두께의 균일성을 증가시켜 상기 첨점이 없이 양호한 프로파일(Profile)의 금속 게이트전극을 형성하기 때문에 상기 금속 게이트전극의 에지(Edge) 부위에 전기장이 집중되는 것을 방지하여 GIDL(Gate Induced Drain Leakage) 및 SILC(Stress Induced Leakage Current)를 감소시킴으로 소자의 특성 및 수율을 향상시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, after a metal gate electrode having a pointed peak is formed at a lower portion of the metal gate electrode during the metal gate electrode forming process, the selective oxidation process is performed twice, thereby reducing the oxide film thickness. By increasing the uniformity to form a metal profile of a good profile (free profile) without the point, it is possible to prevent the electric field from being concentrated at the edge of the metal gate electrode GIDL (Gate Induced Drain Leakage) and SILC ( It is a technology to improve device characteristics and yield by reducing Stress Induced Leakage Current.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 게이트전극을 형성한 후, 선택 산화 공정을 2번 나누어 진행하여 소자의 특성 및 수율을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device in which a selective oxidation process is performed twice after forming a metal gate electrode to improve the characteristics and yield of the device.
소자의 집적도가 증가함에 따라 게이트전극의 선폭이 감속하게 된다.As the degree of integration of the device increases, the line width of the gate electrode decreases.
상기 게이트전극의 선폭이 감속함에 따라 다결정실리콘층과 WSix층이 적층된 게이트전극의 저항은 급격하게 증가하여 RC 지연 현상이 발생된다. 따라서, 하이 스피드(High speed) 특성을 확보하기 위해서는 낮은 저항을 가지는 게이트전극이 필요한 추세이다.As the line width of the gate electrode decreases, the resistance of the gate electrode in which the polysilicon layer and the WSix layer are stacked rapidly increases, causing an RC delay phenomenon. Therefore, in order to secure a high speed characteristic, a gate electrode having a low resistance is required.
도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이고, 도 2는 종래의 금속 게이트전극 하부 부위에 발생된 첨점을 나타낸 사진도이며, 도 3은 종래 선택 열 산화 공정을 도시한 계략도이다.1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art, FIG. 2 is a photograph showing a peak generated in a lower portion of a conventional metal gate electrode, and FIG. 3 illustrates a conventional selective thermal oxidation process. Figure is a schematic diagram.
도 1a를 참조하면, 반도체 기판(11)상에 열 산화 공정으로 게이트 산화막(13)을 성장시킨다.Referring to FIG. 1A, a gate oxide film 13 is grown on a semiconductor substrate 11 by a thermal oxidation process.
그 후, 상기 게이트 산화막(13) 상에 다결정 실리콘층(15), WN층(17), 텅스텐(W)층(19), 하드 마스크(Hard mask)층(21) 및 감광막을 순차적으로 형성한다.After that, a polycrystalline silicon layer 15, a WN layer 17, a tungsten (W) layer 19, a hard mask layer 21, and a photoresist are sequentially formed on the gate oxide layer 13. .
그리고, 상기 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(21)을 식각하고, 상기 텅스텐층(19), WN층(17) 및 다결정 실리콘층(15)을식각하여 금속 게이트전극을 형성한 후, 상기 감광막을 제거한다. 이때, 도 2에서와 같이, 상기 금속 게이트전극 형성 공정 시 식각된 프로파일(Profile)이 불량하여 상기 금속 게이트전극의 하단부에 첨점(A)이 발생된다.After selectively exposing and developing the photoresist film so as to remain only at a portion where a gate electrode is to be formed, the hard mask layer 21 is etched using the selectively exposed and developed photoresist film, and the tungsten layer 19, After etching the WN layer 17 and the polycrystalline silicon layer 15 to form a metal gate electrode, the photoresist layer is removed. At this time, as shown in FIG. 2, the etched profile is poor in the metal gate electrode forming process, and thus, a peak A is generated at the lower end of the metal gate electrode.
도 1b에서와 같이, 선택 열 산화 공정으로 상기 다결정 실리콘층(15)의 측면과 상기 금속 게이트전극 에지의 게이트 산화막(13)에 산화막(23)을 성장시킨다.As shown in FIG. 1B, an oxide film 23 is grown on the side surface of the polycrystalline silicon layer 15 and the gate oxide film 13 at the edge of the metal gate electrode by a selective thermal oxidation process.
여기서, 상기 선택 열 산화 공정은 H2O와 H2의 분압을 조절하여 상기 텅스텐층(19)은 산화되지 않고 상기 다결정 실리콘층(15)만 산화시키는 공정으로 도 3에서와 같이, 상기 금속 게이트전극이 형성된 반도체 기판(11)을 로드(Load)시키고, H2분위기에서 램프 업(Ramp up)시킨 후, H2O와 H2분위기에서 선택 열 산화 공정을 진행하고, N2또는 H2분위기에서 램프 다운(Down)시킨 다음, 상기 반도체 기판(11)을 언 로드(Unload)시키는 일련의 공정을 진행한다.Here, the selective thermal oxidation process controls the partial pressure of H 2 O and H 2 to oxidize only the polycrystalline silicon layer 15 without oxidizing the tungsten layer 19, as shown in FIG. 3. and electrode load (load), the semiconductor substrate 11 is formed, the ramp-up in H 2 atmosphere (ramp up) was then, H 2 O and proceed to choose a thermal oxidation process in a H 2 atmosphere and N 2 or H 2 atmosphere After ramping down, a series of processes of unloading the semiconductor substrate 11 are performed.
도 4는 종래의 금속 게이트전극의 SILC 특성을 도시한 그래프이다.4 is a graph illustrating SILC characteristics of a conventional metal gate electrode.
일반적인 건식산화 방법은 산화제인 산소(O2)의 확산계수가 낮아 산화속도가 2 ∼ 3Å/min이기 때문에 산화 공정을 진행 후 다결정 실리콘층의 산화막 두께가 균일하다.The general dry oxidation method has a low diffusion coefficient of oxygen (O 2 ), which is an oxidizing agent, and thus has an oxidation rate of 2 to 3 kW / min, so that the oxide film thickness of the polycrystalline silicon layer is uniform after the oxidation process.
반면에 상기 선택 열 산화 공정은 산화제인 H2O의 산화속도가 10Å/min이기 때문에 상기 선택 열 산화 공정 시 도 2에서와 같이, 상기 다결정 실리콘층(15)의 하부 부위는 상대적으로 산화가 적게되어 상기 다결정 실리콘층(15)의 하단부에 오목한 모양의 첨점(A)이 발생된다.On the other hand, in the selective thermal oxidation process, since the oxidation rate of H 2 O, which is an oxidizing agent, is 10 Å / min, the lower portion of the polycrystalline silicon layer 15 is relatively less oxidized as shown in FIG. 2 during the selective thermal oxidation process. As a result, concave dots A are formed at the lower end of the polycrystalline silicon layer 15.
상기 다결정 실리콘층(15)의 하단부에 첨점(A)이 발생되어 도 4에서와 같이, SILC(Stress Induced Leakage Current)(B)가 증가된다.As the peak A is generated at the lower end of the polycrystalline silicon layer 15, stress induced leakage current (SILC) B is increased as shown in FIG. 4.
종래의 반도체 소자의 제조 방법은 금속 게이트전극 형성 공정 시 식각된 프로파일이 불량하여 상기 금속 게이트전극의 하단부에 첨점이 발생되거나 금속 게이트전극을 형성한 후 선택 열 산화 공정을 진행하기 때문에 상기 선택 열 산화 공정 시 상기 다결정 실리콘층의 하단부에 첨점이 발생되어 전기장이 집중되므로 GIDL(Gate Induced Drain Leakage) 및 SILC가 증가되는 문제점이 있었다.In the conventional method of manufacturing a semiconductor device, since the etched profile is poor during the metal gate electrode forming process, a point is formed at the lower end of the metal gate electrode or the selective thermal oxidation process is performed after the metal gate electrode is formed. Since a point is generated at the lower end of the polycrystalline silicon layer during the process and the electric field is concentrated, GIDL (Gate Induced Drain Leakage) and SILC are increased.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 금속 게이트전극 형성 공정 시 상기 금속 게이트전극 하부 부위에 첨점이 발생되어 프로파일(Profile)이 불량한 금속 게이트전극이 형성된 후, 선택 산화 공정을 2번 나누어 진행함으로써, 첨점이 없이 양호한 프로파일의 금속 게이트전극을 형성하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and when a metal gate electrode is formed in the metal gate electrode forming process, a peak is generated in the lower portion of the metal gate electrode, thereby forming a poor profile metal gate electrode, and then dividing the selective oxidation process twice. It is an object of the present invention to provide a method for manufacturing a semiconductor device in which a metal gate electrode having a good profile is formed without a point.
도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2는 종래의 금속 게이트전극 하부 부위에 발생된 첨점을 나타낸 사진도.Figure 2 is a photograph showing the peaks generated in the lower portion of the conventional metal gate electrode.
도 3은 종래 선택 열 산화 공정을 도시한 계략도.3 is a schematic diagram illustrating a conventional selective thermal oxidation process.
도 4는 종래의 금속 게이트전극의 SILC 특성을 도시한 그래프.4 is a graph illustrating SILC characteristics of a conventional metal gate electrode.
도 5a와 도 5b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도.5A and 5B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 6은 본 발명의 제 1 선택 열 산화 공정을 도시한 개략도.6 is a schematic diagram illustrating a first selective thermal oxidation process of the present invention.
도 7은 본 발명의 제 2 선택 열 산화 공정을 도시한 개략도.7 is a schematic diagram illustrating a second selective thermal oxidation process of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
11,31 : 반도체 기판 13,33 : 게이트 산화막11,31 semiconductor substrate 13,33 gate oxide film
15,35 : 다결정 실리콘층 17,37 : WN층15,35 polycrystalline silicon layer 17,37 WN layer
19,39 : 텅스텐(W)층 21,41 : 하드 마스크층19,39 tungsten (W) layer 21,41 hard mask layer
23,43 : 산화막23,43: oxide film
이상의 목적을 달성하기 위한 본 발명은,The present invention for achieving the above object,
반도체 기판 상에 게이트 산화막을 개재하며 다결정 실리콘층과 금속층이 적층된 구조의 금속 게이트전극을 형성하는 단계와,Forming a metal gate electrode having a structure in which a polycrystalline silicon layer and a metal layer are stacked on the semiconductor substrate with a gate oxide film interposed therebetween;
상기 금속 게이트전극이 형성된 반도체 기판을 로드시키고, 램프 업시킨 후, 제 1 선택 열 산화 공정으로 상기 다결정 실리콘층을 제 1 산화시키는 단계와,Loading the semiconductor substrate on which the metal gate electrode is formed, ramping up, and then first oxidizing the polycrystalline silicon layer by a first selective thermal oxidation process;
퍼지 공정을 진행하고, 제 2 선택 열 산화 공정으로 상기 다결정 실리콘층을 제 2 산화시켜 상기 다결정 실리콘층의 측면과 상기 금속 게이트전극 에지 부위의 게이트 산화막에 산화막을 성장시킨 후, 상기 반도체 기판을 램프 다운 시킨 다음, 언 로드하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하는 것과,After the purge process, the polycrystalline silicon layer is second oxidized by a second selective thermal oxidation process, an oxide film is grown on the side surface of the polycrystalline silicon layer and the gate oxide film at the edge portion of the metal gate electrode, and then the semiconductor substrate is ramped. Providing a method of manufacturing a semiconductor device, the method comprising the steps of: down and then unloading;
상기 로드 공정은 상온 ∼ 400℃ 온도의 N2분위기에서 실시하는 것과,The rod step is carried out in an N 2 atmosphere of room temperature to 400 ℃ temperature,
상기 제 1, 제 2 선택 열 산화 공정은 각각 700 ∼ 1000℃ 온도의 H2O/H2의 값이 0.01 ∼ 0.5인 분위기에서 실시하는 것과,As the first embodiment, in the second selective thermal oxidation process in each of 700 ~ 1000 ℃ temperature of the H 2 O / H 2 value of 0.01 to 0.5 atmosphere,
상기 제 1 선택 열 산화 공정으로 성장되는 산화막은 상기 제 1, 제 2 선택 열 산화 공정으로 성장되는 최종 산화막 두께의 50 ∼ 80%의 두께로 성장시키는 것과,The oxide film grown in the first selective thermal oxidation process is grown to a thickness of 50 to 80% of the thickness of the final oxide film grown in the first and second selective thermal oxidation processes,
상기 퍼지 공정은 비활성 기체 또는 환원성 기체 분위기에서 실시하는 것과,The purge process is carried out in an inert gas or reducing gas atmosphere,
상기 언 로드 공정은 상온 ∼ 400℃ 온도의 비활성 기체 또는 환원성 기체 분위기에서 실시하는 것을 특징으로 한다.The unloading process is characterized in that it is carried out in an inert gas or reducing gas atmosphere of the temperature from room temperature to 400 ℃.
본 발명의 원리는 금속 게이트전극을 형성한 후, 선택 산화 공정을 2번 진행함으로써, 산화막 두께의 균일성을 증가시켜 상기 금속 게이트전극의 프로파일을 개선하기 위한 것이다.The principle of the present invention is to improve the profile of the metal gate electrode by increasing the uniformity of the oxide film thickness by performing the selective oxidation process twice after forming the metal gate electrode.
즉, 산화막은 산화제의 확산에 의해 형성된다.That is, the oxide film is formed by diffusion of the oxidant.
한번 산화막이 형성된 후 산화막을 다시 성장시키려면 산화제가 이미 형성된 산화막을 통해 확산이 되어 실리콘층에 도달한 이후 산화가 일어나기 때문에 같은두께의 열산화막을 형성할 때 한 번에 산화막을 형성시키는 경우보다 두 번에 나누어 산화막을 성장시키는 경우가 산화 시간이 더 길어지게 된다.Once the oxide film is formed, the oxide film can be grown again because it is diffused through the already formed oxide film to reach the silicon layer, and oxidation occurs after the oxide film is formed. In the case where the oxide film is grown at one time, the oxidation time becomes longer.
또한 이미 형성된 산화막의 두께가 일정하지 않을 경우 선택 산화 공정을 진행할 때 얇은 쪽은 산화제가 계면에 먼저 도달하여 두꺼운 쪽보다 먼저 산화가 일어나고 결과적으로 최종 산화막의 두께 차이가 감소하게 되는 것을 이용한 발명이다.In addition, when the thickness of the already formed oxide film is not constant, when the selective oxidation process is carried out, the thin side is an invention in which the oxidant reaches the interface first and the oxidation occurs earlier than the thick side, and as a result, the thickness difference of the final oxide film is reduced.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 5a와 도 5b는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도이고, 도 6은 본 발명의 제 1 선택 열 산화 공정을 도시한 개략도이며, 도 7은 본 발명의 제 2 선택 열 산화 공정을 도시한 개략도이다.5A and 5B are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention, FIG. 6 is a schematic view showing a first selective thermal oxidation process of the present invention, and FIG. 7 is a second view of the present invention. A schematic diagram illustrating a selective thermal oxidation process.
도 5a를 참조하면, 반도체 기판(31)상에 열 산화 공정으로 게이트 산화막(33)을 성장시킨다.Referring to FIG. 5A, a gate oxide film 33 is grown on a semiconductor substrate 31 by a thermal oxidation process.
그 후, 상기 게이트 산화막(33) 상에 다결정 실리콘층(35), WN층(37), 텅스텐층(39), 하드 마스크층(41) 및 감광막을 순차적으로 형성한다.After that, a polycrystalline silicon layer 35, a WN layer 37, a tungsten layer 39, a hard mask layer 41, and a photosensitive film are sequentially formed on the gate oxide film 33.
그리고, 상기 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(41)을 식각하고, 상기 텅스텐층(39), WN층(37) 및 다결정 실리콘층(35)을 식각하여 금속 게이트전극을 형성한 후, 상기 감광막을 제거한다.After selectively exposing and developing the photoresist film so as to remain only at a portion where the gate electrode is to be formed, the hard mask layer 41 is etched using the selectively exposed and developed photoresist film, and the tungsten layer 39, After etching the WN layer 37 and the polycrystalline silicon layer 35 to form a metal gate electrode, the photoresist layer is removed.
도 5b, 도 6 및 도 7을 참조하면, 선택 열 산화 공정으로 상기 다결정 실리콘층(35)의 측면과 상기 금속 게이트전극 에지 부위의 게이트 산화막(33)에산화막(43)을 성장시킨다.5B, 6, and 7, an oxide film 43 is grown on the side surface of the polycrystalline silicon layer 35 and the gate oxide film 33 at the edge portion of the metal gate electrode 35 by a selective thermal oxidation process.
여기서, 상기 선택 열 산화 공정을 두 번 나누어 진행한다.In this case, the selective thermal oxidation process is performed twice.
즉, 상기 금속 게이트전극이 형성된 반도체 기판(11)을 상온 ∼ 400℃ 온도의 N2분위기에서 로드시키고, 램프 업시킨 후, 700 ∼ 1000℃ 온도의 H2O/H2의 값이 0.01 ∼ 0.5인 분위기에서 제 1 선택 열 산화 공정으로 상기 다결정 실리콘층(35)의 측면과 상기 금속 게이트전극 에지(Edge) 부위의 게이트 산화막(33)에 제 1 산화막(51)을 성장시킨다. 이때, 상기 제 1 산화막을 최종 산화막 두께의 50 ∼ 80%의 두께로 성장시킨다.That is, the semiconductor substrate 11 on which the metal gate electrode is formed is loaded in an N 2 atmosphere at room temperature to 400 ° C. and ramped up, and then the value of H 2 O / H 2 at 700 to 1000 ° C. is 0.01 to 0.5. The first oxide film 51 is grown on the side surface of the polycrystalline silicon layer 35 and the gate oxide film 33 at the edge portion of the metal gate electrode Edge in a phosphorous atmosphere by a first selective thermal oxidation process. At this time, the first oxide film is grown to a thickness of 50 to 80% of the final oxide film thickness.
그리고, 전면에 비활성 기체 또는 환원성 기체 분위기에서 퍼지(Purge) 공정을 진행한 후, 700 ∼ 1000℃ 온도의 H2O/H2의 값이 0.01 ∼ 0.5인 분위기에서 제 2 선택 열 산화 공정으로 상기 다결정 실리콘층(35)의 측면과 상기 금속 게이트전극 에지 부위의 게이트 산화막(33)에 제 2 산화막(53)을 성장시킨다.After the purge process is performed in an inert gas or reducing gas atmosphere on the entire surface, the second selective thermal oxidation process is performed in an atmosphere in which the value of H 2 O / H 2 at a temperature of 700 to 1000 ° C. is 0.01 to 0.5. The second oxide film 53 is grown on the side surface of the polycrystalline silicon layer 35 and the gate oxide film 33 at the edge portion of the metal gate electrode.
이어, 상온 ∼ 400℃ 이하 온도의 비활성 기체 또는 환원성 기체 분위기에서 램프 다운(Down)시킨 다음, 상기 반도체 기판(31)을 언 로드(Unload)시키는 일련의 공정을 진행한다.Subsequently, after the ramp down in an inert gas or reducing gas atmosphere at a temperature of room temperature to 400 ° C. or lower, a series of processes are performed to unload the semiconductor substrate 31.
본 발명의 반도체 소자의 제조 방법은 금속 게이트전극 형성 공정 시 상기 금속 게이트전극 하부 부위에 첨점이 발생된 금속 게이트전극이 형성된 후, 선택 산화 공정을 2번 나누어 진행함으로써, 산화막 두께의 균일성을 증가시켜 상기 첨점이 없이 양호한 프로파일의 금속 게이트전극을 형성하기 때문에 상기 금속 게이트전극의 에지 부위에 전기장이 집중되는 것을 방지하여 GIDL 및 SILC를 감소시킴으로 소자의 특성 및 수율을 향상시키는 효과가 있다.In the method of manufacturing a semiconductor device of the present invention, a metal gate electrode having a pointed peak is formed at the lower portion of the metal gate electrode during the metal gate electrode formation process, and then the selective oxidation process is performed twice, thereby increasing the uniformity of the oxide film thickness. In order to form a metal gate electrode having a good profile without the above point, the electric field is prevented from being concentrated at the edge of the metal gate electrode, thereby reducing the GIDL and SILC, thereby improving the characteristics and yield of the device.
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