KR100508942B1 - 플라즈마 표시 패널의 구동 장치 - Google Patents

플라즈마 표시 패널의 구동 장치 Download PDF

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Abstract

플라즈마 표시 패널의 주사 전극 구동 회로에서, 주사 전극에 제1 트랜지스터의 드레인이 연결되고 제1 트랜지스터의 게이트와 소스에는 제1 트랜지스터의 구동부가 연결되어 있다. 리셋 기간에서, 구동부는 제1 트랜지스터를 턴온하여 주사 전극의 전압을 감소시킨 후 제1 트랜지스터를 턴오프하여 주사 전극을 플로팅시키는 동작을 반복하여 주사 전극의 전압을 서서히 감소시킨다. 그리고 주사 전극의 전압이 일정 전압까지 감소한 후에 주사 전극 전압의 감소 속도가 느려지는 경우에, 제1 트랜지스터의 소스와 전원 사이에 제2 트랜지스터가 턴온된다. 또한, 어드레스 기간에서 제1 및 제2 트랜지스터를 턴온하여 선택 전압을 주사 전극에 인가할 수 있다. 이와 같이 하면, 리셋 기간에서 사용되는 트랜지스터를 어드레스 기간에서도 사용할 수 있다.

Description

플라즈마 표시 패널의 구동 장치{DRIVING DEVICE OF PLASMA DISPLAY PANEL}
본 발명은 플라즈마 표시 패널의 구동 장치에 관한 것으로, 특히 플라즈마 표시 패널의 주사 전극을 구동하는 구동 회로에 관한 것이다.
플라즈마 표시 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 이러한 플라즈마 표시 패널은 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형(DC형)과 교류형(AC형)으로 구분된다.
일반적으로 교류형 플라즈마 표시 패널의 구동 방법은 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다.
리셋 기간은 이전의 유지방전에 의해 형성된 벽전하 상태를 소거하고, 다음의 어드레싱 동작이 원활히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이다. 어드레스 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽전하를 쌓아두는 동작을 수행하는 기간이다. 유지 기간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 기간으로, 유지 기간이 되면 주사 전극과 유지 전극에 유지방전 파형이 교대로 인가되어 유지방전이 행하여져 영상이 표시된다.
종래에는 리셋 기간에서 벽 전하를 설정하기 위해 미국특허 5,745,086호 및 도 1에 도시된 바와 같이 램프 파형을 주사 전극에 인가하였다. 즉, 주사 전극에 천천히 상승하는 상승 램프 파형을 인가한 후에 천천히 하강하는 하강 램프 파형을 인가하였다. 이러한 램프 파형을 인가하는 경우에는 벽 전하의 제어 정밀도가 램프의 기울기에 강하게 의존하기 때문에, 정해진 시간 내에서 벽 전하를 정밀하게 제어할 수 없다는 문제점이 있었다.
또한, 종래와 같이 램프 파형을 사용하는 경우에 하강 램프 파형의 최종 전압(Vnf)과 어드레스 기간에서 선택되는 주사 전극에 인가되는 전압(Vscl)이 동일한 경우에도 Vnf 전압을 전달하는 트랜지스터와 Vscl 전압을 전달하는 트랜지스터가 별도로 존재하여야 한다. 즉, 패널의 전압이 서서히 하강하도록 동작시키기 위한 구동부가 트랜지스터와 주사 전극의 접점에 연결되어야 하며, 이 구동부가 연결된 트랜지스터로는 펄스 형태의 Vscl 전압을 공급할 수 없으므로 Vnf 전압을 전달하는 트랜지스터와 Vscl 전압을 전달하는 트랜지스터를 별개로 사용하였다.
본 발명이 이루고자 하는 기술적 과제는 정해진 시간 내에서 벽 전하를 원하는 상태로 제어할 수 있는 플라즈마 표시 패널의 구동 장치를 제공하는 것이다.
또한, 본 발명은 리셋 기간에서 사용되는 트랜지스터와 어드레스 기간에서 사용되는 트랜지스터를 공유하는 것을 그 기술적 과제로 한다.
이러한 과제를 해결하기 위해, 본 발명의 한 특징에 따르면 적어도 두 전극에 의해 용량성 부하가 형성되는 플라즈마 표시 패널을 구동하는 장치가 제공된다. 본 발명의 구동 장치는, 용량성 부하의 제1 전극에 제1 주 단자가 전기적으로 연결되는 제1 트랜지스터, 트랜지스터의 제2 주 단자에 제1단이 전기적으로 연결되며 제1 전압을 공급하는 제1 전원에 제2단이 전기적으로 연결되어 제1 트랜지스터가 턴온되는 경우에 용량성 부하로부터 전하를 수신하는 커패시터, 그리고 제1 트랜지스터의 제2 주 단자와 제2 전압을 공급하는 제2 전원 사이에 전기적으로 연결되는 제2 트랜지스터를 포함한다. 리셋 기간에서 제1 트랜지스터의 턴온 및 턴오프의 반복에 의해 제1 전극의 전압이 감소하며, 어드레스 기간에서 제1 트랜지스터와 제2 트랜지스터가 턴온되어 제1 전극에 제2 전압이 인가된다.
본 발명의 한 실시예에 따르면, 제1 트랜지스터의 턴온에 의해 커패시터로 전하가 이동되어 제1 전극의 전압이 감소되며, 커패시터로 소정량의 전하가 이동된 경우에 제1 트랜지스터가 턴오프된다. 그리고 제1 트랜지스터는 커패시터로 이동된 소정량의 전하에 의한 트랜지스터의 제2 주 단자 전압과 트랜지스터의 제어 단자 전압의 차이에 의해 턴오프될 수 있다.
본 발명의 다른 실시예에 따르면, 커패시터에 축적된 소정량의 전하 중 적어도 일부를 방전시키는 방전 경로를 더 포함한다. 이때, 커패시터의 방전 이후에 트랜지스터가 턴온되어 용량성 부하로부터 커패시터로 전하가 다시 이동된다.
본 발명의 또다른 실시예에 따르면, 트랜지스터의 제어 단자에 제1 레벨과 제2 레벨을 교대로 가지는 제어 신호가 인가되며, 제어 신호의 제1 레벨에 응답하여 트랜지스터가 턴온되며, 제어 신호의 제2 레벨에 응답하여 방전 경로가 형성된다.
본 발명의 또다른 실시예에 따르면, 방전 경로는 저항과 커패시터를 충전시키는 방향의 전류를 차단하는 다이오드를 포함한다.
본 발명의 또다른 실시예에 따르면, 제1 전압과 제2 전압은 동일한 전압이다.
본 발명의 또다른 실시예에 따르면, 본 발명의 구동 장치는 커패시터의 제2단과 제2 전원 사이에 제너 다이오드를 더 포함하며, 제1 전원은 제2 전원의 제2 전압과 제너 다이오드의 항복 전압의 합에 의해 형성된다.
본 발명의 또다른 실시예에 따르면, 리셋 기간에서 제1 전극의 전압이 제1 전압보다 높은 제3 전압까지 감소했을 때 제2 트랜지스터가 턴온된다.
본 발명의 다른 특징에 따른 구동 장치는, 용량성 부하의 제1 전극에 제1 주 단자가 전기적으로 연결되는 제1 트랜지스터, 제1 트랜지스터의 제어 단자 및 제2 주 단자와 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되어 제1 전극의 전압이 서서히 감소하도록 제1 트랜지스터의 동작을 제어하는 구동부, 그리고 제1 트랜지스터의 제2 주 단자와 제2 전압을 공급하는 제2 전원 사이에 전기적으로 연결되는 제2 트랜지스터를 포함한다. 리셋 기간에서 구동부의 동작에 의해 제1 전극의 전압이 서서히 감소하며, 어드레스 기간에서 제1 트랜지스터와 제2 트랜지스터가 턴온되어 제1 전극에 제2 전압이 인가된다.
본 발명의 한 실시예에 따르면, 구동부는 제1 트랜지스터를 턴온시켜 제1 전극의 전압을 감소시킨 후 제1 트랜지스터를 턴오프하여 제1 전극을 플로팅시키는 동작을 반복하여 제1 전극의 전압을 서서히 감소시킨다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 그리고 본 발명에서 언급되는 벽 전하란 방전 셀의 벽(예를 들어, 유전체층) 상에서 각 전극에 가깝게 형성되는 전하를 말한다. 그리고 벽 전하는 실제로 전극 자체에 접촉되지는 않지만, 여기서는 전극에 "형성됨", "축적됨" 또는 "쌓임"과 같이 설명한다.
이제 본 발명의 실시예에 따른 플라즈마 표시 패널의 구동 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 도면이다.
도 2에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 표시 장치는 플라즈마 표시 패널(100), 제어부(200), 어드레스 구동부(300), 유지 전극 구동부(400) 및 주사 전극 구동부(500)를 포함한다.
플라즈마 표시 패널(100)은 열 방향으로 뻗어 있는 복수의 어드레스 전극(A1-Am), 그리고 행 방향으로 뻗어 있는 복수의 유지 전극(X1-X n) 및 주사 전극(Y1-Yn)을 포함한다. 유지 전극(X1-Xn)은 각 주사 전극(Y 1-Yn)에 대응해서 형성되며, 일반적으로 그 일단이 서로 공통으로 연결되어 있다. 그리고 플라즈마 표시 패널(100)은 유지 및 주사 전극(X1-Xn, Y1-Yn)이 배열된 유리 기판(도시하지 않음)과 어드레스 전극(A1-Am)이 배열된 유리 기판(도시하지 않음)으로 이루어진다. 두 유리 기판은 주사 전극(Y1-Yn)과 어드레스 전극(A1-Am) 및 유지 전극(X 1-Xn)과 어드레스 전극(A1-Am)이 각각 직교하도록 방전 공간을 사이에 두고 대향하여 배치된다. 이때, 어드레스 전극(A1-Am)과 유지 및 주사 전극(X1-Xn, Y 1-Yn)의 교차부에 있는 방전 공간이 방전 셀을 형성한다.
제어부(200)는 외부로부터 영상 신호를 수신하여 어드레스 구동 제어 신호, 유지 전극 구동 제어 신호 및 주사 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간, 유지 기간으로 이루어진다.
어드레스 구동부(300)는 제어부(200)로부터 어드레스 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극(A1-Am)에 인가한다. 유지 전극 구동부(400)는 제어부(200)로부터 유지 전극 구동 제어 신호를 수신하여 유지 전극(X1-Xn)에 구동 전압을 인가하고, 주사 전극 구동부(500)는 제어부(200)로부터 주사 전극 구동 제어 신호를 수신하여 주사 전극(Y1-Yn)에 구동 전압을 인가한다.
아래에서는 도 3 및 도 4를 참조하여 각 서브필드에서 어드레스 전극(A1-Am), 유지 전극(X1-Xn) 및 주사 전극(Y1-Yn)에 인가되는 구동 파형에 대하여 설명한다. 그리고 아래에서는 하나의 어드레스 전극, 유지 전극 및 주사 전극에 의해 형성되는 방전 셀을 기준으로 설명을 한다.
도 3은 본 발명의 실시예에 따른 플라즈마 표시 패널의 구동 파형도이며, 도 4는 본 발명의 실시예에 따른 구동 파형에 의한 전극의 전압 및 방전 전류를 나타내는 도면이다.
도 3을 보면, 하나의 서브필드는 리셋 기간(Pr), 어드레스 기간(Pa) 및 유지 기간(Ps)으로 이루어지며, 리셋 기간(Pr)은 상승 기간(Pr1) 및 하강 기간(P r2)을 포함한다.
일반적으로 유지 기간에서 마지막 유지방전이 끝나고 나면, 유지 전극에는 (+) 벽 전하, 주사 전극에는 (-) 벽 전하가 형성되게 된다. 다음, 리셋 기간(Pr)의 상승 기간(Pr1)에서는 유지 전극을 0V로 유지한 상태에서 주사 전극에 Vs 전압에서 Vset 전압까지 완만하게 상승하는 상승 파형을 인가한다. 그러면 주사 전극으로부터 어드레스 전극 및 유지 전극으로 각각 미약한 리셋 방전이 일어나서, 주사 전극에 (-) 벽 전하가 쌓이고 어드레스 전극 및 유지 전극에 (+) 벽 전하가 쌓인다.
도 3 및 도 4에 나타낸 바와 같이 리셋 기간(Pr)의 하강 기간(Pr2)에서는 유지 전극을 Ve 전압으로 유지시킨 상태에서 주사 전극에 인가되는 전압을 일정량만큼 감소시킨 후, Tf 기간동안 주사 전극에 공급되는 전압을 차단하여 주사 전극을 플로팅시킨다. 그리고 주사 전극의 전압을 일정량만큼 감소시키고 주사 전극을 일정 기간(Tf) 플로팅시키는 동작을 반복한다.
이 동작을 반복하는 중에 유지 전극의 전압(Vx)과 주사 전극의 전압(Vy) 사이의 전압차가 방전 개시 전압(Vf) 이상이 되면, 유지 전극과 주사 전극 사이에서는 방전이 일어난다. 즉, 방전 공간에서 방전 전류(Id)가 흐르게 된다. 그리고 유지 전극과 주사 전극 사이에서 방전이 개시된 후 주사 전극이 플로팅 상태로 되면, 외부 전원으로부터 유입되는 전하가 없으므로 주사 전극의 전압이 벽 전하의 양에 따라 변하게 된다. 따라서 벽 전하의 변하량이 곧바로 방전 공간 내부 전압을 감소시키게 되어 적은 양의 벽 전하 변화만으로도 방전이 소멸하게 된다. 즉, 유지 및 주사 전극에 형성되어 있던 벽 전하가 줄어들면서 방전 공간 내부의 전압이 급격히 감소하여 방전 공간 내부에 강한 방전 소멸이 발생한다. 그리고 나서, 다시 주사 전극의 전압을 감소시켜 방전을 형성시킨 후 주사 전극을 플로팅 상태로 하면, 앞서와 마찬가지로 벽 전하가 줄어드는 동시에 방전 공간 내부에 강한 방전 소멸이 발생한다. 그리고 이와 같은 주사 전극 전압을 감소시키고 주사 전극을 플로팅시키는 동작이 소정 횟수만큼 반복되면, 유지 전극 및 주사 전극에 원하는 양의 벽 전하가 형성된다.
이와 같이 하면 적은 양의 벽 전하 변화만으로도 방전이 소멸하기 때문에 벽 전하의 미세한 제어가 가능하다. 또한 종래의 램프 파형에서는 주사 전극의 전압을 완만하게 하강시켜 강한 방전을 방지하여 벽 전하를 제어하였으므로, 램프 파형의 기울기 제약 때문에 리셋 기간의 하강 기간(Pr2)이 길어야 했다. 그런데 본 발명의 실시예에서는 플로팅에 의한 강한 방전 소멸을 이용하므로 주사 전극의 전압을 급격하게 하강시켜도 되며, 이에 따라 리셋 기간을 단축시킬 수 있다.
그리고 주사 전극에 전압이 인가되고 있는 기간이 길면 방전이 지나치게 크게 형성될 수 있으므로, 주사 전극에 전압이 인가되는 기간, 즉 주사 전극의 전압이 감소하는 기간은 주사 전극이 플로팅되는 기간보다 짧을수록 좋다.
아래에서는 플로팅에 의한 강한 방전 소멸에 대하여 도 5a 내지 도 5e를 참조하여 상세하게 설명한다. 그리고 유지 전극과 주사 전극 사이에서 방전이 일어나므로 방전 셀에서 유지 전극과 주사 전극을 기준으로 설명한다.
도 5a는 유지 전극과 주사 전극에 의해 형성되는 방전 셀을 모델링한 도면이며, 도 5b는 도 5a의 등가 회로도이다. 도 5c는 도 5a의 방전 셀에서 방전이 일어나지 않은 경우를 나타내는 도면이다. 도 5d는 도 5a의 방전 셀에서 방전이 일어난 경우에 전압이 인가된 상태를 나타내는 도면이며, 도 5e는 도 5a의 방전 셀에서 방전 일어난 경우에 플로팅된 상태를 나타내는 도면이다. 도 5a에서는 설명의 편의를 위해 초기에 주사 전극(10)과 유지 전극(20)에 각각 - 및 +의 전하가 형성되어 있는 것으로 한다. 그리고 전하는 전극의 유전체층 위에 형성되지만 아래에서는 설명의 편의상 전극에 형성되는 것으로 하여 설명을 한다.
도 5a에 나타낸 바와 같이, 주사 전극(10)은 스위치(SW)를 통해 전류원(Iin)에 전기적으로 연결되어 있으며, 유지 전극(20)은 Ve 전압에 전기적으로 연결되어 있다. 주사 전극(10) 및 유지 전극(20)의 안쪽에는 각각 유전체층(30, 40)이 형성되어 있다. 유전체층(30, 40) 사이에는 방전 가스(도시하지 않음)가 주입되어 있으며 이 유전체층(30, 40) 사이의 영역이 방전 공간(50)을 형성한다.
이때, 주사 및 유지 전극(10, 20), 유전체층(30, 40) 및 방전 공간(50)은 용량성 부하를 형성하므로 도 5b에 도시한 바와 같이 등가적으로 패널 커패시터(Cp)로 나타낼 수 있다. 그리고 두 유전체층(30, 40)의 유전 상수는 이라 하고, 방전 공간(50) 사이에 걸리는 전압은 Vg라 한다. 또한 두 유전체층(30, 40)의 두께는 동일(d1)하다고 하고, 두 유전체층(30, 40) 사이의 거리(방전 공간의 거리)는 d2라 한다.
그리고 스위치(SW)가 턴온되며 패널 커패시터(Cp)의 주사 전극(10)에 인가되는 전압(Vy)은 수학식 1과 같이 스위치(SW)가 턴온되는 시간에 비례하여 감소한다. 즉, 스위치(SW)가 턴온되면 주사 전극(10)의 전압이 감소한다. 그리고 도 5a 내지 도 5e에서는 전류원을 이용하여 주사 전극(10)의 전압을 감소시켰지만, 이와는 달리 주사 전극(10)에 직접 감소한 전압을 인가할 수 있고, 패널 커패시터를 방전시켜 주사 전극(10)의 전압을 감소시킬 수도 있다.
여기서, Vy(0)는 스위치(SW)가 온될 때의 주사 전극 전압(Vy)이며, Cp는 패널 커패시터(Cp)의 커패시턴스이다.
도 5c를 참조하여, 스위치(SW)가 턴온된 상태에서 방전이 일어나지 않은 경우에 방전 공간(50)에 인가되는 전압(Vg)을 계산한다. 그리고 도 5c의 상태에서 주사 전극(10)에 인가된 전압은 Vin으로 가정한다.
이와 같이 주사 전극(10)에 Vin 전압이 인가되면, 주사 전극(10)에는 -만큼의 전하가 인가되고 유지 전극(20)에는 +만큼의 전하가 인가된다. 이때, 가우스 법칙(Gaussian theorem)을 적용하면 유전체(30, 40) 내부의 전계(E1)와 방전 공간(50) 내부의 전계(E2)는 각각 수학식 2 및 3과 같이 주어진다.
여기서, 는 주사 전극과 유지 전극에 인가되는 전하량을 나타내며, 는 방전 공간 내부에서의 유전율이다.
그리고 외부에 인가되는 전압(Ve-Vy)은 전계와 거리의 관계에 의해 수학식 4와 같이 주어지고, 마찬가지로 방전 공간(50)의 전압(Vg)은 수학식 5와 같이 된다.
수학식 2 내지 수학식 5로부터 주사 또는 유지 전극(10, 20)에 인가되는 전하량()과 방전 공간(50) 내부의 전압(Vg)은 각각 수학식 6 및 7과 같이 된다.
여기서, Vw는 방전 공간(50)에서 벽 전하()에 의해 형성되는 전압이다.
실제로 방전 공간(50) 내부의 길이(d2)는 유전체(30, 40)의 두께(d1)에 비해 매우 큰 값이므로, 는 거의 1에 가깝다. 즉, 수학식 7로부터 외부에서 인가되는 전압(Ve-Vin)이 방전 공간(50)에 그대로 인가됨을 알 수 있다.
다음, 도 5d를 참조하여 외부에서 인가되는 전압(Ve-Vin)에 의해 방전이 일어나 주사 전극(10)과 유지 전극(20)에 형성된 벽 전하가 만큼 소멸될 때의 방전 공간(50) 내부의 전압(Vg1)을 계산한다. 도 5d에서는 벽 전하 형성시 전극의 전위를 유지하기 위해 전원(Vin)으로부터 전하가 공급되기 때문에, 주사 전극(10) 및 유지 전극(20)에 인가되는 전하량은 로 증가한다.
도 5d에서 가우스 법칙을 적용하면 유전체(30, 40) 내부의 전계(E1) 및 방전 공간(50) 내부의 전계(E2)는 각각 수학식 8 및 9와 같이 된다.
수학식 8 및 수학식 9로부터, 주사 전극(10)과 유지 전극(20)에 인가되는 전하량()과 방전 공간 내부의 전압(Vg1)은 각각 수학식 10 및 수학식 11과 같이 된다.
수학식 11에서 는 거의 1이기 때문에, 외부로부터 전압(Vin)이 인가되는 경우에는 방전이 일어났을 때 방전 공간(50) 내부에서 아주 작은 전압 강하만이 발생한다. 따라서 방전에 의해 소멸되는 벽 전하의 양()이 상당히 커야 방전 공간(50) 내부 전압(Vg1)이 줄어들어 방전이 소멸된다.
다음, 도 5e를 참조하여 외부에서 인가되는 전압(Vin)에 의해 방전이 일어나 주사 전극(10)과 유지 전극(20)에 형성된 벽 전하가 만큼 소멸된 후, 스위치(SW)를 턴오프(방전 공간(50)을 플로팅)시켰을 때의 방전 공간(50) 내부의 전압(Vg2)을 계산한다. 이때, 외부로부터 유입되는 전하가 없으므로 주사 전극(10) 및 유지 전극(20)에 인가되어 있는 전하량은 도 4c의 경우와 동일하게 가 된다. 마찬가지로 가우스 법칙을 적용하면 유전체(30, 40) 내부의 전계(E1)와 방전 공간(50) 내부의 전계(E2)는 각각 수학식 2 및 수학식 12와 같이 된다.
수학식 12와 수학식 6으로부터 방전 공간(50)의 전압(Vg2)은 수학식 13과 같이 주어진다.
수학식 13으로부터 알 수 있듯이, 스위치(SW)가 턴오프된 상태(플로팅 상태)에서는 소멸되는 벽 전하에 의해 큰 전압 강하가 있음을 알 수 있다. 즉, 수학식 12 및 수학식 13을 보면 전극의 플로팅 상태가 전압 인가 상태보다 벽 전하에 의한 전압 강하 크기가 1/(1-)배만큼 커짐을 알 수 있다. 결국, 플로팅 상태에서는 벽 전하가 조금 소멸되어도 방전 공간(50) 내부의 전압이 급격히 감소하므로, 전극 사이의 전압이 방전 개시 전압 이하로 되어 방전이 급격히 소멸한다. 즉, 방전 개시 이후에 전극을 플로팅 상태로 하는 것은 방전의 급격한 소멸 메카니즘(quenching mechanism)으로 작용하는 것을 알 수 있다. 그리고 방전 공간(50) 내부의 전압이 감소하는 경우에는 유지 전극은 Ve 전압으로 고정되어 있으므로 플로팅되어 있는 주사 전극의 전압(Vy)이 도 4에 나타낸 바와 같이 일정 전압만큼 증가한다.
다시 도 4를 보면, 주사 전극 전압이 하강하여 방전이 발생할 때 주사 전극이 플로팅되면, 앞에서 설명한 방전 소멸 메커니즘에 의해 주사 및 유지 전극에 형성된 벽 전하가 조금 소멸된 상태에서 방전이 소멸하게 된다. 이러한 동작을 계속 반복하면, 주사 및 유지 전극에 형성된 벽 전하를 조금씩 소거하면서 벽 전하를 원하는 상태까지 제어할 수 있다. 즉, 리셋 기간(Pr)의 하강 기간(Pr2)에서 원하는 벽 전하 상태까지 정확하게 제어할 수 있게 된다.
본 발명의 실시예에서는 리셋 기간(Pr)의 하강 기간(Pr2)에서만 설명하였지만, 본 발명은 이에 한정되지 않고 하강 램프를 사용하여 벽 전하를 제어하는 모든 경우에 적용할 수 있다.
아래에서는 전극에 인가되는 전압을 하강시킨 후 플로팅시키는 동작을 반복할 수 있는 구동 회로에 대하여 도 6 및 도 7을 참조하여 설명한다. 이러한 구동 회로는 도 3의 구동 파형에서는 주사 전극에 연결되는 주사 전극 구동부(500)에 형성될 수 있다.
도 6은 본 발명의 제1 실시예에 따른 구동 회로의 개략적인 회로도이며, 도 7은 도 6의 구동 회로에 의한 구동 파형도이다. 도 6의 패널 커패시터(Cp)는 도 5a에서 설명한 바와 같이 주사 전극과 유지 전극 사이에 형성되는 용량성 부하로서, 패널 커패시터(Cp)의 제2단인 유지 전극에는 접지 전압이 인가되어 있는 것으로 하고, 패널 커패시터(Cp)는 일정량의 전하로 충전되어 있는 것으로 가정한다.
도 6에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 구동 회로는 트랜지스터(Yfr, Yrc), 커패시터(Cd), 저항(R1), 다이오드(D1, D2) 및 제어 신호 전압원(Vg)을 포함한다. 커패시터(Cd), 저항(R1), 다이오드(D1, D2) 및 제어 신호 전압원(Vg)이 트랜지스터(Yfr)를 구동하는 구동부로 동작하며, 이 구동부의 동작에 의해 주사 전극의 전압이 도 3 및 도 4에 도시한 바와 같이 서서히 하강할 수 있다.
도 6에서는 트랜지스터(Yfr, Yrc)를 n채널 전계 효과 트랜지스터로 도시하였지만, 아래에서 설명하는 트랜지스터(Yfr, Yrc)의 기능과 동일 또는 유사한 기능을 하는 다른 스위칭 소자를 트랜지스터(Yfr, Yrc) 대신에 사용할 수 있다. 트랜지스터(Yfr)의 하나의 주 단자인 드레인은 패널 커패시터(Cp)의 제1단인 주사 전극(Y)에 연결되고 다른 하나의 주 단자인 소스가 커패시터(Cd)의 제1단에 연결되어 있다. 커패시터(Cd)의 제2단은 접지단(0)에 연결되어 있다. 제어 신호 전압원(Vg)은 트랜지스터(Yfr)의 제어 단자인 게이트와 접지단(0) 사이에 연결되어 트랜지스터(Yfr)에 제어 신호(Sg)를 공급한다.
그리고 다이오드(D1)와 저항(R1)은 커패시터(Cd)의 제1단과 제어 신호 전압원(Vg) 사이에 연결되어 커패시터(Cd)가 방전될 수 있는 방전 경로를 형성한다. 다이오드(D2)는 접지단(0)과 트랜지스터(Yfr)의 게이트 사이에 연결되어 트랜지스터(Yfr)의 게이트 전압을 클램핑한다. 트랜지스터(Yrc)의 하나의 주 단자인 드레인은 커패시터(Cd)의 제1단에 연결되도 다른 주 단자인 소스는 커패시터(Cd)의 제2단인 접지단(0)에 연결되어 있다. 즉, 트랜지스터(Yrc)는 커패시터(Cd)에 병렬로 연결되어 있다. 또한, 도시하지는 않았지만 제어 신호 전압원(Vg)과 트랜지스터(Yfr) 사이에는 저항이 더 포함될 수 있으며, 트랜지스터(Yfr)의 게이트와 접지단(0) 사이에도 저항이 더 포함될 수 있다.
다음, 도 7을 참조하여 도 6의 구동 회로의 동작에 대하여 상세하게 설명한다. 설명의 편의상 도 7의 파형에서는 방전이 일어나지 않은 것으로 가정하고 설명한다. 만약 방전이 일어난다면 도 7의 파형은 도 4에 나타낸 파형과 같이 플로팅 기간에서 Vp 전압이 증가하는 형태로 주어질 것이다. 그리고 트랜지스터(Yrc)는 턴오프되어 있는 것으로 가정한다.
도 7에 나타낸 바와 같이, 게이트 전압원(Vg)에서 공급되는 제어 신호(Sg)는 트랜지스터(Yfr)를 턴온시키기 위한 하이 레벨 전압과 트랜지스터(Yfr)를 턴오프시키기 위한 로우 레벨 전압을 교대로 가진다.
먼저, 하이 레벨의 제어 신호(Sg)에 의해 트랜지스터(Yfr)가 턴온되면 패널 커패시터(Cp)에 축적되어 있는 전하가 커패시터(Cd)로 이동하게 된다. 커패시터(Cd)에 전하가 축적되면 커패시터(Cd)의 제1단 전압이 상승하게 되어 트랜지스터(Yfr)의 소스 전압이 상승하게 된다. 그런데 커패시터(Cd)의 제2단을 기준으로 할 때, 트랜지스터(Yfr)의 게이트 전압은 트랜지스터(Yfr)를 턴온할 때의 전압으로 유지되는 반면, 커패시터(Cd)의 제1단 전압이 상승하므로 트랜지스터(Yfr)의 소스 전압이 상대적으로 증가하게 된다. 이때, 트랜지스터(Yfr)의 소스 전압이 일정 전압까지 상승하게 되면, 트랜지스터(Yfr)의 게이트-소스 전압이 트랜지스터(Yfr)의 문턱 전압(Vt)보다 작아져서 트랜지스터(Yfr)는 턴오프된다.
즉, 제어 신호의 하이 레벨 전압과 트랜지스터(Yfr)의 소스 전압의 차이가 트랜지스터(Yfr)의 문턱 전압(Vt)보다 작아질 때 트랜지스터(Yfr)가 턴오프된다. 이와 같이 트랜지스터(Yfr)가 턴오프되면 패널 커패시터(Cp)에 공급되는 전압이 차단되므로 패널 커패시터(Cp)는 플로팅 상태로 된다. 그리고 트랜지스터(M1)가 턴오프될 때 커패시터(Cd)에 축적되는 전하량(ΔQi)은 수학식 14와 같이 된다. 이때, 패널 커패시터(Cp)에서 커패시터(Cd)로의 전하 이동은 순간적으로 이루어지기 때문에 패널 커패시터(Cp)의 전압은 순간적으로 일정량만큼 하강한다. 즉, 제어 신호(Sg)의 레벨 제어로 패널 커패시터(Cp)를 플로팅시키는 것보다 빨리 플로팅시킬 수 있다. 그리고 제어 신호(Sg)가 로우 레벨로 되는 경우에도 트랜지스터(Yfr)는 계속 턴오프되어 있으므로 플로팅 기간(Tfi)을 전압 인가 기간보다 길게 할 수 있다.
여기서, Vcc는 제어 신호의 하이 레벨 전압이며 Vt는 트랜지스터(Yfr)의 문턱 전압이고 Cd는 커패시터(Cd)의 커패시턴스이다.
그리고 커패시터(Cd)에 축적된 전하량(ΔQi)만큼의 전하가 패널 커패시터(Cp)로부터 공급되었으므로, 패널 커패시터(Cp)의 전압 감소량(ΔVpi)은 수학식 15와 같이 된다.
여기서, Cp는 패널 커패시터(Cp)의 커패시턴스이다.
다음, 제어 신호가 로우 레벨로 되면 커패시터(Cd)의 제1단 전압이 게이트 전압원(Vg) 전압보다 더 높으므로 커패시터(Cd), 다이오드(D1), 저항(R1) 및 게이트 전압원(Vg)의 경로를 통해 커패시터(Cd)는 방전하게 된다. 이때, 커패시터(Cd)는 (Vcc-Vt)의 전압이 충전된 상태에서 방전하게 되므로, 방전에 의해 커패시터(Cd)의 전압이 감소하는 양(ΔVd)은 수학식 16과 같이 주어진다.
여기서, R1은 저항(R1)의 저항값이다.
그리고 커패시터(Cd)에서 방전되는 전하량(ΔQd)은 제어 신호가 로우 레벨로 유지되는 시간(Toff)에 따라 수학식 17과 같이 되며, 커패시터(Cd)에 남아있는 전하량(Qd)은 수학식 18과 같이 된다.
다음, 제어 신호가 다시 하이 레벨로 되면 트랜지스터(Yfr)가 턴온되어 패널 커패시터(Cp)에서 커패시터(Cd)로 전하가 이동하게 된다. 앞에서 설명한 것처럼 커패시터(Cd)에 ΔQi만큼의 전하가 축적되어 있으면 트랜지스터(Yfr)가 턴오프되므로, 패널 커패시터(Cp)에서 ΔQd만큼의 전하가 다시 커패시터(Cd)로 이동하면 트랜지스터(Yfr)는 턴오프된다. 따라서 패널 커패시터(Cp)에서 감소하는 전압(ΔVp)은 수학식 19와 같이 된다.
앞에서 설명한 것처럼, 패널 커패시터(Cp)에서 ΔVp만큼의 전압이 감소하면 커패시터(Cd)의 전압이 증가하여 트랜지스터(Yfr)는 턴오프된다. 그리고 제어 신호(Sg)가 로우 레벨로 되면 트랜지스터(Yfr)가 턴오프된 상태에서 커패시터(Cd)는 방전하게 된다. 즉, 제어 신호(Sg)의 하이 레벨에 응답하여 패널 커패시터(Cp)의 전압이 하강하는 동작과 커패시터(Cd)의 전압 상승에 따라 패널 커패시터(Cp)가 플로팅되는 동작이 계속 반복되게 된다. 따라서 전극의 전압을 하강시키고 전극을 플로팅시키는 동작이 반복되는 파형을 생성할 수 있다.
다음, 도 6의 구동 회로에서 트랜지스터(Yrc)의 동작에 대해서 설명한다. 도 6의 구동 회로에서 패널 커패시터(Cp)의 전압이 일정 전압 이하로 감소하면 패널 커패시터(Cp)에서 커패시터(Cd)로 이동되는 전하가 줄어들어 커패시터(Cd)의 전압이 (Vcc-Vt)보다 작아진다. 그러면 트랜지스터(Yfr)는 커패시터(Cd)의 전압에 의해서는 턴오프되지 않아서 플로팅 기간이 짧아질 수 있다. 또한 커패시터(Cd)에 충전된 전압이 (Vcc-Vt) 전압보다 작아지면 수학식 16에 나타낸 바와 같이 커패시터(Cd)에서 방전되는 전압도 감소한다. 그러면 트랜지스터(Yfr)가 턴온되어 패널 커패시터(Cp)에서 커패시터(Cd)로 이동되는 전하량이 감소한다. 이와 같이 도 6의 구동 회로에서는 하강 파형의 후반부로 갈수록 전압이 감소하는 폭이 줄어들어 원하는 전압까지 감소하는 데 시간이 많이 걸릴 수 있다.
이와 같이 패널 커패시터(Cp)의 전압이 일정 전압 이하로 감소하여 패널 커패시터(Cp)에서 커패시터(Cd)로 이동되는 전하량이 감소하는 경우에, 트랜지스터(Yrc)의 제어 단자인 게이트에 트랜지스터(Yrc)를 턴온시킬 수 있는 신호를 인가한다. 그러면 트랜지스터(Yrc)가 턴온되어 커패시터(Cd)의 전압이 트랜지스터(Yrc)를 통하여 접지 전압으로 방전된다. 따라서 커패시터(Cd)의 전압이 충분히 방전된 후 트랜지스터(Yfr)가 턴온되므로 패널 커패시터(Cp)의 전압을 빠르게 감소시킬 수 있다.
이상에서 설명한 도 6의 구동 회로에서는 전압 하강과 플로팅을 반복시키기 위해 방전 경로를 형성하였지만, 전압 하강과 플로팅을 한번만 하는 경우에는 방전 경로가 없어도 된다. 또한 방전 경로는 제어 신호 전압원(Vg)에 연결되지 않고 다른 경로로 형성될 수 있다. 예를 들어, 커패시터(Cp)의 제1단과 접지단 사이에 스위치를 연결하여 방전 경로로 사용할 수 있다. 이와 같이 하면, 커패시터(Cp)를 방전시키는 기간(Toff)에 스위치를 턴온하면 된다.
그리고 수학식 19를 보면 패널 커패시터(Cp)에서 감소하는 전압은 저항(R1)과 제어 신호(Sg)의 로우 레벨 기간(Toff)에 의해 결정되므로, 제어 신호(Sg)의 듀티를 조절함으로써 패널 커패시터(Cp)의 전압 감소량을 조절할 수 있다. 또한, 저항(R1)에 가변 저항을 병렬로 연결하여 가변 저항의 크기를 조절하여 패널 커패시터(Cp)의 전압 감소량을 조절할 수도 있다.
또한, 패널 커패시터(Cp)에서 방전되는 전류의 크기를 제한하기 위해 패널 커패시터(Cp)와 트랜지스터(Yfr) 사이에 저항을 연결할 수도 있다. 그리고 저항 대신에 전류의 크기를 제한할 수 있는 다른 소자, 예를 들어 인덕터를 사용할 수도 있다.
그리고 도 6에서 설명한 구동 회로에서, 커패시터(Cd)가 일정 전압까지 충전되는 경우에 트랜지스터(Yfr)가 턴오프되므로, 커패시터(Cd)의 제1단에서 제2단 방향으로 흐르는 전류는 트랜지스터(Yfr)의 게이트-소스 전압에 의해 제어된다. 그런데 트랜지스터(Yfr)가 전계 효과 트랜지스터인 경우에는 일반적으로 소스에서 드레인 방향으로 바디 다이오드가 형성되어 있으므로, 패널 커패시터(Cp)의 전압이 커패시터(Cd)가 연결된 전원의 전압(도 6에서는 접지 전압)보다 낮은 경우에 커패시터(Cd)의 제2단에서 제1단 방향으로 전류가 흐를 수 있다. 그리고 도 6의 구동 회로에서는 이 방향으로 흐르는 전류를 제어할 수 있는 수단이 없으므로 커패시터(Cd)에 전압이 계속 충전될 수 있다. 그러면 커패시터(Cd)의 제2단 전압이 제1단 전압보다 커패시터(Cd)에 충전된 전압만큼 상대적으로 높아지고, 이에 따라 트랜지스터(Yfr)의 게이트 전압이 커패시터(Cd)의 제1단 전압, 즉 트랜지스터(Yfr)의 소스 전압보다 커패시터(Cd)에 충전된 전압만큼 상대적으로 높아진다. 따라서 트랜지스터(Yfr)의 게이트-소스 전압이 커패시터(Cd)에 충전된 전압만큼 높아지게 되는데, 이 전압이 트랜지스터(Yfr)의 게이트와 소스 사이의 내압보다 크면 트랜지스터(Yfr)가 파괴될 수 있다.
아래에서는 이와 같이 커패시터(Cd)의 제2단에서 제1단 방향으로 흐르는 전류에 의해 트랜지스터(Yfr)가 파괴될 수 있는 현상을 방지하기 위한 실시예에 대해서 도 8 및 도 9를 참조하여 상세하게 설명한다.
도 8 및 도 9는 각각 본 발명의 제2 및 제3 실시예에 따른 구동 회로의 개략적인 회로도이다. 도 8 및 도 9에서는 설명의 편의를 위해 트랜지스터(Yfr)의 바디 다이오드를 도시하였다.
도 8을 보면, 본 발명의 제2 실시예에 따른 구동 회로는 다이오드(D3)가 커패시터(Cd)에 병렬로 연결되어 있는 점을 제외하면 도 6의 구동 회로와 동일한 구조를 가진다. 즉, 다이오드(D3)의 애노드가 커패시터(Cd)의 제2단에 연결되고 다이오드(D3)의 캐소드가 커패시터(Cd)의 제1단에 연결되어 있다. 이와 같이 하면, 커패시터(Cd)의 제2단 전압이 패널 커패시터(Cp)의 전압보다 높은 경우에 트랜지스터(Yfr)의 바디 다이오드에 의해서 발생하는 전류가 다이오드(D3)를 통하여 흐르게 되므로, 커패시터(Cd)에 전압이 충전되지 않는다. 커패시터(Cd)에 전압이 충전되지 않으므로 트랜지스터(Yfr)의 게이트와 소스 사이의 전압이 내압이 이상으로 증가하는 경우가 발생하지 않는다.
그리고 도 9에 나타낸 바와 같이, 본 발명의 제3 실시예에 따른 구동 회로는 패널 커패시터(Cp)와 트랜지스터(Yfr) 사이에 다이오드(D4)가 직렬로 연결되어 있는 점을 제외하면 도 9의 구동 회로와 동일한 구조를 가진다. 즉, 다이오드(D4)의 애노드가 패널 커패시터(Cp)의 제1단에 연결되고 다이오드(D4)의 캐소드가 트랜지스터(Yfr)의 드레인에 연결되어 있다. 이와 같이 하면, 다이오드(D4)가 트랜지스터(Yfr)의 바디 다이오드와 반대 방향으로 연결되므로, 트랜지스터(Yfr)의 바디 다이오드에 의해서 발생하는 전류 흐름이 차단된다. 그리고 도 9에서는 다이오드(D4)를 패널 커패시터(Cp)와 트랜지스터(Yfr) 사이에 연결하였지만, 이에 한정되지 않고 다이오드(D4)를 패널 커패시터(Cp), 트랜지스터(Yfr), 커패시터(Cd)에 의해 형성되는 경로 중 어디에도 형성할 수 있다.
다음, 본 발명의 제1 내지 제3 실시예에서 설명한 구동 회로를 사용하여 리셋 기간(Pr)의 하강 기간(Pr2)에서 하강 파형을 생성하는 주사 전극 구동 회로에 대해서 도 10 및 도 11을 참조하여 상세하게 설명한다. 도 10 및 도 11은 각각 본 발명의 제4 및 제5 실시예에 따른 주사 전극 구동 회로를 나타내는 도면이다.
일반적으로 주사 전극 구동 회로에는 어드레스 기간에서 주사 전극(Y1-Yn)을 순차적으로 선택할 수 있도록 각각의 주사 전극(Y1-Yn)에 선택 회로(510)가 IC 형태로 연결되어 있다. 도 10 및 도 11에서는 설명의 편의상 하나의 주사 전극(Y)과 하나의 선택 회로(510)만 도시하였으며, 주사 전극(Y)과 인접한 유지 전극(X)에 의해 형성되는 용량성 부하를 패널 커패시터(Cp)로 도시하였다. 그리고 유지 전극(X)에는 유지 전극 구동 회로가 연결되어 있다.
도 10을 보면, 본 발명의 제4 실시예에 따른 주사 전극 구동 회로는 선택 회로(510), 커패시터(Csch), 하강 파형 공급부(520), 상승 파형 공급부(530) 및 유지방전 파형 공급부(540)를 포함한다. 커패시터(Csch)에는 Vsch 전압이 충전되어 있으며, 이는 커패시터(Csch)의 제1단에 연결되는 전원(도시하지 않음)에 의해 충전된다.
선택 회로(510)는 두 트랜지스터(Ysch, Yscl)를 포함하며, 트랜지스터(Ysch , Yscl)에는 각각 소스에 드레인에 방향으로 바디 다이오드가 형성된다. 트랜지스터(Ysch)의 소스와 트랜지스터(Yscl)의 드레인은 패널 커패시터(Cp)의 주사 전극(Y)에 연결되어 있다. 그리고 커패시터(Csch)의 제1단은 선택 회로(510)의 트랜지스터(Ysch)의 드레인에 연결되고 커패시터(Csch)의 제2단은 트랜지스터(Yscl )의 소스에 연결되어 있다. 또한, 트랜지스터(Yscl)의 소스에는 하강 파형 공급부(520), 상승 파형 공급부(530) 및 유지방전 파형 공급부(540)가 연결되어 있다.
하강 파형 공급부(520)는 도 3에 도시한 리셋 기간(Pr)의 하강 기간(Pr2) 동안 하강 파형을 주사 전극(Y)에 공급하며, 도 6, 도 8 및 도 9에서 설명한 구동 회로가 사용될 수 있다. 도 10에서는 도 8의 구동 회로를 하강 파형 공급부(520)로 사용하였다. 그리고 하강 파형 공급부(520)에서 공급하는 하강 파형의 최종 전압을 Vnf 전압으로 하면, 도 10에 도시한 바와 같이 커패시터(Cd)의 제2단은 접지단 대신에 Vnf 전압을 공급하는 전원에 연결된다. 상승 파형 공급부(530)는 리셋 기간(Pr)의 상승 기간(Pr1) 동안 상승 파형을 주사 전극(Y)에 공급하며, 일반적인 램프 형태의 상승 전압을 공급하는 회로 등이 사용될 수 있다. 그리고 유지방전 파형 공급부(540)는 도 3의 유지 기간(Ps) 동안 주사 전극(Y)에 유지방전 파형을 공급한다.
다음, 도 3의 어드레스 기간(Pa) 동안 주사 전극 구동 회로에서 주사 전극에 비선택 전압과 선택 전압(Vscl)을 공급하는 방법에 대해서 설명한다. 이때, 어드레스 기간(Pa)에서 선택되는 주사 전극에 인가되는 선택 전압(Vscl)과 리셋 기간(P r)의 하강 기간(Pr2)에서의 최종 전압(Vnf)이 동일한 것으로 가정한다.
먼저 주사 전극(Y)이 선택되지 않는 동안에는 트랜지스터(Yfr, Yrc, Ysch )가 턴온되고 트랜지스터(Yscl)가 턴오프된다. 그러면 Vnf 전압에 커패시터(Csch )에 충전된 전압(Vsch)이 더해진 비선택 전압(Vsch+Vnf)이 트랜지스터(Ysch )를 통하여 주사 전극(Y)에 인가된다. 즉, 도 3에 도시한 바와 같이 선택되지 않는 주사 전극(Y)은 비선택 전압(Vsch+Vnf)으로 유지된다.
다음, 해당 주사 전극(Y)이 선택될 때는 트랜지스터(Yfr, Yrc)가 턴온된 상태에서 트랜지스터(Ysch)가 턴오프되고 트랜지스터(Yscl)가 턴온된다. 그러면 주사 전극(Y)의 전압이 트랜지스터(Yscl)를 통하여 Vnf 전압까지 감소한다. 즉, 도 3에 도시한 바와 같이 선택되는 주사 전극(Y)에 선택 전압(Vnf)을 인가할 수 있다. 다음, 다른 주사 전극이 선택될 때 다시 트랜지스터(Ysch)가 턴온되고 트랜지스터(Yscl)가 턴오프되어 해당 주사 전극(Y)이 비선택 전압(Vsch+Vnf)으로 유지된다.
이와 같이 본 발명의 제4 실시예에 따르면, 하강 파형 공급부(520)로 어드레스 기간에서의 선택 전압을 주사 전극에 인가할 수 있으므로, 선택 전압을 공급하기 위한 트랜지스터를 제거할 수 있다.
그리고 본 발명의 제4 실시예에서는 어드레스 기간(Pa)의 선택 전압과 하강 기간(Pr2)의 최종 전압(Vnf)이 동일한 경우에 대해서 설명하였지만, 이와는 달리 선택 전압(Vscl)이 최종 전압(Vnf)보다 낮은 경우에도 본 발명을 적용할 수 있다.
도 11을 보면, 본 발명의 제5 실시예에 따른 하강 파형 공급부(520)는 도 10의 하강 파형 공급부(520)에 비해 제너 다이오드(Dnf)를 더 포함하며, 커패시터(Cd)의 제2단이 제너 다이오드(Dnf)의 캐소드에 연결되고 제너 다이오드(Dnf)의 애노드는 선택 전압(Vscl)을 공급하는 전원에 연결되어 있다. 그리고 제너 다이오드(Dnf)의 항복 전압(Vz)은 최종 전압(Vnf)과 선택 전압(Vscl)의 차에 해당하는 전압(V nf-Vscl)으로 가정한다. 이와 같이 하면, 어드레스 기간(Pa)에는 트랜지스터(Yfr, Yrc )가 턴온되어 선택 전압(Vscl)이 전달된다. 그리고 리셋 기간(Pr)의 하강 기간(Pr2)에서는 제너 다이오드(Dnf)에 의해 커패시터(Cd)의 제2단에 걸리는 전압은 실질적으로 Vnf 전압이 되므로, 하강 기간(Pr2)에서의 최종 전압을 Vnf 전압으로 할 수 있다. 그리고 도 6 및 도 7에서 설명한 것처럼 하강 기간(Pr2)의 후반부에서는 트랜지스터(Yrc)를 턴온시켜 커패시터(Cd), 트랜지스터(Yrc) 및 제너 다이오드(Dnf)의 경로로 커패시터(Cd)를 방전시킬 수 있다.
이상, 도 10 및 도 11을 참조하여 주사 전극 구동 회로에서 하강 파형을 공급하는 트랜지스터와 선택 전압을 공급하는 트랜지스터를 공유하는 실시예에 대해서 설명하였다. 그리고 본 발명은 하강 파형 공급부(520)가 램프 파형을 생성하는 구동부를 사용하지 않고 주사 전극의 전압을 서서히 하강시킬 수 있는 경우에 적용할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이 본 발명에 의하면, 리셋 기간에서 빠른 시간 내에 안정적으로 벽 전하를 소거할 수 있으며, 또한 리셋 기간에서 사용되는 트랜지스터를 어드레스 기간에서도 사용할 수 있으므로 트랜지스터의 개수를 줄일 수 있다.
도 1은 종래 기술에 따른 플라즈마 표시 패널의 구동 파형도이다.
도 2는 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 도면이다.
도 3은 본 발명의 실시예에 따른 플라즈마 표시 패널의 구동 파형도이다.
도 4는 본 발명의 실시예에 따른 구동 파형에 의한 전극의 전압 및 방전 전류를 나타내는 도면이다.
도 5a는 유지 전극과 주사 전극에 의해 형성되는 방전 셀을 모델링한 도면이다.
도 5b는 도 5a의 등가 회로도이다.
도 5c는 도 5a의 방전 셀에서 방전이 일어나지 않은 경우를 나타내는 도면이다.
도 5d는 도 5a의 방전 셀에서 방전이 일어난 경우에 전압이 인가된 상태를 나타내는 도면이다.
도 5e는 도 5a의 방전 셀에서 방전 일어난 경우에 플로팅된 상태를 나타내는 도면이다.
도 6은 본 발명의 제1 실시예에 따른 구동 회로의 개략적인 회로도이다.
도 7은 도 6의 구동 회로에 의한 구동 파형도이다.
도 8 및 도 9는 각각 본 발명의 제2 및 제3 실시예에 따른 구동 회로의 개략적인 회로도이다.
도 10 및 도 11은 각각 본 발명의 제4 및 제5 실시예에 따른 주사 전극 구동 회로를 나타내는 도면이다.

Claims (16)

  1. 적어도 두 전극에 의해 용량성 부하가 형성되는 플라즈마 표시 패널을 구동하는 장치에 있어서,
    상기 용량성 부하의 제1 전극에 제1 주 단자가 전기적으로 연결되는 제1 트랜지스터,
    상기 트랜지스터의 제2 주 단자에 제1단이 전기적으로 연결되며 제1 전압을 공급하는 제1 전원에 제2단이 전기적으로 연결되어, 상기 제1 트랜지스터가 턴온되는 경우에 상기 용량성 부하로부터 전하를 수신하는 커패시터, 그리고
    상기 제1 트랜지스터의 제2 주 단자와 제2 전압을 공급하는 제2 전원 사이에 전기적으로 연결되는 제2 트랜지스터를 포함하며,
    리셋 기간에서 상기 제1 트랜지스터의 턴온 및 턴오프의 반복에 의해 상기 제1 전극의 전압이 감소하며,
    어드레스 기간에서 상기 제1 트랜지스터와 상기 제2 트랜지스터가 턴온되어 상기 제1 전극에 상기 제2 전압이 인가되는 플라즈마 표시 패널의 구동 장치.
  2. 제1항에 있어서,
    상기 제1 트랜지스터의 턴온에 의해 상기 커패시터로 전하가 이동되어 상기 제1 전극의 전압이 감소되며,
    상기 커패시터로 소정량의 전하가 이동된 경우에 상기 제1 트랜지스터가 턴오프되는 플라즈마 표시 패널의 구동 장치.
  3. 제2항에 있어서,
    상기 제1 트랜지스터는 상기 커패시터로 이동된 소정량의 전하에 의한 상기 트랜지스터의 제2 주 단자 전압과 상기 트랜지스터의 제어 단자 전압의 차이에 의해 턴오프되는 플라즈마 표시 패널의 구동 장치.
  4. 제2항에 있어서,
    상기 커패시터에 축적된 소정량의 전하 중 적어도 일부를 방전시키는 방전 경로를 더 포함하는 플라즈마 표시 패널의 구동 장치.
  5. 제4항에 있어서,
    상기 커패시터의 방전 이후에 상기 트랜지스터가 턴온되어 상기 용량성 부하로부터 상기 커패시터로 전하가 다시 이동되는 플라즈마 표시 패널의 구동 장치.
  6. 제4항에 있어서,
    상기 트랜지스터의 제어 단자에 제1 레벨과 제2 레벨을 교대로 가지는 제어 신호가 인가되며,
    상기 제어 신호의 제1 레벨에 응답하여 상기 트랜지스터가 턴온되며,
    상기 제어 신호의 제2 레벨에 응답하여 상기 방전 경로가 형성되는 플라즈마 표시 패널의 구동 장치.
  7. 제6항에 있어서,
    상기 제어 신호는 상기 제1 트랜지스터의 제어 단자와 상기 커패시터의 제2단 사이에 연결되는 제어 신호 전압원에 의해 공급되는 플라즈마 표시 패널의 구동 장치.
  8. 제4항에 있어서,
    상기 방전 경로는 저항과 상기 커패시터를 충전시키는 방향의 전류를 차단하는 다이오드를 포함하는 플라즈마 표시 패널의 구동 장치.
  9. 제1항에 있어서,
    상기 제1 트랜지스터의 바디 다이오드를 통한 전류가 상기 커패시터로 흐르는 것을 차단하는 방향으로 형성된 다이오드를 더 포함하는 플라즈마 표시 패널의 구동 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 전압과 상기 제2 전압은 동일한 전압인 플라즈마 표시 패널의 구동 장치.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 커패시터의 제2단과 상기 제2 전원 사이에 제너 다이오드를 더 포함하며,
    상기 제1 전원은 상기 제2 전원의 상기 제2 전압과 상기 제너 다이오드의 항복 전압의 합에 의해 형성되는 플라즈마 표시 패널의 구동 장치.
  12. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 리셋 기간에서, 상기 제1 전극의 전압이 상기 제1 전압보다 높은 제3 전압까지 감소했을 때 상기 제2 트랜지스터가 턴온되는 플라즈마 표시 패널의 구동 장치.
  13. 적어도 두 전극에 의해 용량성 부하가 형성되는 플라즈마 표시 패널을 구동하는 장치에 있어서,
    상기 용량성 부하의 제1 전극에 제1 주 단자가 전기적으로 연결되는 제1 트랜지스터,
    상기 제1 트랜지스터의 제어 단자 및 제2 주 단자와 제1 전압을 공급하는 제1 전원 사이에 전기적으로 연결되어 상기 제1 전극의 전압이 서서히 감소하도록 상기 제1 트랜지스터의 동작을 제어하는 구동부, 그리고
    상기 제1 트랜지스터의 제2 주 단자와 제2 전압을 공급하는 제2 전원 사이에 전기적으로 연결되는 제2 트랜지스터를 포함하며,
    리셋 기간에서 상기 구동부의 동작에 의해 상기 제1 전극의 전압이 서서히 감소하며,
    어드레스 기간에서 상기 제1 트랜지스터와 상기 제2 트랜지스터가 턴온되어 상기 제1 전극에 상기 제2 전압이 인가되는 플라즈마 표시 패널의 구동 장치.
  14. 제13항에 있어서,
    상기 구동부는 상기 제1 트랜지스터를 턴온시켜 상기 제1 전극의 전압을 감소시킨 후 상기 제1 트랜지스터를 턴오프하여 상기 제1 전극을 플로팅시키는 동작을 반복하여 상기 제1 전극의 전압을 서서히 감소시키는 플라즈마 표시 패널의 구동 장치.
  15. 제13항에 있어서,
    상기 구동부와 상기 제2 전원 사이에 전기적으로 연결되는 제너 다이오드를 더 포함하며,
    상기 제1 전원은 상기 제2 전원의 상기 제2 전압과 상기 제너 다이오드의 항복 전압의 합에 의해 형성되는 플라즈마 표시 패널의 구동 장치.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 리셋 기간에서, 상기 제1 전극의 전압이 상기 제1 전압보다 높은 제3 전압까지 감소했을 때 상기 제2 트랜지스터가 턴온되는 플라즈마 표시 패널의 구동 장치.
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