KR100502900B1 - 플라즈마 디스플레이 패널의 구동 장치 - Google Patents

Abstract

주사 전극과 커패시터 사이에 연결된 트랜지스터를 턴온시켜 패널 커패시터에서 커패시터로 전하를 이동시킨다. 이와 같이 하면, 패널 커패시터에 인가되는 전압이 빠르게 감소하여 패널 커패시터에서 방전이 일어난다. 그리고 이동된 전하에 의해 커패시터의 전압이 증가하면 트랜지스터의 게이트-소스 전압이 줄어들고, 이에 따라 트랜지스터가 턴오프되어 주사 전극이 플로팅된다. 그러면 방전이 급격하게 소멸되면서 벽 전하가 미세하게 제어된다. 다음, 커패시터에 충전된 전하를 일부 방전시킨 후, 위 동작을 일정 횟수만큼 반복한다. 이와 같이 하면, 벽 전하를 미세하게 제어하여 원하는 벽 전하 상태를 만들 수 있다. 그리고 패널 커패시터의 일정 전압까지 감소한 이후에는 다른 방전 경로를 통하여 패널 커패시터의 전압을 빠르게 감소시킨다.

Description

플라즈마 디스플레이 패널의 구동 장치{DRIVING APPARATUS OF PLASMA DISPLAY PANEL}

본 발명은 플라즈마 디스플레이 패널(plasma display panel, PDP)의 구동 장치 및 구동 방법에 관한 것이다.

플라즈마 디스플레이 패널은 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 이러한 플라즈마 디스플레이 패널은 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형(DC형)과 교류형(AC형)으로 구분된다.

일반적으로 교류형 플라즈마 디스플레이 패널의 구동 방법은 시간적인 동작 변화로 표현하면 리셋 기간, 어드레싱 기간 및 서스테인 기간으로 이루어진다.

리셋 기간은 이전의 서스테인 방전에 의해 형성된 벽전하 상태를 소거하고, 다음의 어드레싱 동작이 원활히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이다. 어드레싱 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽전하를 쌓아두는 동작을 수행하는 기간이다. 서스테인 기간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 기간으로, 서스테인 기간이 되면 주사 전극과 유지 전극에 서스테인 펄스가 교대로 인가되어 서스테인 방전이 행하여져 영상이 표시된다.

종래에는 리셋 기간에서 벽 전하를 설정하기 위해 미국특허 5,745,086호에 기재된 바와 같이 램프 파형을 주사 전극에 인가하였다. 즉, 주사 전극에 천천히 상승하는 상승 램프 파형을 인가한 후에 천천히 하강하는 하강 램프 파형을 인가하였다. 이러한 램프 파형을 인가하는 경우에는 벽 전하의 제어 정밀도가 램프의 기울기에 강하게 의존하기 때문에, 정해진 시간 내에서 벽 전하를 정밀하게 제어할 수 없다는 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는 벽 전하를 정밀하게 제어할 수 있는 플라즈마 디스플레이 패널의 구동 방법과 구동 장치를 제공하는 것이다.

이러한 과제를 해결하기 위해, 본 발명의 한 특징에 따르면, 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치가 제공된다. 이 구동 장치는, 용량성 부하와 제1 전압을 공급하는 전원 사이에 연결되며 제어 단자에 인가되는 제어 신호의 제1 레벨에 응답하여 턴온되는 트랜지스터, 제1단과 제2단이 각각 트랜지스터 및 전원 또는 트랜지스터 및 용량성 부하에 연결되는 커패시터, 제어 신호의 제2 레벨에 응답하여 커패시터에 저장된 전압 중 적어도 일부를 방전시키는 방전 경로, 그리고 커패시터의 제1단과 제2단에 제1 단자와 제2 단자가 각각 전기적으로 연결되는 스위칭 소자를 포함한다. 제어 신호는 제1 레벨과 제2 레벨을 교대로 가진다. 그리고 트랜지스터의 제어 단자에 인가되는 제어 신호의 제1 레벨에 응답하여 트랜지스터가 턴온되어 용량성 부하의 전압이 변경되며, 용량성 부하의 전압이 변경되는 동안 커패시터에 제2 전압이 충전되면 트랜지스터가 턴오프된다.

본 발명의 한 실시예에 따르면, 용량성 부하의 전압이 제3 전압일 때 스위칭 소자를 턴온시킬 수 있다.

본 발명의 다른 실시예에 따르면, 스위칭 소자는 트랜지스터의 제어 단자에 제어 신호가 인가된 후 소정 시간이 경과한 후에 턴온될 수 있다.

본 발명의 또다른 실시예에 따르면, 커패시터의 제1단과 스위칭 소자의 제1 단자 사이 또는 커패시터 제2단과 스위칭 소자의 제2 단자 사이에 전기적으로 연결되는 저항을 더 포함할 수 있다.

본 발명의 또다른 실시예에 따르면, 트랜지스터는 커패시터에 충전된 제2 전압과 제1 레벨의 제어 신호에 의한 트랜지스터의 제어 단자 전압의 차이에 의해 턴오프될 수 있다.

본 발명의 또다른 실시예에 따르면, 커패시터의 방전 이후에 트랜지스터가 턴온되어 용량성 부하의 전압이 변경될 수 있다. 그리고 제어 신호가 제1 레벨로 유지되는 중에 트랜지스터가 턴오프될 수 있다.

본 발명의 또다른 실시예에 따르면, 제어 신호의 제2 레벨은 트랜지스터를 턴오프시킬 수 있는 레벨일 수 있다.

본 발명의 또다른 실시예에 따르면, 방전 경로는 저항을 더 포함하며, 커패시터와 저항에 의해 형성되는 경로로 커패시터가 방전될 수 있다.

본 발명의 또다른 실시예에 따르면, 트랜지스터의 턴온에 의해 용량성 부하의 전압이 감소하며, 커패시터는 트랜지스터와 전원 사이에 전기적으로 연결될 수 있다.

본 발명의 또다른 실시예에 따르면, 트랜지스터의 턴온에 의해 용량성 부하의 전압이 증가하며, 커패시터는 트랜지스터와 용량성 부하 사이에 전기적으로 연결될 수 있다.

본 발명의 다른 특징에 따르면, 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치가 제공된다. 이 구동 장치는, 용량성 부하에 제1 주 단자가 전기적으로 연결되는 트랜지스터, 트랜지스터의 제2 주 단자와 제1 전압을 공급하는 전원 사이에 전기적으로 연결되는 커패시터, 제1단이 커패시터에 전기적으로 연결되는 방전 경로, 커패시터에 병렬로 전기적으로 연결되는 스위칭 소자, 그리고 트랜지스터의 제어 단자에 제어 전압을 공급하는 제어 전압 공급원을 포함한다. 커패시터에 충전된 전압에 의해 트랜지스터의 상태가 결정된다.

본 발명의 또다른 특징에 따르면, 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치가 제공된다. 이 구동 장치는, 제1 전압을 공급하는 전원에 제1 주 단자가 전기적으로 연결되는 트랜지스터, 트랜지스터의 제2 주 단자와 용량성 부하 사이에 전기적으로 연결되는 커패시터, 제1단이 커패시터에 전기적으로 연결되는 방전 경로, 커패시터에 병렬로 전기적으로 연결되는 스위칭 소자, 그리고 트랜지스터의 제어 단자에 제어 전압을 공급하는 제어 전압 공급원을 포함한다. 커패시터에 충전된 전압에 의해 트랜지스터의 상태가 결정된다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다.

이제 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 개략적인 도면이다.

도 1에 나타낸 바와 같이, 본 발명의 실시예에 따른 플라즈마 디스플레이 패널은 플라즈마 패널(100), 제어부(200), 어드레스 구동부(300), 유지 전극 구동부(이하 'X 전극 구동부'라 함)(400) 및 주사 전극 구동부(이하 'Y 전극 구동부'라 함)(500)를 포함한다.

플라즈마 패널(100)은 열 방향으로 배열되어 있는 복수의 어드레스 전극(A1-Am), 그리고 행 방향으로 배열되어 있는 복수의 유지 전극(이하 'X 전극'이라 함)(X1-Xn) 및 주사 전극(이하 'Y 전극'이라 함)(Y1-Yn)을 포함한다. X 전극(X1-Xn)은 각 Y 전극(Y1-Yn)에 대응해서 형성되며, 일반적으로 그 일단이 서로 공통으로 연결되어 있다. 그리고 플라즈마 패널(100)은 X 및 Y 전극(X1-Xn, Y1-Yn)이 배열된 유리 기판(도시하지 않음)과 어드레스 전극(A1-Am)이 배열된 유리 기판(도시하지 않음)으로 이루어진다. 두 유리 기판은 Y 전극(Y1-Yn)과 어드레스 전극(A1-Am) 및 X 전극(X1-Xn)과 어드레스 전극(A1-Am)이 각각 직교하도록 방전 공간을 사이에 두고 대향하여 배치된다. 이때, 어드레스 전극(A1-Am)과 X 및 Y 전극(X1-Xn, Y1-Yn)의 교차부에 있는 방전 공간이 방전 셀을 형성한다.

제어부(200)는 외부로부터 영상 신호를 수신하여 어드레스 구동 제어 신호, X 전극 구동 제어 신호 및 Y 전극 구동 제어 신호를 출력한다. 그리고 제어부(200)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레싱 기간, 서스테인 기간으로 이루어진다.

어드레스 구동부(300)는 제어부(200)로부터 어드레스 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극(A1-Am)에 인가한다. X 전극 구동부(400)는 제어부(200)로부터 X 전극 구동 제어 신호를 수신하여 X 전극(X1-Xn)에 구동 전압을 인가하고, Y 전극 구동부(500)는 제어부(200)로부터 Y 전극 구동 제어 신호를 수신하여 Y 전극(Y1-Yn)에 구동 전압을 인가한다.

아래에서는 도 2 및 도 3을 참조하여 각 서브필드에서 어드레스 전극(A1-Am), X 전극(X1-Xn) 및 Y 전극(Y1-Yn)에 인가되는 구동 파형에 대하여 설명한다. 그리고 아래에서는 하나의 어드레스 전극, X 전극 및 Y 전극에 의해 형성되는 방전 셀을 기준으로 설명을 한다.

도 2는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이며, 도 3은 본 발명의 실시예에 따른 구동 파형에 의한 전극의 전압 및 방전 전류를 나타내는 도면이다.

도 2를 보면, 하나의 서브필드는 리셋 기간(Pr), 어드레스 기간(Pa) 및 서스테인 기간(Ps)으로 이루어지며, 리셋 기간(Pr)은 소거 기간(Pr1), 램프 상승 기간(Pr2) 및 램프 하강 기간(Pr3)을 포함한다.

일반적으로 서스테인 기간에서 마지막 서스테인 방전이 끝나고 나면, X 전극에는 (+) 전하, Y 전극에는 (-) 전하가 형성되게 된다. 그래서 리셋 기간(Pr)의 소거 기간(Pr1)에서는 서스테인 기간이 끝난 후에 Y 전극을 기준 전압으로 유지한 상태에서 X 전극에 기준 전압에서 Ve 전압까지 상승하는 램프 파형을 인가한다. 이때, 본 발명의 실시예에서는 기준 전압을 0V로 가정한다. 그러면 X 전극과 Y 전극에 쌓였던 전하들이 점점 소거된다.

다음, 리셋 기간(Pr)의 램프 상승 기간(Pr2)에서는 X 전극을 0V로 유지한 상태에서 Y 전극에 Vs 전압에서 Vset 전압까지 증가하는 상승 램프 파형을 인가한다. 그러면 Y 전극으로부터 어드레스 전극 및 X 전극으로 각각 미약한 리셋 방전이 일어나서, Y 전극에 (-) 전하가 쌓이고 어드레스 전극 및 X 전극에 (+) 전하가 쌓인다.

그리고 도 2 및 도 3에 나타낸 바와 같이 리셋 기간(Pr)의 램프 하강 기간(Pr3)에서는 X 전극을 Ve 전압으로 유지시킨 상태에서 Y 전극에 Vs 전압에서 기준 전압까지 일정 전압만큼 감소하면서 플로팅(floating)되는 상태가 반복되는 하강/플로팅 전압을 인가한다. 즉, Tr 기간동안 Y 전극에 인가되는 전압을 일정량만큼 빠르게 감소시킨 후, Tf 기간동안 Y 전극에 공급되는 전압을 차단하여 Y 전극을 플로팅시킨다. 그리고 이 동작(Tr, Tf)을 반복한다.

이 동작(Tr, Tf)을 반복하는 중에 X 전극의 전압(Vx)과 Y 전극의 전압(Vy) 사이의 전압차가 방전 개시 전압(Vf) 이상이 되면, X 전극과 Y 전극 사이에서는 방전이 일어난다. 즉, 방전 공간에서 방전 전류(Id)가 흐르게 된다. X 전극과 Y 전극 사이에서 방전이 개시된 후 Y 전극이 플로팅 상태로 되면, X 및 Y 전극에 형성되어 있던 벽 전하가 줄어들면서 방전 공간 내부의 전압이 급격히 감소하여 방전 공간 내부에 강한 방전 소멸(quenching)이 발생한다. 그리고 나서, 다시 Y 전극에 하강 전압을 인가하여 방전을 형성시킨 후 플로팅 상태로 하면, 앞서와 마찬가지로 벽 전하가 줄어드는 동시에 방전 공간 내부에 강한 방전 소멸이 발생한다. 그리고 이와 같은 하강 전압 인가 및 플로팅 상태가 소정 횟수만큼 반복되면, X 전극 및 Y 전극에 원하는 양의 벽 전하가 형성된다.

이때, 벽 전하를 적절하게 제어하기 위해서는 하강 전압 인가 기간(Tr)을 플로팅 기간(Tf)보다 짧게 설정하는 것이 바람직하다. 즉, 전압 인가 기간(Tr)이 길면 방전이 지나치게 크게 형성되어 한번의 방전과 플로팅으로 제어할 수 있는 벽 전하의 양이 커지게 된다. 이와 같이 한번에 제어되는 벽 전하의 양이 커지면 벽 전하를 원하는 상태로 제어할 수 없게 된다.

아래에서는 플로팅에 의한 강한 방전 소멸에 대하여 도 4a 내지 도 4e를 참조하여 상세하게 설명한다. 그리고 X 전극과 Y 전극 사이에서 방전이 일어나므로 방전 셀에서 X 전극과 Y 전극을 기준으로 설명한다.

도 4a는 X 전극과 Y 전극에 의해 형성되는 방전 셀을 모델링한 도면이며, 도 4b는 도 4a의 등가 회로도이다. 도 4c는 도 4a의 방전 셀에서 방전이 일어나지 않은 경우를 나타내는 도면이다. 도 4d는 도 4a의 방전 셀에서 방전이 일어난 경우에 전압이 인가된 상태를 나타내는 도면이며, 도 4e는 도 4a의 방전 셀에서 방전 일어난 경우에 플로팅된 상태를 나타내는 도면이다. 도 4a에서는 설명의 편의를 위해 초기에 Y 전극(10)과 X 전극(20)에 각각 - 및 +의 전하가 형성되어 있는 것으로 한다. 그리고 전하는 전극의 유전체층 위에 형성되지만 아래에서는 설명의편의상 전극에 형성되는 것으로 하여 설명을 한다.

도 4a에 나타낸 바와 같이, Y 전극(10)은 스위치(SW)를 통해 전류원(Iin)에 전기적으로 연결되어 있으며, X 전극(20)은 Ve 전압에 전기적으로 연결되어 있다. 그리고 입력 전압(Vin)은 일정량만큼 빠르게 하강하는 전압이다. Y 전극(10) 및 X 전극(20)의 안쪽에는 각각 유전체층(30, 40)이 형성되어 있다. 유전체층(30, 40) 사이에는 방전 가스(도시하지 않음)가 주입되어 있으며 이 유전체층(30, 40) 사이의 영역이 방전 공간(50)을 형성한다.

이때, Y 및 X 전극(10, 20), 유전체층(30, 40) 및 방전 공간(50)은 용량성 부하를 형성하므로 도 4b에 도시한 바와 같이 등가적으로 패널 커패시터(Cp)로 나타낼 수 있다. 그리고 두 유전체층(30, 40)의 유전 상수(dielectric constant)는 이라 하고, 방전 공간(50) 사이에 걸리는 전압은 Vg라 한다. 또한 두 유전체층(30, 40)의 두께는 동일(d1)하다고 하고, 두 유전체층(30, 40) 사이의 거리(방전 공간의 거리)는 d2라 한다.

그리고 스위치(SW)가 턴온되며 패널 커패시터(Cp)의 Y 전극(10)에 인가되는 전압(Vy)은 수학식 1과 같이 스위치(SW)가 턴온되는 시간에 비례하여 감소한다. 즉, 스위치(SW)가 턴온되면 Y 전극(10)에는 하강 전압이 인가된다.

여기서, Vy(0)는 스위치(SW)가 온될 때의 Y 전극 전압(Vy)이며, Cp는 패널 커패시터(Cp)의 커패시턴스이다.

도 4c를 참조하여, 스위치(SW)가 턴온된 상태에서 방전이 일어나지 않은 경우에 방전 공간(50)에 인가되는 전압(Vg)을 계산한다. 그리고 도 4c의 상태에서 Y 전극(10)에 인가된 전압은 Vin으로 가정한다.

이와 같이 Y 전극(10)에 Vin 전압이 인가되면, Y 전극(10)에는 -만큼의 전하가 인가되고 X 전극(20)에는 +만큼의 전하가 인가된다. 이때, 가우스 법칙(Gaussian theorem)을 적용하면 유전체(30, 40) 내부의 전계(electric field)(E1)와 방전 공간(50) 내부의 전계(E2)는 각각 수학식 2 및 3과 같이 주어진다.

여기서, 는 Y 전극과 X 전극에 인가되는 전하량을 나타내며, 는 방전 공간 내부에서의 유전율이다.

그리고 외부에 인가되는 전압(Ve-Vy)은 전계와 거리의 관계에 의해 수학식 4과 같이 주어지고, 마찬가지로 방전 공간(50)의 전압(Vg)은 수학식 5와 같이 된다.

수학식 2 내지 수학식 5로부터 Y 또는 X 전극(10, 20)에 인가되는 전하량()과 방전 공간(50) 내부의 전압(Vg)은 각각 수학식 6 및 7과 같이 된다.

여기서, Vw는 방전 공간(50)에서 벽 전하()에 의해 형성되는 전압이다.

실제로 방전 공간(50) 내부의 길이(d2)는 유전체(30, 40)의 두께(d1)에 비해 매우 큰 값이므로, 는 거의 1에 가깝다. 즉, 수학식 7로부터 외부에서 인가되는 전압(Ve-Vin)이 방전 공간(50)에 그대로 인가됨을 알 수 있다.

다음, 도 4d를 참조하여 외부에서 인가되는 전압(Ve-Vin)에 의해 방전이 일어나 Y 전극(10)과 X 전극(20)에 형성된 벽 전하가 만큼 소멸될 때의 방전 공간(50) 내부의 전압(Vg1)을 계산한다. 도 4d에서는 벽 전하 형성시 전극의 전위를 유지하기 위해 전원(Vin)으로부터 전하가 공급되기 때문에, Y 전극(10) 및 X 전극(20)에 인가되는 전하량은 로 증가한다.

도 4d에서 가우스 법칙(Gaussian theorem)을 적용하면 유전체(30, 40) 내부의 전계(E1) 및 방전 공간(50) 내부의 전계(E2)는 각각 수학식 8 및 9와 같이 된다.

수학식 8 및 수학식 9로부터, Y 전극(10)과 X 전극(20)에 인가되는 전하량()과 방전 공간 내부의 전압(Vg1)은 각각 수학식 10 및 수학식 11과 같이 된다.

수학식 11에서 는 거의 1이기 때문에, 외부로부터 전압(Vin)이 인가되는 경우에는 방전이 일어났을 때 방전 공간(50) 내부에서 아주 작은 전압 강하만이 발생한다. 따라서 방전에 의해 소멸되는 벽 전하의 양()이 상당히 커야 방전 공간(50) 내부 전압(Vg1)이 줄어들어 방전이 소멸된다.

다음, 도 4e를 참조하여 외부에서 인가되는 전압(Vin)에 의해 방전이 일어나 Y 전극(10)과 X 전극(20)에 형성된 벽 전하가 만큼 소멸된 후, 스위치(SW)를 턴오프(방전 공간(50)을 플로팅)시켰을 때의 방전 공간(50) 내부의 전압(Vg2)을 계산한다. 이때, 외부로부터 유입되는 전하가 없으므로 Y 전극(10) 및 X 전극(20)에 인가되어 있는 전하량은 도 4c의 경우와 동일하게 가 된다. 마찬가지로 가우스 법칙을 적용하면 유전체(30, 40) 내부의 전계(E1)와 방전 공간(50) 내부의 전계(E2)는 각각 수학식 2 및 수학식 12와 같이 된다.

수학식 12와 수학식 6으로부터 방전 공간(50)의 전압(Vg2)은 수학식 13과 같이 주어진다.

수학식 13으로부터 알 수 있듯이, 스위치(SW)가 턴오프된 상태(플로팅 상태)에서는 소멸되는 벽 전하에 의해 큰 전압 강하가 있음을 알 수 있다. 즉, 수학식 12 및 수학식 13을 보면 전극의 플로팅 상태가 전압 인가 상태보다 벽 전하에 의한 전압 강하 크기가 1/(1-)배만큼 커짐을 알 수 있다. 결국, 플로팅 상태에서는 벽 전하가 조금 소멸되어도 방전 공간(50) 내부의 전압이 급격히 감소하므로, 전극 사이의 전압이 방전 개시 전압 이하로 되어 방전이 급격히 소멸한다. 즉, 방전 개시 이후에 전극을 플로팅 상태로 하는 것은 방전의 급격한 소멸 메카니즘(quenching mechanism)으로 작용하는 것을 알 수 있다. 그리고 방전 공간(50) 내부의 전압이 감소하는 경우에는 X 전극은 Ve 전압으로 고정되어 있으므로 플로팅되어 있는 Y 전극의 전압(Vy)이 도 3에 나타낸 바와 같이 일정 전압만큼 증가한다.

다시 도 3을 보면, Y 전극 전압이 하강하여 방전이 발생할 때 Y 전극이 플로팅되면, 앞에서 설명한 방전 소멸 메커니즘에 의해 Y 및 X 전극에 형성된 벽 전하가 조금 소멸된 상태에서 방전이 소멸하게 된다. 이러한 동작을 계속 반복하면, Y 및 X 전극에 형성된 벽 전하를 조금씩 소거하면서 벽 전하를 원하는 상태까지 제어할 수 있다. 즉, 리셋 기간(Pr)의 하강 램프 기간(Pr3)에서 원하는 벽 전하 상태까지 정확하게 제어할 수 있게 된다.

본 발명의 실시예에서는 리셋 기간(Pr)의 하강 램프 기간(Pr3)에서만 설명하였지만, 본 발명은 이에 한정되지 않고 하강 램프를 사용하여 벽 전하를 제어하는 모든 경우에 적용할 수 있다.

또한, 본 발명의 실시예에서는 전극의 전압이 하강하고 플로팅되는 파형에 대해서 설명하였지만, 전극의 전압이 상승하고 플로팅되는 파형에도 위에서 설명한 방전의 급격한 소멸 메카니즘을 적용할 수도 있다. 즉, 전극에 상승 램프 전압을 인가하는 대신에 전극의 전압을 상승시킨 후에 플로팅시키는 동작을 반복할 수도 있다.

아래에서는 전극에 인가되는 전압을 하강시킨 후 플로팅시키는 동작을 반복할 수 있는 구동 회로에 대하여 도 5 내지 도 8을 참조하여 설명한다. 이러한 구동 회로는 도 2의 구동 파형에서는 Y 전극에 연결되는 Y 전극 구동부(500)에 형성될 수 있다.

도 5는 본 발명의 제1 실시예에 따른 구동 회로의 개략적인 회로도이며, 도 6은 도 5의 구동 회로에 의한 구동 파형도이다. 도 7 및 도 8은 본 발명의 제2 및 제3 실시예에 따른 구동 회로의 개략적인 회로도이다. 도 5의 패널 커패시터(Cp)는 도 4a에서 설명한 바와 같이 Y 전극과 X 전극 사이에 형성되는 용량성 부하로서, 패널 커패시터(Cp)의 제2단에는 접지 전압이 인가되어 있는 것으로 하고, 패널 커패시터(Cp)는 일정량의 전하로 충전되어 있는 것으로 가정한다.

도 5에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 구동 회로는 트랜지스터(SW), 커패시터(Cd), 저항(R), 다이오드(D1, D2) 및 제어 신호 전압원(Vg)을 포함한다. 트랜지스터(SW)의 드레인은 패널 커패시터(Cp)의 제1단에 연결되고 소스가 커패시터(Cd)의 제1단에 연결되어 있다. 커패시터(Cd)의 제2단은 접지단(0)에 연결되어 있다. 제어 신호 전압원(Vg)은 트랜지스터(SW)의 게이트와 접지단(0) 사이에 연결되어 트랜지스터(SW)에 제어 신호(Sg)를 공급한다.

그리고 다이오드(D1)와 저항(R1)은 커패시터(Cd)의 제1단과 제어 신호 전압원(Vg) 사이에 연결되어 커패시터(Cd)가 방전될 수 있는 방전 경로를 형성한다. 다이오드(D2)는 접지단(0)과 트랜지스터(SW)의 게이트 사이에 연결되어 트랜지스터(SW)의 게이트 전압을 클램핑한다. 또한, 도시하지는 않았지만 제어 신호 전압원(Vg)과 트랜지스터(SW) 사이에는 저항이 더 포함될 수 있으며, 트랜지스터(SW)의 게이트와 접지단(0) 사이에도 저항이 더 포함될 수 있다.

다음, 도 6을 참조하여 도 5의 구동 회로의 동작에 대하여 상세하게 설명한다. 그리고 설명의 편의상 도 6의 파형에서는 방전이 일어나지 않은 것으로 가정하고 설명한다. 만약 방전이 일어난다면 도 6의 파형은 도 3에 나타내 파형과 같이 플로팅 기간에서 Vp 전압이 증가하는 형태로 주어질 것이다.

도 6에 나타낸 바와 같이, 게이트 전압원(Vg)에서 공급되는 제어 신호(Sg)는 트랜지스터(SW)를 턴온시키기 위한 하이 레벨 전압과 트랜지스터(SW)를 턴오프시키기 위한 로우 레벨 전압을 교대로 가진다.

먼저, 하이 레벨의 제어 신호(Sg)에 의해 트랜지스터(SW)가 턴온되면 패널 커패시터(Cp)에 축적되어 있는 전하가 커패시터(Cd)로 이동하게 된다. 커패시터(Cd)에 전하가 축적되면 커패시터(Cd)의 제1단 전압이 상승하게 되어 트랜지스터(SW)의 소스 전압이 상승하게 된다. 그런데 커패시터(Cd)의 제2단을 기준으로 할 때, 트랜지스터(SW)의 게이트 전압은 트랜지스터(SW)를 턴온할 때의 전압으로 유지되는 반면, 커패시터(Cd)의 제1단 전압이 상승하므로 트랜지스터(SW)의 소스 전압이 상대적으로 증가하게 된다. 이때, 트랜지스터(SW)의 소스 전압이 일정 전압까지 상승하게 되면, 트랜지스터(SW)의 게이트-소스 전압이 트랜지스터(SW)의 문턱 전압(Vt)보다 작아져서 트랜지스터(SW)는 턴오프된다.

즉, 제어 신호의 하이 레벨 전압과 트랜지스터(SW)의 소스 전압의 차이가 트랜지스터(SW)의 문턱 전압(Vt)보다 작아질 때 트랜지스터(SW)가 턴오프된다. 이와 같이 트랜지스터(SW)가 턴오프되면 패널 커패시터(Cp)에 공급되는 전압이 차단되므로 패널 커패시터(Cp)는 플로팅 상태로 된다. 그리고 트랜지스터(M1)가 턴오프될 때 커패시터(Cd)에 축적되는 전하량(ΔQi)은 수학식 14와 같이 된다. 이때, 커패시터(Cd) 의 커패시턴스(Cd)를 적절하게 설정하면 패널 커패시터(Cp)의 전압이 하강하는 기간(Tri)을 제어 신호(Sg)가 하이 레벨인 기간(Ton)보다 짧게 할 수 있다. 즉, 제어 신호(Sg)의 레벨 제어로 패널 커패시터(Cp)를 플로팅시키는 것보다 빨리 플로팅시킬 수 있다. 그리고 제어 신호(Sg)가 로우 레벨로 되는 경우에도 트랜지스터(SW)는 계속 턴오프되어 있으므로 플로팅 기간(Tfi)을 하강 전압 인가 기간(Tri)보다 길게 할 수 있다.

여기서, Vcc는 제어 신호의 하이 레벨 전압이며 Vt는 트랜지스터(SW)의 문턱 전압이고 Cd는 커패시터(Cd)의 커패시턴스이다.

그리고 커패시터(Cd)에 축적된 전하량(ΔQi)만큼의 전하가 패널 커패시터(Cp)로부터 공급되었으므로, 패널 커패시터(Cp)의 전압 감소량(ΔVpi)은 수학식 15와 같이 된다.

여기서, Cp는 패널 커패시터(Cp)의 커패시턴스이다.

다음, 제어 신호가 로우 레벨로 되면 커패시터(Cd)의 제1단 전압이 게이트 전압원(Vg) 전압보다 더 높으므로 커패시터(Cd), 다이오드(D1), 저항(R1) 및 게이트 전압원(Vg)의 경로를 통해 커패시터(Cd)는 방전하게 된다. 이때, 커패시터(Cd)는 (Vcc-Vt)의 전압이 충전된 상태에서 방전하게 되므로, 방전에 의해 커패시터(Cd)의 전압이 감소하는 양(ΔVd)은 수학식 16과 같이 주어진다.

여기서, R1은 저항(R1)의 저항값이다.

그리고 커패시터(Cd)에서 방전되는 전하량(ΔQd)은 제어 신호가 로우 레벨로 유지되는 시간(Toff)에 따라 수학식 17과 같이 되며, 커패시터(Cd)에 남아있는 전하량(Qd)은 수학식 18과 같이 된다.

다음, 제어 신호가 다시 하이 레벨로 되면 트랜지스터(SW)가 턴온되어 패널 커패시터(Cp)에서 커패시터(Cd)로 전하가 이동하게 된다. 앞에서 설명한 것처럼 커패시터(Cd)에 ΔQi만큼의 전하가 축적되어 있으면 트랜지스터(SW)가 턴오프되므로, 패널 커패시터(Cp)에서 ΔQd만큼의 전하가 다시 커패시터(Cd)로 이동하면 트랜지스터(SW)는 턴오프된다. 따라서 패널 커패시터(Cp)에서 감소하는 전압(ΔVp)은 수학식 19와 같이 된다.

앞에서 설명한 것처럼, 패널 커패시터(Cp)에서 ΔVp만큼의 전압이 감소하면 커패시터(Cd)의 전압이 증가하여 트랜지스터(SW)는 턴오프된다. 그리고 제어 신호(Sg)가 로우 레벨로 되면 트랜지스터(SW)가 턴오프된 상태에서 커패시터(Cd)는 방전하게 된다. 즉, 제어 신호(Sg)의 하이 레벨에 응답하여 패널 커패시터(Cp)의 전압이 하강하는 기간(Tr)과 커패시터(Cd)의 전압 상승에 따라 패널 커패시터(Cp)가 플로팅되는 기간(Tf)이 계속 반복되게 된다. 따라서 전압 하강과 플로팅이 반복되는 하강 램프 전압을 전극에 인가할 수 있게 된다.

본 발명의 제1 실시예에서는 전압 하강과 플로팅을 반복시키기 위해 방전 경로를 형성하였지만, 전압 하강과 플로팅을 한번만 하는 경우에는 방전 경로가 없어도 된다. 또한 방전 경로는 제어 신호 전압원(Vg)에 연결되지 않고 다른 경로로 형성될 수 있다. 예를 들어, 커패시터(Cp)의 제1단과 접지단 사이에 스위치를 연결하여 방전 경로로 사용할 수 있다. 이와 같이 하면, 커패시터(Cp)를 방전시키는 기간(Toff)에 스위치를 턴온하면 된다.

그리고 수학식 19를 보면 패널 커패시터(Cp)에서 감소하는 전압은 저항(R1)과 제어 신호(Sg)의 로우 레벨 기간(Toff)에 의해 결정되므로, 제어 신호(Sg)의 듀티를 조절함으로써 패널 커패시터(Cp)의 전압 감소량을 조절할 수 있다. 또한 도 7에 나타낸 바와 같이, 저항(R1)에 가변 저항(R2)을 병렬로 연결하여 가변 저항(R2)의 크기를 조절하여 패널 커패시터(Cp)의 전압 감소량을 조절할 수도 있다. 물론, 가변 저항(R2)을 저항(R1)에 병렬로 연결하지 않고 저항(R1) 대신에 가변 저항(R2)을 연결할 수도 있다.

또한, 도 8에 나타낸 바와 같이 패널 커패시터(Cp)에서 방전되는 전류의 크기를 제한하기 위해 패널 커패시터(Cp)와 트랜지스터(SW) 사이에 저항(R3)을 연결할 수도 있다. 그리고 저항(R3) 대신에 전류의 크기를 제한할 수 있는 다른 소자, 예를 들어 인덕터(도시하지 않음)를 사용할 수도 있다.

그런데 도 5 내지 도 8에서 설명한 구동 회로에서, 패널 커패시터(Cp)의 전압(Vp)이 일정 전압 이하로 감소하면 패널 커패시터(Cp)에서 커패시터(Cd)로 이동되는 전하가 줄어들어 커패시터(Cd)의 전압이 (Vcc-Vt)보다 작아진다. 그러면 트랜지스터(M1)는 커패시터(Cd)의 전압에 의해서는 턴오프되지 않아서 플로팅 기간이 짧아진다. 또한 커패시터(Cd)에 충전된 전압이 (Vcc-Vt) 전압보다 작아지면 수학식 16에 나타낸 바와 같이 커패시터(Cd)에서 방전되는 전압도 감소한다. 그러면 트랜지스터(M1)가 턴온되어 패널 커패시터(Cp)에서 커패시터(Cd)로 이동되는 전하량이 감소한다. 이와 같이 도 5 내지 도 8의 구동 회로에서는 하강 파형의 후반부로 갈수록 전압이 감소하는 폭이 줄어들어 원하는 전압까지 감소하는 데 시간이 많이 걸릴 수 있다. 아래에서는 하강 파형의 후반부에서 전압이 감소하는 데 걸리는 시간을 줄일 수 있는 실시예에 대해서 도 9를 참조하여 상세하게 설명한다.

도 9는 본 발명의 제4 실시예에 따른 구동 회로의 개략적인 회로도이다.

도 9에 나타낸 바와 같이, 본 발명의 제4 실시예에 따른 구동 회로는 트랜지스터(Q1)를 제외하면 도 5의 구동 회로와 동일한 구조를 가진다. 트랜지스터(Q1)의 제1 단자(컬렉터)는 커패시터(Cd)의 제1단에 연결되고 제2 단자(이미터)는 접지 전압에 연결되어 있다. 즉, 트랜지스터(Q1)는 커패시터(Cd)에 병렬로 연결되어 있다. 그리고 도 9에서는 트랜지스터(Q1)를 npn형 바이폴라 트랜지스터로 도시하였지만, npn형 바이폴라 트랜지스터 대신에 pnp형 바이폴라 트랜지스터 또는 이와 유사한 기능을 하는 다른 스위칭 소자를 사용할 수도 있다.

도 9의 구동 회로는 초기에는 도 5의 구동 회로의 동작과 동일하다. 즉, 패널 커패시터(Cp)의 전압이 감소하는 초기 기간 동안에는 트랜지스터(Q1)는 턴오프 상태로 되어 있어서, 도 5의 구동 회로와 동일하게 패널 커패시터(Cp)의 전압이 감소한다. 그리고 앞에서 설명한 것처럼 패널 커패시터(Cp)의 전압이 일정 전압 이하로 감소하여 패널 커패시터(Cp)에서 커패시터(Cd)로 이동되는 전하량이 감소하는 경우에, 트랜지스터(Q1)의 제어 단자(베이스)에 트랜지스터(Q1)를 턴온시킬 수 있는 신호를 인가한다. 그러면 트랜지스터(Q1)가 턴온되어 커패시터(Cd)의 전압이 트랜지스터(Q1)를 통하여 접지 전압으로 방전된다. 그리고 트랜지스터(SW)가 턴온되어 있으면 패널 커패시터(Cp)에 충전된 전압도 트랜지스터(Q1)를 통하여 방전되므로 패널 커패시터(Cp)의 전압을 목표하는 전압까지 급격하게 감소시킬 수 있다.

도 9의 구동 회로에서와 같이 커패시터(Cd)의 제1단과 트랜지스터(Q1)의 제1 단자 또는/및 트랜지스터(Q1)의 제2 단자와 접지 전압 사이에 저항(R4)을 추가할 수도 있다. 저항(R4)이 추가되면 트랜지스터(SW)가 턴온되는 경우에 패널 커패시터(Cp)의 전압이 급격하게 감소하지 않고, 커패시터(Cd)와 저항(R4)의 병렬 연결에 의해 결정되는 시정수에 따라 감소하게 된다. 그리고 패널 커패시터(Cp)의 전압을 주어진 시간 내에 목표로 하는 전압으로 변경시키기 위해서 트랜지스터(Q1)를 턴온시키는 시점을 트랜지스터(SW)에 제어 신호를 인가한 후 소정 시간이 경과한 후로 할 수도 있다.

그리고 도 9에서 설명한 트랜지스터(Q1)는 도 7 및 도 8의 구동 회로에도 연결해서 동일하게 사용할 수도 있다.

또한, 도 5 내지 도 9에서는 하강 파형을 생성하기 위해 패널 커패시터(Cp)에 충전된 전압을 방전시키는 방법에 대해서 설명하였지만, 본 발명은 이에 한정되지 않고 패널 커패시터(Cp)에 전압을 충전하여 상승 파형을 생성하는 방법에도 적용될 수 있다. 아래에서는 이러한 실시예에 대하여 도 10 및 도 11을 참조하여 설명한다.

도 10 및 도 11은 각각 본 발명의 제5 및 제6 실시예에 따른 구동 회로의 개략적인 회로도이다.

도 10에 나타낸 바와 같이, 본 발명의 제5 실시예에 따른 구동 회로에서는 도 5와 달리 트랜지스터(M1)의 드레인이 높은 전압(Vset)을 공급하는 전원에 연결되고, 트랜지스터(M1)의 소스와 패널 커패시터(Cp)의 Y 전극 사이에 커패시터(Cd)에 연결되어 있다. 그리고 나머지 변경되는 회로의 구성 및 동작은 위에서 설명한 실시예로부터 당업자라면 용이하게 알 수 있으므로 자세한 설명을 생략한다.

도 10의 구동 회로에서도 패널 커패시터(Cp)의 전압이 일정 전압 이상으로 증가하면 커패시터(Cd)에서 패널 커패시터(Cp)로 이동하는 전하량이 감소 상승 파형의 후반부로 갈수록 전압이 상승하는 폭이 줄어들어 원하는 전압까지 상승하는 데 시간이 많이 걸릴 수 있다. 도 10의 구동 회로에서도 도 11과 같이 트랜지스터(Q1)를 추가함으로써 상승 파형의 후반부에서 전압이 상승하는 데 걸리는 시간을 줄일 수 있다.

도 11에 나타낸 바와 같이, 트랜지스터(Q1)의 제1 단자가 커패시터(Cd)의 제1단에 연결되고 트랜지스터(Q1)의 제2 단자가 패널 커패시터(Cp)에 연결되어 있다. 즉, 트랜지스터(Q1)은 커패시터(Cd)에 병렬로 연결되어 있다. 이때, 트랜지스터(Q1, SW)가 턴온되면 Vset 전압이 트랜지스터(SW) 및 트랜지스터(Q1)을 통하여 패널 커패시터(Cp)로 인가되므로, 패널 커패시터(Cp)는 목표로 하는 전압까지 급격하게 증가할 수 있다. 이 경우에도, 커패시터(Cd)의 제1단과 트랜지스터(Q1)의 제1 단자 또는/및 트랜지스터(Q1)의 제2 단자와 패널 커패시터(Cp) 사이에 저항(R4)을 연결하여, 패널 커패시터(Cp)의 전압이 커패시터(Cd)와 저항(R4)의 병렬 연결에 의해 결정되는 시정수에 따라 상승하도록 할 수 있다.

이상, 본 발명의 실시예에서는 주사 전극을 플로팅시키는 방법을 위주로 설명하였지만, 본 발명은 주사 전극, 유지 전극 및 어드레스 전극으로 이루어지는 방전 셀에서 어느 하나의 전극을 플로팅시키는 모든 방법에 적용될 수 있다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

본 발명에 의하면, 방전 셀을 형성하는 전극에 인가되는 전압을 하강 또는 상승시킨 다음 전극을 플로팅시키는 동작을 반복할 수 있는 구동 회로를 제공할 수 있다. 그리고 이러한 동작에 의하여 방전 셀에 형성되는 벽 전하를 미세하게 제어할 수 있다.

도 1은 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 개략적인 도면이다.

도 2는 본 발명의 실시예에 따른 플라즈마 디스플레이 패널의 구동 파형도이다.

도 3은 본 발명의 실시예에 따른 구동 파형과 방전 전류를 나타내는 도면이다.

도 4a는 유지 전극과 주사 전극에 의해 형성되는 방전 셀을 모델링한 도면이다.

도 4b는 도 4a의 등가 회로도이다.

도 4c는 도 4a의 방전 셀에서 방전이 일어나지 않은 경우를 나타내는 도면이다.

도 4d는 도 4a의 방전 셀에서 방전이 일어난 경우에 전압이 인가된 상태를 나타내는 도면이다.

도 4e는 도 4a의 방전 셀에서 방전 일어난 경우에 플로팅된 상태를 나타내는 도면이다.

도 5, 도 7, 도 8, 도 9, 도 10 및 도 11은 각각 본 발명의 제1, 제2, 제3, 제4, 제5 및 제6 실시예에 따른 구동 회로의 개략적인 회로도이다.

도 6은 도 5의 구동 회로에 의한 구동 파형도이다.

Claims (19)

1. 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치에 있어서,

   상기 용량성 부하와 제1 전압을 공급하는 전원에 사이에 전기적으로 연결되며, 제어 단자에 인가되는 제어 신호의 제1 레벨에 응답하여 턴온되는 트랜지스터,

   제1단과 제2단이 각각 상기 트랜지스터와 상기 전원에 연결되거나 상기 트랜지스터와 상기 용량성 부하에 연결되는 커패시터,

   상기 제어 신호의 제2 레벨에 응답하여 상기 커패시터에 저장된 전압 중 적어도 일부를 방전시키는 방전 경로, 그리고

   상기 커패시터의 제1단과 제2단에 제1 단자와 제2 단자가 각각 전기적으로 연결되는 스위칭 소자

   를 포함하며,

   상기 제어 신호는 상기 제1 레벨과 제2 레벨을 교대로 가지며,

   상기 트랜지스터의 제어 단자에 인가되는 제어 신호의 제1 레벨에 응답하여 상기 트랜지스터가 턴온되어 상기 용량성 부하의 전압이 변경되며,

   상기 용량성 부하의 전압이 변경되는 동안 상기 커패시터에 제2 전압이 충전되면 상기 트랜지스터가 턴오프되는 플라즈마 디스플레이 패널의 구동 장치.
2. 제1항에 있어서,

   상기 용량성 부하의 전압이 제3 전압일 때 상기 스위칭 소자를 턴온시키는 플라즈마 디스플레이 패널의 구동 장치.
3. 제1항에 있어서,

   상기 스위칭 소자는 상기 트랜지스터의 제어 단자에 상기 제어 신호가 인가된 후 소정 시간이 경과한 후에 턴온되는 플라즈마 디스플레이 패널의 구동 장치.
4. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 커패시터의 제1단과 상기 스위칭 소자의 제1 단자 사이 또는 상기 커패시터 제2단과 상기 스위칭 소자의 제2 단자 사이에 전기적으로 연결되는 저항을 더 포함하는 플라즈마 디스플레이 패널의 구동 장치.
5. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 트랜지스터는 상기 커패시터에 충전된 상기 제2 전압과 상기 제1 레벨의 제어 신호에 의한 상기 트랜지스터의 제어 단자 전압의 차이에 의해 턴오프되는 플라즈마 디스플레이 패널의 구동 장치.
6. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 커패시터의 방전 이후에 상기 트랜지스터가 턴온되어 상기 용량성 부하의 전압이 변경되는 플라즈마 디스플레이 패널의 구동 장치.
7. 제6항에 있어서,

   상기 제어 신호가 상기 제1 레벨로 유지되는 중에 상기 트랜지스터가 턴오프되는 플라즈마 디스플레이 패널의 구동 장치.
8. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 제어 신호의 제2 레벨은 상기 트랜지스터를 턴오프시킬 수 있는 레벨인 플라즈마 디스플레이 패널의 구동 장치.
9. 제1항 내지 제3항 중 어느 한 항에 있어서,

   상기 방전 경로는 저항을 더 포함하며,

   상기 커패시터와 상기 저항에 의해 형성되는 경로로 상기 커패시터가 방전되는 플라즈마 디스플레이 패널의 구동 장치.
10. 제1항 내지 제3항 중 어느 한 항에 있어서,

    상기 트랜지스터의 턴온에 의해 상기 용량성 부하의 전압이 감소하며,

    상기 커패시터는 상기 트랜지스터와 상기 전원 사이에 전기적으로 연결되는 플라즈마 디스플레이 패널의 구동 장치.
11. 제1항 내지 제3항 중 어느 한 항에 있어서,

    상기 트랜지스터의 턴온에 의해 상기 용량성 부하의 전압이 증가하며,

    상기 커패시터는 상기 트랜지스터와 상기 용량성 부하 사이에 전기적으로 연결되는 플라즈마 디스플레이 패널의 구동 장치.
12. 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치에 있어서,

    상기 용량성 부하에 제1 주 단자가 전기적으로 연결되는 트랜지스터,

    상기 트랜지스터의 제2 주 단자와 제1 전압을 공급하는 전원 사이에 전기적으로 연결되는 커패시터,

    제1단이 상기 커패시터에 전기적으로 연결되는 방전 경로,

    상기 커패시터에 병렬로 전기적으로 연결되는 스위칭 소자, 그리고

    상기 트랜지스터의 제어 단자에 제어 전압을 공급하는 제어 전압 공급원을 포함하며,

    상기 커패시터에 충전된 전압에 의해 상기 트랜지스터의 상태가 결정되는 플라즈마 디스플레이 패널의 구동 장치.
13. 적어도 두 전극 사이에 용량성 부하가 형성되는 플라즈마 디스플레이 패널을 구동하는 장치에 있어서,

    제1 전압을 공급하는 전원에 제1 주 단자가 전기적으로 연결되는 트랜지스터,

    상기 트랜지스터의 제2 주 단자와 상기 용량성 부하 사이에 전기적으로 연결되는 커패시터,

    제1단이 상기 커패시터에 전기적으로 연결되는 방전 경로,

    상기 커패시터에 병렬로 전기적으로 연결되는 스위칭 소자, 그리고

    상기 트랜지스터의 제어 단자에 제어 전압을 공급하는 제어 전압 공급원을 포함하며,

    상기 커패시터에 충전된 전압에 의해 상기 트랜지스터의 상태가 결정되는 플라즈마 디스플레이 패널의 구동 장치.
14. 제12항 또는 제13항에 있어서,

    상기 제어 전압은 제1 레벨과 제2 레벨을 교대로 가지며,

    상기 제1 레벨은 상기 방전 경로로 상기 커패시터가 소정량 방전된 경우에 상기 트랜지스터를 턴온시킬 수 있는 레벨이며,

    상기 제2 레벨은 상기 트랜지스터를 턴오프시킬 수 있는 레벨인 플라즈마 디스플레이 패널의 구동 장치.
15. 제14항에 있어서,

    상기 방전 경로의 제2단은 상기 제어 전압 공급원에 전기적으로 연결되며,

    상기 방전 경로의 제2단 전압이 상기 커패시터의 전압보다 낮아지는 방전 기간을 가지는 플라즈마 디스플레이 패널의 구동 장치.
16. 제15항에 있어서,

    상기 방전 경로는 상기 커패시터에 애노드가 전기적으로 연결되고 상기 방전 경로의 제2단에 캐소드가 전기적으로 연결되는 다이오드를 더 포함하는 플라즈마 디스플레이 패널의 구동 장치.
17. 삭제
18. 제14항에 있어서,

    상기 용량성 부하의 전압이 제3 전압일 때 상기 스위칭 소자를 턴온시키는 플라즈마 디스플레이 패널의 구동 장치.
19. 제14항에 있어서,

    상기 트랜지스터의 제어 단자에 상기 제어 전압이 인가된 후 소정 시간이 경과한 후에 상기 스위칭 소자를 턴온시키는 플라즈마 디스플레이 패널의 구동 장치.