KR100505623B1 - MOS transistor of LDD structure and the fabrication method thereof - Google Patents
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Abstract
LDD 구조의 모스 트랜지스터 및 그 제조방법이 개시된다. 본 발명은 제1 도전형의 반도체 기판 상에 형성된 게이트 절연막과, 게이트 절연막 측벽에 형성되고 게이트 절연막 상부로 돌출된 스페이서와, 게이트 절연막 및 스페이서 상에 형성된 제1 부분 및 제1 부분과 연결되고 스페이서 보다 옆으로 확장되되 반도체 기판과는 스페이서의 높이 만큼 이격되어 형성된 제2 부분으로 구성된 게이트 패턴과, 게이트 패턴 제2 부분에 대응하는 반도체 기판 영역 상에 형성된 제2 도전형의 저농도 소스/드레인 영역과, 게이트 패턴에 대응하는 반도체 기판의 양측 영역에 형성되고, 저농도의 소스/드레인 영역과 접하는 고농도의 소스/드레인 영역을 구비한다.An MOS transistor having an LDD structure and a method of manufacturing the same are disclosed. The present invention relates to a gate insulating film formed on a semiconductor substrate of a first conductivity type, a spacer formed on sidewalls of the gate insulating film and protruding above the gate insulating film, and connected to the first and first portions formed on the gate insulating film and the spacer. A gate pattern comprising a second portion extending laterally and spaced apart from the semiconductor substrate by a height of a spacer; a low concentration source / drain region of a second conductivity type formed on a semiconductor substrate region corresponding to the gate pattern second portion; And high concentration source / drain regions formed in both regions of the semiconductor substrate corresponding to the gate pattern and in contact with the low concentration source / drain regions.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 엘디디(LDD:Lightly Doped Drain) 구조의 모스 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a MOS transistor having an LDD (Lightly Doped Drain) structure and a method for manufacturing the same.
일반적으로 모스 트랜지스터는 반도체 기판 상에 게이트 산화막을 개재한 게이트를 형성하고 게이트 양측의 반도체 기판에 소스/드레인 영역을 형성하여 구현되었다. 이러한 모스 트랜지스터는 반도체 장치의 고속화, 저전력화를 실현하는 데에 우수한 소자특성을 갖고 있다. 반도체 장치의 집적도가 증가함에 따라 디자인 룰이 작아지고 있다. 이에 따라, 디자인 룰이 점차 서브-마이크론급으로 줄어들면서 MOS 트랜지스터의 소자특성이 변동되는 현상들이 나타나고 있다.In general, a MOS transistor is formed by forming a gate through a gate oxide layer on a semiconductor substrate and forming source / drain regions on a semiconductor substrate on both sides of the gate. Such a MOS transistor has excellent device characteristics for realizing high speed and low power of a semiconductor device. As the degree of integration of semiconductor devices increases, design rules become smaller. Accordingly, as the design rule gradually decreases to the sub-micron level, device characteristics of the MOS transistors change.
이러한 현상들은 드레인 영역의 에지부에 형성된 강한 전기장에 의하여 높은 에너지를 얻은 채널전자들에 의하여 나타나는데, 채널전자들은 격자와의 충돌전리 또는 애벌런치 증배에 의하여 전자-정공쌍을 생성시키고 이러한 전자-정공쌍은 게이트 산화막으로 주입된다. 또한, 채널의 수평 방향으로 형성된 전계로부터 높은 에너지를 얻은 핫-일렉트론들도 게이트 산화막으로 주입되어 게이트 산화막 속에 트랩(trap)되거나 실리콘-산화막 계면의 계면 전위를 발생시킨다. 이렇게 게이트 산화막으로 주입되거나 트랩되는 전자-정공쌍과 계면 전위로 인하여 MOS 트랜지스터의 소자특성이 변화된다.These phenomena are exhibited by high-energy channel electrons generated by the strong electric field formed at the edge of the drain region. The channel electrons generate electron-hole pairs by collision ionization or avalanche multiplication with the lattice, and these electron-holes The pair is implanted into the gate oxide film. In addition, hot-electrons having high energy from an electric field formed in the horizontal direction of the channel are also injected into the gate oxide film to trap the gate oxide film or generate an interface potential at the silicon-oxide interface. The device characteristics of the MOS transistor change due to the electron-hole pair and the interfacial potential injected or trapped into the gate oxide.
그래서 이러한 소자특성 변화를 개선하기 위한 방법으로 LDD 구조의 모스 트랜지스터가 제시되고 있다.Therefore, a MOS transistor having an LDD structure has been proposed as a method for improving such device characteristic changes.
도 1은 종래의 LDD 구조의 모스 트랜지스터를 나타낸 단면도이다. 이를 참조하면, 제1 도전형 예컨대, P형의 반도체 기판(2) 상에 게이트 산화막(4)을 개재한 게이트(6)가 형성되어 있다. 게이트(6) 측벽에는 스페이서(10)가 형성되어 있으며, 게이트(6) 양측의 반도체 기판(2)에는 제2 도전형 예컨대, N형의 저농도 소스/드레인(8) 및 고농도 소스/드레인(12)이 형성되어 있다.1 is a cross-sectional view illustrating a MOS transistor having a conventional LDD structure. Referring to this, the gate 6 via the gate oxide film 4 is formed on the first conductivity type, for example, P-type semiconductor substrate 2. Spacers 10 are formed on the sidewalls of the gate 6, and the low concentration source / drain 8 of the second conductivity type, eg, the N type, and the high concentration source / drain 12 are formed in the semiconductor substrate 2 on both sides of the gate 6. ) Is formed.
이와 같은 LDD 구조의 모스 트랜지스터를 형성하는 데 있어서 다음과 같은 문제점이 있다.There are the following problems in forming such a MOS transistor of the LDD structure.
반도체 기판(2)에 게이트(6)를 형성하고, 게이트(6)를 이온주입 마스크로 사용하여 저농도의 인(phosphorus)을 이온주입하여 저농도 소스/드레인(8)을 형성한다. 이 후, 게이트 측벽에 스페이서(10)를 형성하고 게이트(6) 및 스페이서(10)를 이온주입 마스크로 사용하여 고농도의 인을 이온주입하여 고농도 소스/드레인(12)을 형성한다. 그리하여 저농도 소스/드레인(8)은 스페이서(10)의 폭(W)에 의하여 결정된다. 여기서, 스페이서(8)는 절연막을 침적시켜 형성되는 데, 절연막을 침적시키기 위해서는 열처리(thermal heating)공정이 수반된다. 그러나, 이러한 열처리는 저농도 소스/드레인(8)을 구성하는 확산도가 큰 인을 채널영역으로 측면 확산시킨다. 따라서, 유효 채널 길이(Leff: effective channel length)를 감소시키는 문제점을 내포한다.A gate 6 is formed in the semiconductor substrate 2, and a low concentration source / drain 8 is formed by ion implanting phosphorus at a low concentration using the gate 6 as an ion implantation mask. Thereafter, a spacer 10 is formed on the sidewall of the gate, and a high concentration of phosphorus is implanted using the gate 6 and the spacer 10 as an ion implantation mask to form a high concentration source / drain 12. Thus, the low concentration source / drain 8 is determined by the width W of the spacer 10. Here, the spacer 8 is formed by depositing an insulating film, which involves a thermal heating process. However, this heat treatment laterally diffuses the phosphorus, which constitutes the low concentration source / drain 8, into the channel region. Thus, there is a problem of reducing the effective channel length (Leff).
본 발명이 이루고자하는 기술적 과제는 유효 채널 길이를 확보할 수 있는 LDD 구조의 모스 트랜지스터를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a MOS transistor having an LDD structure capable of securing an effective channel length.
본 발명이 이루고자하는 다른 기술적 과제는 유효 채널 길이를 확보할 수 있는 LDD 구조의 모스 트랜지스터 제조방법을 제공하는 것이다.Another object of the present invention is to provide a MOS transistor manufacturing method having an LDD structure capable of securing an effective channel length.
상기의 기술적 과제를 달성하기 위하여 본 발명의 LDD 구조를 갖는 모스 트랜지스터는, 제1 도전형의 반도체 기판 상에 형성된 게이트 절연막과, 게이트 절연막 측벽에 형성되고 게이트 절연막 상부로 돌출된 스페이서와, 게이트 절연막 및 스페이서 상에 형성된 제1 부분과 제1 부분과 연결되고 스페이서 보다 옆으로 확장되되 반도체 기판과는 스페이서의 높이 만큼 이격되어 형성된 제2 부분으로 구성된 게이트 패턴과, 게이트 패턴 제2 부분에 대응하는 반도체 기판 영역 상에 형성된 제2 도전형의 저농도 소스/드레인 영역과, 게이트 패턴에 대응하는 반도체 기판의 양측 영역에 형성되고, 저농도의 소스/드레인 영역과 접하는 고농도의 소스/드레인 영역을 구비한다.In order to achieve the above technical problem, a MOS transistor having an LDD structure according to the present invention includes a gate insulating film formed on a semiconductor substrate of a first conductivity type, a spacer formed on the sidewall of the gate insulating film, and protruding above the gate insulating film, and a gate insulating film. And a gate pattern comprising a first portion formed on the spacer and a second portion connected to the first portion and extending laterally than the spacer, the second substrate being spaced apart from the semiconductor substrate by the height of the spacer, and a semiconductor corresponding to the gate pattern second portion. A low concentration source / drain region of the second conductivity type formed on the substrate region, and a high concentration source / drain region formed in both regions of the semiconductor substrate corresponding to the gate pattern and in contact with the low concentration source / drain region.
바람직한 일실시예에 의하여, 게이트 패턴 제2 부분은 스페이서 양측방향으로 대칭적 또는 비대칭적으로 형성되어 있다.According to a preferred embodiment, the gate pattern second portion is formed symmetrically or asymmetrically in both directions of the spacer.
또한 바람직한 다른 실시예에 의하여, 게이트 패턴은 T자형으로 형성되어 있다.In another preferred embodiment, the gate pattern is formed in a T shape.
상기의 다른 기술적 과제를 달성하기 위하여 본 발명의 LDD 구조를 갖는 모스 트랜지스터 제조방법은, 제1 도전형의 반도체 기판의 소정영역을 노출하는 제1 절연막 패턴을 형성하는 단계와, 제1 절연막 패턴의 측벽에 스페이서를 형성하는 단계와, 제1 절연막 패턴 및 스페이서가 형성된 기판의 전면에 게이트 절연막을 형성하는 단계와, 기판 및 스페이서 상에 형성된 게이트 절연막 상에 게이트 패턴 제1 부분과 제1 절연막 패턴 상의 게이트 절연막 상에 게이트 패턴 제1 부분과 연결된 게이트 패턴 제2 부분을 형성하는 단계와, 게이트 패턴이 형성된 영역 이외의 게이트 절연막 및 제1 절연막 패턴을 제거하여 제2 절연막 패턴을 형성하는 단계와, 게이트 패턴을 이온주입 마스크로 하여 반도체 기판에 고농도의 소스/드레인 영역을 형성하는 단계와, 제2 절연막 패턴을 제거하는 단계와, 게이트 패턴 제2 부분 하부에 대응하는 반도체 기판 영역에 고농도의 소스/드레인 영역과 접하는 저농도의 소스/드레인 영역을 형성하는 단계를 구비한다.According to another aspect of the present invention, there is provided a method of manufacturing a MOS transistor having an LDD structure of the present invention, including forming a first insulating film pattern exposing a predetermined region of a first conductive semiconductor substrate, and forming a first insulating film pattern. Forming a spacer on the sidewalls, forming a gate insulating film on the entire surface of the substrate on which the first insulating film pattern and the spacer are formed, and forming a gate insulating film on the gate insulating film formed on the substrate and the spacer Forming a gate pattern second part connected to the gate pattern first part on the gate insulating film, removing the gate insulating film and the first insulating film pattern other than the region where the gate pattern is formed, and forming a second insulating film pattern; Forming a high concentration source / drain region on the semiconductor substrate using the pattern as an ion implantation mask, and a second And a step of removing the smoke screen pattern, a gate pattern comprising: forming a high-concentration source / drain region and in contact with the source / drain regions of the lightly doped region in the semiconductor substrate corresponding to the lower two portions.
바람직한 일실시예에 의하여, 게이트 패턴 제2 부분은 스페이서의 양측방향으로 대칭적 또는 비대칭적으로 형성하는 것이 적합하다.According to one preferred embodiment, the gate pattern second portion is preferably formed symmetrically or asymmetrically in both directions of the spacer.
이와 같은 본 발명에 의하면, 의도하는 유효 채널 길이를 확보 할 수 있으며 저농도 소스/드레인의 폭을 게이트 패턴으로 조절할 수 있다.According to the present invention, the intended effective channel length can be ensured and the width of the low concentration source / drain can be adjusted by the gate pattern.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 구성요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited to the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the thickness of the film and the like in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same components. Also, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.
도 2는 본 발명의 일실시예에 따른 LDD 구조의 모스 트랜지스터를 나타낸 단면도이다. 이를 참조하면, 제1 도전형 에컨대, P형의 반도체 기판(100)의 소정영역(L) 상에 게이트 절연막(106a) 및 게이트 절연막(106a)을 둘러싸는 돌출된 스페이서(104a)가 형성되어 있다. 게이트 패턴은 게이트 절연막(106a) 및 스페이서(104a) 상에 형성된 제1 부분(108a)과 제1 부분과 연결되고 스페이서(104a) 양측 방향으로 소정영역 확장되되 반도체 기판(100)과는 스페이서(104a)의 높이 만큼 이격된 제2 부분(108b)으로 구성된다. 게이트 패턴 제2 부분(108b)에 대응하는 반도체 기판(100) 영역 상에 제2 도전형의 저농도 소스/드레인 영역(112)이 형성되어 있고, 게이트 패턴(108a,108b)에 대응하는 반도체 기판(100)의 양측 영역에 형성되고, 저농도의 소스/드레인 영역(112)과 접하는 고농도의 소스/드레인 영역(110)이 형성되어 있다. 고농도 소스/드레인(110) 및 저농도 소스/드레인(112)은 LDD 구조의 소스/드레인을 구성한다. 2 is a cross-sectional view illustrating a MOS transistor having an LDD structure according to an embodiment of the present invention. Referring to this, in the first conductivity type, for example, a protruding spacer 104a surrounding the gate insulating film 106a and the gate insulating film 106a is formed on a predetermined region L of the P-type semiconductor substrate 100. have. The gate pattern is connected to the first portion 108a and the first portion formed on the gate insulating layer 106a and the spacer 104a and extends a predetermined region in both directions of the spacer 104a, but the spacer 104a is separated from the semiconductor substrate 100. And second portions 108b spaced apart by a height. The low concentration source / drain regions 112 of the second conductivity type are formed on the semiconductor substrate 100 region corresponding to the gate pattern second portion 108b, and the semiconductor substrates corresponding to the gate patterns 108a and 108b ( High concentration source / drain regions 110 are formed in both regions of the substrate 100 and in contact with the low concentration source / drain regions 112. The high concentration source / drain 110 and the low concentration source / drain 112 constitute a source / drain of LDD structure.
여기서, 확장된 게이트 패턴 제2 부분(108b)은 반도체 기판(100)의 소정영역(L) 상에 형성된 게이트 절연막(106a)의 양측 방향으로 대칭적 또는 비대칭적으로 형성될 수 있다. 게이트 절연막(106a)의 양측 방향으로 대칭적 또는 비대칭적으로 형성된 게이트 패턴 제2 부분(108b)으로 인하여 저농도 소스/드레인(112)도 대칭적 또는 비대칭적으로 형성된다. 그리하여 종래의 스페이서 폭(W, 도 1 참조)으로 결정되던 저농도 소스/드레인의 폭을 게이트 패턴 제2 부분(108b)으로 조절할 수 있다.Here, the extended gate pattern second portion 108b may be formed symmetrically or asymmetrically in both directions of the gate insulating layer 106a formed on the predetermined region L of the semiconductor substrate 100. The low concentration source / drain 112 is also formed symmetrically or asymmetrically due to the gate pattern second portion 108b formed symmetrically or asymmetrically in both directions of the gate insulating layer 106a. Thus, the width of the low concentration source / drain, which is determined by the conventional spacer width W (see FIG. 1), may be adjusted by the gate pattern second portion 108b.
바람직하게, 게이트 절연막(106a)은 산화막으로 형성하고 스페이서(104a)는 질화막 또는 산화막으로 형성하며 게이트 패턴(108a,108b)은 폴리실리콘으로 형성한다. Preferably, the gate insulating film 106a is formed of an oxide film, the spacer 104a is formed of a nitride film or an oxide film, and the gate patterns 108a and 108b are formed of polysilicon.
이와 같은 LDD 구조의 모스 트랜지스터에 의하면, 종래의 기술과는 달리 유효 채널 길이를 결정하는 데 주 요소인 저농도 소스/드레인(112)을 스페이서(104a)를 형성한 후에 형성하므로, 스페이서 형성을 위한 열처리 공정에 의한 저농도 소스/드레인(112)의 수평확산 현상이 일어나지 않는다. 따라서, 의도하는 유효 채널 길이를 확보 할 수 있다. According to the MOS transistor of the LDD structure, unlike the conventional technology, since the low concentration source / drain 112, which is a main element for determining the effective channel length, is formed after the spacer 104a is formed, the heat treatment for forming the spacer is performed. The horizontal diffusion phenomenon of the low concentration source / drain 112 by the process does not occur. Therefore, the intended effective channel length can be secured.
도 3 내지 도 7은 도 2의 LDD 구조를 갖는 모스 트랜지스터 제조 방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.3 to 7 are cross-sectional views illustrating a MOS transistor manufacturing method having the LDD structure of FIG. 2 according to a process sequence.
도 3을 참조하면, 제1 도전형의 반도체 기판(100) 상에 제1 절연막 예컨대, 산화막을 형성한 후 모스 트랜지스터의 채널영역이 될 반도체 기판(100)의 소정영역(L)을 노출하는 제1 절연막 패턴(102)을 형성한다. 이후, 제1 절연막 패턴(102)이 형성되어 있는 반도체 기판(100) 전면에 제2 절연막(104) 예컨대, 질화막을 형성한다.Referring to FIG. 3, after forming a first insulating film, for example, an oxide film, on the first conductive semiconductor substrate 100, a first region L that exposes a predetermined region L of the semiconductor substrate 100 to be a channel region of a MOS transistor. 1 An insulating film pattern 102 is formed. Thereafter, a second insulating film 104, for example, a nitride film, is formed on the entire surface of the semiconductor substrate 100 on which the first insulating film pattern 102 is formed.
도 4를 참조하면, 제2 절연막(104)을 이방성 식각하여 제1 절연막 패턴(102)의 측벽에 스페이서(104a)를 형성한다.Referring to FIG. 4, the spacers 104a are formed on sidewalls of the first insulating layer pattern 102 by anisotropically etching the second insulating layer 104.
도 5를 참조하면, 스페이서(104a)가 형성되어 있는 반도체 기판(100) 전면에 게이트 절연막(106) 및 도전막(108)을 형성한다. 게이트 절연막(106)은 산화막으로 형성하고 도전막(108)은 폴리실리콘으로 형성한다. 이 후 게이트 패턴을 형성하기 위하여 포토레지스트 패턴(109)을 형성한다.Referring to FIG. 5, a gate insulating film 106 and a conductive film 108 are formed on the entire surface of the semiconductor substrate 100 on which the spacers 104a are formed. The gate insulating film 106 is formed of an oxide film and the conductive film 108 is formed of polysilicon. Thereafter, a photoresist pattern 109 is formed to form a gate pattern.
도 6을 참조하면, 포토레지스트 패턴(109)을 식각마스크로 도전막(108) 및 제1 절연막 패턴(102)을 차례로 식각하여 게이트 패턴(108a,108b) 및 제2 절연막 패턴(102a)을 형성한다. 게이트 패턴(108a,108b)은 게이트 산화막(106a) 및 스페이서(104a) 상에 게이트 패턴 제1 부분(108a)과 제2 절연막 패턴(102a) 상에 게이트 패턴 제2 부분(108b)으로 형성한다. 게이트 패턴 제2 부분(108b)은 노출된 반도체 기판(100)의 소정영역(L) 상에 형성된 게이트 절연막(106a) 양측으로 대칭적 또는 비대칭적으로 형성할 수 한다. 게이트 패턴(108a,108b)을 이온주입 마스크로 하여 반도체 기판(100)에 제2 도전형의 고농도 이온들을 주입하여 고농도 소스/드레인(110)을 형성한다.Referring to FIG. 6, the conductive layer 108 and the first insulating layer pattern 102 are sequentially etched using the photoresist pattern 109 as an etching mask to form the gate patterns 108a and 108b and the second insulating layer pattern 102a. do. The gate patterns 108a and 108b are formed as the gate pattern second part 108b on the gate oxide film 106a and the spacer 104a and on the gate pattern first part 108a and the second insulating layer pattern 102a. The gate pattern second portion 108b may be symmetrically or asymmetrically formed on both sides of the gate insulating layer 106a formed on the predetermined region L of the exposed semiconductor substrate 100. A high concentration source / drain 110 is formed by implanting high concentration ions of a second conductivity type into the semiconductor substrate 100 using the gate patterns 108a and 108b as ion implantation masks.
도 7을 참조하면, 고농도 소스/드레인(110)이 형성되어 있는 반도체 기판(100) 상의 제2 절연막 패턴(102a) 및 제2 절연막 패턴(102a) 상의 게이트 절연막(106a)을 습식식각 방법을 이용하여 선택적으로 제거한다. 이 후, 반도체 기판(100)을 경사지게 장착한 후 제2 도전형의 저농도 이온들(111)을 이온주입하여 게이트 패턴 제2 부분(108b)에 대응하는 반도체 기판(100) 영역에, 고농도 소스/드레인(110)과 접하는 저농도 소스/드레인(112)을 형성한다. 그리하여 저농도 소스/드레인(112)과 고농도 소스/드레인(110)으로 구성된 LDD 구조의 소스/드레인을 완성한다.Referring to FIG. 7, a wet etching method is performed on the second insulating layer pattern 102a on the semiconductor substrate 100 on which the high concentration source / drain 110 is formed and the gate insulating layer 106a on the second insulating layer pattern 102a. To remove it selectively. Thereafter, the semiconductor substrate 100 is inclinedly mounted, and then the low concentration ions 111 of the second conductivity type are ion implanted in the region of the semiconductor substrate 100 corresponding to the gate pattern second portion 108b. A low concentration source / drain 112 is formed in contact with the drain 110. Thus, the source / drain of the LDD structure composed of the low concentration source / drain 112 and the high concentration source / drain 110 is completed.
본 실시예에서는 질화막으로 형성하는 스페이서(104b)를 예를 들어 설명하고 있으나, 질화막 대신에 산화막으로 스페이서(104b)를 형성하는 경우 스페이서(104b) 형성을 위한 제2 절연막(104)을 생략할 수 있다. 이때, 스페이서(104b)는 제2 절연막 패턴(102a)을 식각하는 과정에서 제2 절연막 패턴(102a)을 덜 식각하여 게이트 패턴(108a,108b) 측벽에 산화막인 제2 절연막 패턴(102a) 일부를 남김으로써 형성한다. In the present embodiment, the spacer 104b formed of a nitride film is described as an example. However, when the spacer 104b is formed of an oxide film instead of the nitride film, the second insulating film 104 for forming the spacer 104b may be omitted. have. In this case, the spacer 104b may etch the second insulating film pattern 102a less in the process of etching the second insulating film pattern 102a to remove a portion of the second insulating film pattern 102a which is an oxide film on the sidewalls of the gate patterns 108a and 108b. Form by leaving.
이 후의 공정은 통상의 반도체 제조 공정에 따라 진행한다.Subsequent processes proceed according to a normal semiconductor manufacturing process.
도 8은 본 발명의 다른 실시예에 따른 LDD 구조의 모스 트랜지스터 단면도이다. 본 실시예에 따른 소자는 유효 채널 길이가 작기 때문에 게이트 패턴(208a)이 T자형으로 형성되어 있다는 점에서 도 2의 일실시예와 차이가 있다.8 is a cross-sectional view of a MOS transistor of an LDD structure according to another embodiment of the present invention. The device according to the present exemplary embodiment differs from the exemplary embodiment of FIG. 2 in that the gate pattern 208a is formed in a T shape because the effective channel length is small.
상술한 본 발명에 의하면, 스페이서를 형성한 후에 저농도 소스/드레인을 형성하여 종래의 기술과는 달리 스페이서 형성시 저농도 소스/드레인의 수평확산 현상이 일어나지 않는다. 따라서, 의도하는 유효 채널 길이를 확보 할 수 있다. According to the present invention described above, a low concentration source / drain is formed after the formation of the spacer, unlike the prior art, the horizontal diffusion phenomenon of the low concentration source / drain does not occur when forming the spacer. Therefore, the intended effective channel length can be secured.
또한, 채널영역 상의 게이트 절연막 양측 방향으로 대칭적 또는 비대칭적으로 형성된 게이트 패턴으로 인하여 저농도 소스/드레인도 대칭적 또는 비대칭적으로 형성되어 종래의 스페이서폭으로 결정되던 저농도 소스/드레인의 폭을 게이트 패턴으로 조절할 수 있다. In addition, due to the gate pattern symmetrically or asymmetrically formed in both directions of the gate insulating layer on the channel region, the low concentration source / drain is also formed symmetrically or asymmetrically, thereby reducing the width of the low concentration source / drain, which is determined by the conventional spacer width. Can be adjusted.
도 1은 종래의 LDD 구조의 모스 트랜지스터를 나타낸 단면도이다.1 is a cross-sectional view illustrating a MOS transistor having a conventional LDD structure.
도 2는 본 발명의 일실시예에 따른 LDD 구조의 모스 트랜지스터를 나타낸 단면도이다.2 is a cross-sectional view illustrating a MOS transistor having an LDD structure according to an embodiment of the present invention.
도 3 내지 도 7은 도 2의 LDD 구조를 갖는 모스 트랜지스터의 제조 방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.3 to 7 are cross-sectional views illustrating a method of manufacturing a MOS transistor having the LDD structure of FIG. 2 according to a process sequence.
도 8은 본 발명의 다른 실시예에 따른 LDD 구조의 모스 트랜지스터를 나타낸 단면도이다.8 is a cross-sectional view illustrating a MOS transistor having an LDD structure according to another embodiment of the present invention.
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