KR100505424B1 - Method for forming line spacer of semiconductor device - Google Patents
Method for forming line spacer of semiconductor device Download PDFInfo
- Publication number
- KR100505424B1 KR100505424B1 KR10-2003-0042915A KR20030042915A KR100505424B1 KR 100505424 B1 KR100505424 B1 KR 100505424B1 KR 20030042915 A KR20030042915 A KR 20030042915A KR 100505424 B1 KR100505424 B1 KR 100505424B1
- Authority
- KR
- South Korea
- Prior art keywords
- cell
- spacer
- forming
- nitride film
- word line
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 38
- 125000006850 spacer group Chemical group 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- -1 spacer nitride Chemical class 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 abstract description 12
- 230000002093 peripheral effect Effects 0.000 abstract description 11
- 239000010408 film Substances 0.000 description 49
- 239000010410 layer Substances 0.000 description 21
- 239000010409 thin film Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체소자의 라인스페이서 형성방법을 개시한다. 개시된 발명은, 반도체소자 셀지역과 셀주변지역으로 분할된 반도체기판상에 워드라인을 형성하는 단계; 상기 워드라인을 포함한 전체 구조의 상면에 버퍼산화막을 형성하는 단계; 상기 셀지역과 셀주변지역이 서로 다른 두께를 갖도록 상기 버퍼산화막상에 스페 이서 질화막을 형성하는 단계; 상기 셀주변지역에 위치하는 스페이서질화막과 버퍼 산화막 부분을 선택적으로 제거하여 상기 워드라인측벽에 제1스페이서를 형성하는 단계; 및 상기 셀지역에 위치하는 스페이서질화막과 버퍼산화막 부분을 선택적으로 제거하여 상기 워드라인측벽에 제2스페이서를 형성하는 단계를 포함하여 구성되어, 단일챔버 LPCVD 질화막의 SiH4/NH3 가스비율을 조정하여 셀지역과 셀주변지역의 질화막의 두께를 다르게 하여 공정단순화 및 생산성 향상을 기할 수 있는 것이다.The present invention discloses a method for forming a line spacer of a semiconductor device. The disclosed invention includes forming a word line on a semiconductor substrate divided into a semiconductor device cell region and a cell peripheral region; Forming a buffer oxide film on an upper surface of the entire structure including the word line; Forming a spacer nitride film on the buffer oxide film so that the cell area and the cell surrounding area have different thicknesses; Selectively removing a portion of the spacer nitride layer and the buffer oxide layer positioned around the cell to form a first spacer on the sidewall of the word line; And selectively removing a portion of the spacer nitride film and the buffer oxide film positioned in the cell region to form a second spacer on the sidewall of the word line, thereby adjusting the SiH 4 / NH 3 gas ratio of the single chamber LPCVD nitride film. Therefore, the thickness of the nitride film in the cell area and the cell surrounding area can be changed to simplify the process and improve productivity.
Description
본 발명은 반도체소자의 라인스페이서 형성방법에 관한 것으로서, 보다 상세하게는 단일챔버 LPCVD 질화막의 SiH4/NH3 가스비율을 조정하여 셀지역과 셀주변지역의 질화막의 두께를 다르게 하여 공정단순화 및 생산성 향상을 기할 수 있는 반도체소자의 라인스페이서 형성방법에 관한 것이다.The present invention relates to a method for forming a line spacer of a semiconductor device, and more particularly, by adjusting the SiH 4 / NH 3 gas ratio of a single chamber LPCVD nitride film to vary the thickness of the nitride film in the cell region and the cell surrounding region to simplify the process and productivity. The present invention relates to a method for forming a line spacer of a semiconductor device capable of improving.
워드라인 스페이서는 디바이스의 축소로 인한 라인간 폭 감소 및 임플란트공정의 구조변경에 따라 셀지역보다 셀주변지역의 스페이서 박막의 두께를 적용할 필요가 있다.Word line spacers need to be applied with the thickness of the spacer thin film around the cell area rather than the cell area due to the reduction in the width between lines due to the reduction of the device and the structural change of the implant process.
이렇게 셀지역보다 셀주변지역의 스페이서박막의 두께를 두껍게 적용한 종래기술에 대해 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.The prior art in which the thickness of the spacer thin film in the cell surrounding area is thicker than the cell area will be described below with reference to FIGS. 1A to 1C.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 워드라인 스페이서 형성방법을 설명하기 위한 공정단면도이다.1A to 1C are cross-sectional views illustrating a method of forming a word line spacer of a semiconductor device according to the related art.
종래기술에 따른 반도체소자의 워드라인 스페이서 형성방법은, 도 1a에 도시된 바와같이, 셀지역(A)과 셀주변지역(B)으로 분할된 반도체기판(11)상에 게이트산화물질층과 워드라인용 도전물질층 및 배리어막 그리고 하드마스크용 질화막을 순차적으로 적층한다.In the method of forming a word line spacer of a semiconductor device according to the related art, a gate oxide layer and a word are formed on a semiconductor substrate 11 divided into a cell region A and a cell peripheral region B, as shown in FIG. 1A. A line conductive material layer, a barrier film, and a hard mask nitride film are sequentially stacked.
그다음, 워드라인용 마스크(미도시)를 이용하여 상기 막들을 선택적으로 패터닝하여 게이트산화막(13)과 워드라인(15) 및 배리어막패턴(17) 그리고 하드마스크막패턴(19)을 형성한다.Next, the layers are selectively patterned using a mask for a word line to form a gate oxide layer 13, a word line 15, a barrier layer pattern 17, and a hard mask layer pattern 19.
이어서, 상기 전체 구조의 상면에 버퍼산화막(21)과 스페이서질화막(23) 및 HTO산화막(25)을 순차적으로 형성한다.Subsequently, the buffer oxide film 21, the spacer nitride film 23, and the HTO oxide film 25 are sequentially formed on the upper surface of the entire structure.
그다음, 상기 셀지역(A)에 위치하는 HTO산화막(25)상에 제1레지스트막패턴(미도시)을 형성한후 셀주변지역(B)에 해당하는 버퍼산화막(21)과 스페이서질화막(23) 및 HTO산화막(25)을 이방성식각하여 워드라인스페이서구조(27)를 형성한다.Next, after forming a first resist film pattern (not shown) on the HTO oxide film 25 positioned in the cell region A, the buffer oxide film 21 and the spacer nitride film 23 corresponding to the cell peripheral region B are formed. ) And the HTO oxide film 25 is anisotropically etched to form a word line spacer structure 27.
이어서, 도 1b에 도시된 바와같이, 상기 제1레지스트막패턴(미도시)을 제거한후 다시 셀주변지역(B)에 위치하는 구조상에 제2레지스트막패턴(29)을 형성한후 이를 마스크로 상기 셀지역에 위치하는 HTO산화막(25)을 제거하기 위하여 케미칼로 습식세정공정을 실시한다. 이때, 상기 스페이서질화막(23)은 산화막 에천트에 대한 배리어역할을 한다. Subsequently, as shown in FIG. 1B, after the first resist film pattern (not shown) is removed, the second resist film pattern 29 is formed on the structure located in the cell peripheral region B, and then the mask is formed as a mask. In order to remove the HTO oxide film 25 located in the cell region, a wet cleaning process is performed with chemicals. In this case, the spacer nitride layer 23 serves as a barrier to the oxide etchant.
그다음, 도 1c에 도시된 바와같이, 상기 제2레지스트막패턴(29)을 제거한후 전체 구조의 상면에 셀스페이서질화막(31)을 형성하고, 이어 전체 구조의 상면에 층간절연막으로 사용하기 위한 BPSG 박막(33)을 두껍게 증착한다. 이때, 상기 셀스페이서질화막(31)은 셀지역과 셀주변지역의 스페이서 질화막이면서 후속 콘택공정에서 자기정렬콘택(self-align contact) 역할을 한다.Next, as shown in FIG. 1C, after removing the second resist film pattern 29, a cell spacer nitride film 31 is formed on the upper surface of the entire structure, and then a BPSG for use as an interlayer insulating layer on the upper surface of the entire structure. The thin film 33 is thickly deposited. In this case, the cell spacer nitride layer 31 is a spacer nitride layer in the cell region and the cell surrounding region and serves as a self-aligned contact in a subsequent contact process.
그러나, 상기 종래기술에 의하면, 셀지역보다 셀주변지역의 스페이서 박막의 두께를 두껍게 적용하기 위하여 도 1a에서와 같이 여러 층의 스페이서박막을 증착하고 셀지역은 증착과 제거공정이 필요하여 공정이 복잡해지고, 공정수가 많아 생산성이 떨어지는 문제가 있다. 특히, 스페이서박막으로 게이트버퍼산화막, 스페이서질화막, HTO산화막, 셀스페이서질화막의 4층의 박막이 필요하고, 셀지역의 게이트스페이서 HTO산화막을 제거하기 위하여 마스크패턴공정, 습식세정공정 및 레지스트제거공정이 추가되어야 하는 문제가 있다.However, according to the related art, in order to apply a thicker thickness of the spacer thin film around the cell than the cell area, as shown in FIG. 1A, a plurality of spacer thin films are deposited, and the cell area requires a deposition and removal process, which is complicated. There is a problem that the productivity is low, a lot of process number. In particular, four layers of gate buffer oxide film, spacer nitride film, HTO oxide film, and cell spacer nitride film are needed as the spacer thin film, and the mask pattern process, the wet cleaning process, and the resist removal process are performed to remove the gate spacer HTO oxide film in the cell region. There is a problem that needs to be added.
기존의 퍼니스타입의 질화막은 셀지역(A)과 셀주변부(B)의 두께 차이가 거의 없으며, PECVD 타입은 스텝 커버리지가 약 40% 이하라서 적용할 수가 없기 때문에 기존 스페이서공정은 복잡한 공정으로 진행해야 한다.Conventional furnace type nitride film has little difference in thickness between cell area (A) and cell periphery (B), and PECVD type cannot be applied because the step coverage is about 40% or less. do.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 단일챔버 LPCVD 질화막의 SiH4/NH3 가스비율을 조정하여 셀지역과 셀주변지역의 질화막의 두께를 다르게 하여 공정단순화 및 생산성 향상을 기할 수 있는 반도체소자의 라인스페이서 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems of the prior art, by adjusting the SiH 4 / NH 3 gas ratio of the single-chamber LPCVD nitride film by varying the thickness of the nitride film in the cell area and the cell surrounding area to simplify the process and productivity It is an object of the present invention to provide a method for forming a line spacer of a semiconductor device capable of improving.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 라인스페이서 형성방법은, 셀지역과 셀주변지역으로 분할된 반도체기판상에 워드라인을 형성하는 단계; 상기 워드라인을 포함한 전체 구조의 상면에 버퍼산화막을 형성하는 단계; 상기 셀지역과 셀주변지역이 서로 다른 두께를 갖도록 상기 버퍼산화막상에 스페이서질화막을 형성하는 단계; 상기 셀주변지역에 위치하는 스페이서질화막과 버퍼산화막 부분을 선택적으로 제거하여 상기 워드라인측벽에 제1스페이서를 형성하는 단계; 및 상기 셀지역에 위치하는 스페이서질화막과 버퍼산화막 부분을 선택적으로 제거하여 상기 워드라인측벽에 제2스페이서를 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.According to an aspect of the present invention, there is provided a method of forming a line spacer of a semiconductor device, the method including: forming a word line on a semiconductor substrate divided into a cell region and a cell peripheral region; Forming a buffer oxide film on an upper surface of the entire structure including the word line; Forming a spacer nitride film on the buffer oxide film so that the cell region and the cell surrounding region have different thicknesses; Selectively removing a portion of the spacer nitride layer and the buffer oxide layer positioned around the cell to form a first spacer on the sidewall of the word line; And selectively removing a portion of the spacer nitride film and the buffer oxide film positioned in the cell region to form a second spacer on the sidewall of the word line.
삭제delete
삭제delete
삭제delete
삭제delete
(실시예)(Example)
이하, 본 발명에 따른 반도체소자의 라인스페이서 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, a method of forming a line spacer of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명에 따른 반도체소자의 라인스페이서 형성방법을 설명하기 위한 공정단면도이다.2A through 2E are cross-sectional views illustrating a method of forming a line spacer of a semiconductor device according to the present invention.
도 3은 본 발명에 따른 라인스페이서 형성방법에 있어서, SiH4/NH3 가스비율 에 따른 셀지역과 셀주변지역간 두께비 및 스텝커버리지를 나타낸 그래프이다.3 is a graph illustrating a thickness ratio and step coverage between a cell region and a cell surrounding region according to a SiH 4 / NH 3 gas ratio in the method of forming a line spacer according to the present invention.
본 발명에 따른 반도체소자의 라인스페이서 형성방법은, 도 2a에 도시된 바와같이, 셀지역(A)과 셀주변지역(B)으로 분할된 반도체기판(41)상에 게이트산화물질층과 워드라인용 도전물질층을 순차적으로 적층한후 워드라인용 마스크(미도시)를 이용하여 상기 막들을 선택적으로 패터닝하여 게이트산화막(43)과 워드라인(45)을 형성한다. 여기서, 본 발명에서는 워드라인에 대해서만 설명하고 있지만 워드라인이외에도 비트라인 또는 다른 금속배선 형성시에도 적용가능하다.In the method of forming a line spacer of a semiconductor device according to the present invention, as shown in FIG. 2A, a gate oxide layer and a word line are formed on a semiconductor substrate 41 divided into a cell region A and a cell peripheral region B. FIG. After the conductive material layers are sequentially stacked, the gate oxide layer 43 and the word line 45 are formed by selectively patterning the layers using a word line mask (not shown). Here, although only the word line is described in the present invention, it is applicable to forming a bit line or another metal wiring in addition to the word line.
이어서, 도 2b에 도시된 바와같이, 상기 전체 구조의 상면에 버퍼산화막(47)을 증착한다. 이때, 상기 버퍼산화막(47)으로는 TEOS, HTO, USG 등의 일반적으로 알려진 산화막을 사용한다.Subsequently, as shown in FIG. 2B, a buffer oxide film 47 is deposited on the upper surface of the entire structure. At this time, the buffer oxide film 47 is a commonly known oxide film such as TEOS, HTO, USG.
그다음, 도 2c에 도시된 바와같이, 상기 버퍼산화막(47)상에 게이트스페이서질화막(49)을 증착한다. 이때, 상기 게이트스페이서질화막(49) 증착시에 증착두께를 셀지역(A)보다 셀주변지역(B)의 증착두께를 두껍게 증착하기 위하여 단일챔버 타입에서 550∼800℃ 온도와 1∼400 Torr 압력하의 LPCVD방법으로 증착한다. 이때, 가장 중요한 변수는 증착소스인 NH3/SiH4의 가스비율을 조정하므로써 단일챔버타입에서는 도 3에서와 같이 셀지역(A)과 셀주변지역(B)간 두께차이를 조절할 수 있으며, 스페이서박막에서 요구되는 약 70% 이상의 스텝커버리지까지 만족하는 가스유량 구간의 조절이 가능하다. 또한, 상기 증착소인 NH3/SiH4 에서 SiH4 대신에 Si2H6를 사용할 수도 있다.Next, as shown in FIG. 2C, a gate spacer nitride film 49 is deposited on the buffer oxide film 47. At this time, the deposition thickness of the gate spacer nitride film 49 is 550 to 800 ° C. temperature and 1 to 400 Torr pressure in a single chamber type in order to deposit the deposition thickness of the cell surrounding area (B) thicker than the cell area (A). Deposition by LPCVD method. At this time, the most important parameter is to adjust the gas ratio of the deposition source NH 3 / SiH 4 in the single chamber type, as shown in Figure 3 can adjust the thickness difference between the cell area (A) and the cell surrounding area (B), spacer It is possible to adjust the gas flow rate section to satisfy the step coverage of about 70% or more required in the thin film. It is also possible to use a Si 2 H 6 in SiH 4 in place of the deposition stamp NH 3 / SiH 4.
디바이스마다 차이는 있으나, 셀주변부(B)의 두께 증가율, 즉, 셀주변부(B)에서의 게이트스페이서질화막(49)의 증착두께가 셀지역(A)에서의 그것 보다 150% 이상, 바람직하게, 150∼300%가 되도록 하고, 스텝커버리지의 약 70% 이상을 동시에 만족하는 조건은 SiH4 : NH3 = 30 : 1 ∼ 150 : 1 구간이다.Although there is a difference in each device, the thickness increase rate of the cell peripheral portion B, that is, the deposition thickness of the gate spacer nitride film 49 at the cell peripheral portion B is 150% or more than that in the cell region A, preferably, The conditions for satisfying 150% to 300% and satisfying at least about 70% of the step coverage are SiH 4 : NH 3 = 30: 1 to 150: 1 section.
이어서, 도 2d에 도시된 바와같이, 상기 셀주변지역(B)에 P+ 및 N+ 이온 임플란트를 진행하기 위해, 먼저 상기 셀지역(A)에 위치하는 게이트스페이서질화막 (49)상에 제1레지스트막패턴(미도시)을 형성한후 셀주변지역(B)에 해당하는 게이트스페이서질화막(49)과 버퍼산화막(47)을 이방성 식각하여 워드라인(45)측면에 제1 워드라인스페이서(51)를 형성한다.Subsequently, as shown in FIG. 2D, a first resist film is first formed on the gate spacer nitride film 49 located in the cell region A in order to perform P + and N + ion implants in the cell peripheral region B. FIG. After the pattern (not shown) is formed, the gate spacer nitride 49 and the buffer oxide layer 47 corresponding to the cell peripheral region B are anisotropically etched to form the first word liner 51 on the side of the word line 45. Form.
그다음, 상기 셀주변지역(B)아래의 반도체기판(41)에 P+ 및 N+ 이온 임플란트공정을 진행한다.Then, P + and N + ion implant processes are performed on the semiconductor substrate 41 under the cell peripheral region B.
이어서, 도면에는 도시하지 않았지만, 상기 제1레지스트막패턴(미도시)을 제거한후 다시 셀주변지역(B)에 위치하는 전체 구조상에 제2레지스트막패턴(미도시)을 형성한다.Subsequently, although not shown in the drawing, the second resist film pattern (not shown) is formed on the entire structure of the cell surrounding area B after removing the first resist film pattern (not shown).
이어서, 도 2e에 도시된 바와같이, 상기 제2레지스트막패턴(미도시)을 마스크로 상기 셀지역(A)에 위치하는 게이트스페이서질화막(49)과 버퍼산화막(47)을 이방성식각하여 제2 워드라인스페이서(53)를 형성한다. 이때, 상기 셀지역(A)의 게이트스페이서질화막(49)부분은 후속 콘택 형성시에 질화막 자기정렬 콘택공정에 의해 워드라인 스페이서가 형성되면서 활성영역의 질화막이 제거된다.Subsequently, as shown in FIG. 2E, the gate spacer nitride film 49 and the buffer oxide film 47 positioned in the cell region A are anisotropically etched using the second resist film pattern (not shown) as a mask. The word liner 53 is formed. In this case, the gate spacer nitride layer 49 of the cell region A is formed of a word line spacer by a nitride layer self-aligning contact process during subsequent contact formation, thereby removing the nitride layer of the active region.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 라인스페이서 형성방법에 의하면, 단일 챔버 LPCVD 질화막의 SiH4/NH3 가스비율을 조정하여 셀지역과 셀주변지역의 질화막의 두께를 다르게 증착하므로써 공정을 단순화시킬 수 있어 생산성을 향상시킬 수 있다.As described above, according to the method for forming the line spacer of the semiconductor device according to the present invention, the SiH 4 / NH 3 gas ratio of the single chamber LPCVD nitride film is adjusted to deposit the thickness of the nitride film in the cell region and the cell surrounding region differently. Can be simplified to improve productivity.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.On the other hand, the present invention is not limited to the above-described specific preferred embodiments, and various changes can be made by those skilled in the art without departing from the gist of the invention claimed in the claims. will be.
도 1a 및 도 1c는 종래기술에 따른 반도체소자의 라인스페이서 형성방법을 설명하기 위한 공정단면도,1A and 1C are cross-sectional views illustrating a method of forming a line spacer of a semiconductor device according to the prior art;
도 2a 및 도 2e는 본 발명에 따른 반도체소자의 라인스페이서 형성방법을 설명하기 위한 공정별 단면도.2A and 2E are cross-sectional views of processes for explaining a method of forming a line spacer of a semiconductor device according to the present invention.
도 3은 본 발명에 따른 라인스페이서 형성방법에 있어서, SiH4/NH3 가스비율 에 따른 셀지역과 셀주변지역간 두께비 및 스텝커버리지를 나타낸 그래프.3 is a graph showing a thickness ratio and step coverage between a cell region and a cell surrounding region according to a SiH 4 / NH 3 gas ratio in the method of forming a line spacer according to the present invention.
[도면부호의설명][Description of Drawing Reference]
41 : 반도체기판 43 : 게이트산화막41 semiconductor substrate 43 gate oxide film
45 : 워드라인 47 : 버퍼산화막45 word line 47 buffer oxide film
49 : 스페이서질화막 51 : 제1워드라인스페이서49 spacer nitride film 51 first word liner
53 : 제2워드라인스페이서53: second word liner
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0042915A KR100505424B1 (en) | 2003-06-28 | 2003-06-28 | Method for forming line spacer of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0042915A KR100505424B1 (en) | 2003-06-28 | 2003-06-28 | Method for forming line spacer of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050001913A KR20050001913A (en) | 2005-01-07 |
| KR100505424B1 true KR100505424B1 (en) | 2005-08-05 |
Family
ID=37217501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0042915A KR100505424B1 (en) | 2003-06-28 | 2003-06-28 | Method for forming line spacer of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100505424B1 (en) |
-
2003
- 2003-06-28 KR KR10-2003-0042915A patent/KR100505424B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050001913A (en) | 2005-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7575990B2 (en) | Method of forming self-aligned contacts and local interconnects | |
| US6803313B2 (en) | Method for forming a hardmask employing multiple independently formed layers of a pecvd material to reduce pinholes | |
| US7057237B2 (en) | Method for forming devices with multiple spacer widths | |
| US7981803B2 (en) | Method of forming micro pattern of semiconductor device | |
| KR20030093575A (en) | Method for fabricating capacitor using high selectivity nitride | |
| KR100948294B1 (en) | Method for manufacturing in Semiconductor device | |
| KR100505424B1 (en) | Method for forming line spacer of semiconductor device | |
| JPH11121621A (en) | Method of forming self-aligned contact hole | |
| US20010034136A1 (en) | Method for improving contact resistance of silicide layer in a semiconductor device | |
| US6190956B1 (en) | Forming a capacitor structure of a semiconductor | |
| KR100780607B1 (en) | Method for fabricating semiconductor device | |
| CN102468168A (en) | Method for forming metal oxide semiconductor (MOS) transistor | |
| KR100680962B1 (en) | Method for forming capacitor of semiconductor device | |
| KR20080002548A (en) | Method of manufacturing semiconductor device prevented abnormal oxidation of metal electrode | |
| KR100487643B1 (en) | Method for planarization plug of semiconductor device | |
| KR100783636B1 (en) | Method for forming contact of semiconductor device | |
| KR100587056B1 (en) | Method for forming contact hole of semiconductor device | |
| KR100641501B1 (en) | Method for forming a metal line of semiconductor device | |
| US7589006B2 (en) | Method for manufacturing semiconductor device | |
| KR20020036127A (en) | method for forming contact plug of semiconductor device | |
| KR100431989B1 (en) | Method for forming the gate electrode in semiconductor device | |
| KR100237021B1 (en) | Forming method of capacitor lower electrode of semiconductor device | |
| KR100940267B1 (en) | Method for forming electrode of semiconductor device | |
| KR20030001602A (en) | A method of gap-fill in semiconductor device | |
| KR20050012988A (en) | Method for forming gate of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |