KR100498436B1 - Method for manufacturing trench-isolated FET devices - Google Patents
Method for manufacturing trench-isolated FET devices Download PDFInfo
- Publication number
- KR100498436B1 KR100498436B1 KR10-1998-0040275A KR19980040275A KR100498436B1 KR 100498436 B1 KR100498436 B1 KR 100498436B1 KR 19980040275 A KR19980040275 A KR 19980040275A KR 100498436 B1 KR100498436 B1 KR 100498436B1
- Authority
- KR
- South Korea
- Prior art keywords
- spacer
- trench
- semiconductor substrate
- forming
- sidewall
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title description 2
- 125000006850 spacer group Chemical group 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 239000012535 impurity Substances 0.000 claims abstract description 27
- 230000005669 field effect Effects 0.000 claims abstract description 22
- 238000005530 etching Methods 0.000 claims abstract description 16
- 238000005468 ion implantation Methods 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 18
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- 238000001039 wet etching Methods 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Engineering (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명의 전계 효과 트래지스터 소자의 트랜치의 측벽 이온 주입 방법은 반도체 기판 상에 물질막 패턴을 형성하여 상기 반도체 기판의 표면을 노출시키는 단계와, 상기 물질막 패턴의 일측벽에 제1 스페이서와 상기 제1 스페이서의 일측벽에 상기 제1 스페이서와 식각선택비가 큰 제2 스페이서를 형성하는 단계와, 상기 제2 스페이서에 얼라인되게 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계와, 상기 제2 스페이서를 제거하여 상기 트랜치 근방의 반도체 기판 표면을 노출시키는 단계와, 상기 제2 스페이서가 제거된 반도체 기판의 전면에 불순물을 이온주입하여 상기 트랜치의 양측벽에 측벽 불순물 도핑 영역을 형성하는 단계를 포함한다. 이에 따라, 본 발명은 트랜치 근방의 불순물이 도핑되는 영역 상부가 노출됨에 따라 수직하게 이온주입을 할 수 있고 제2 스페이서의 하부 면적을 미세하게 조절함으로써 측벽 불순물 도핑 영역의 미세한 조절이 가능하다. According to an aspect of the present invention, a method of implanting sidewalls of a trench of a field effect transistor device may include forming a material layer pattern on a semiconductor substrate to expose a surface of the semiconductor substrate; Forming a second spacer having a high etching selectivity with the first spacer on one side wall of the first spacer, forming a trench by etching the semiconductor substrate to be aligned with the second spacer, and forming a trench; Exposing the surface of the semiconductor substrate in the vicinity of the trench by implanting impurities into the front surface of the semiconductor substrate from which the second spacer is removed, and forming sidewall impurity doped regions on both sidewalls of the trench. . Accordingly, according to the present invention, ion implantation can be performed vertically as the upper portion of the doped region near the trench is exposed, and fine adjustment of the sidewall impurity doped region can be performed by finely adjusting the lower area of the second spacer.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터 소자[FET(field effect transistor) device]의 트랜치의 측벽 이온 주입 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of implanting sidewalls of a trench in a field effect transistor device (FET).
트랜치 소자 분리를 사용하는 전계 효과 트랜지스터 소자에서 누설 전류 특성을 향상시키기 위해서 트랜치의 양측벽에 측벽 이온 주입(sidewall implation)을 실시한다. 이러한 측벽 이온 주입을 수행하는 방법은 여러 가지가 있는데, 그중 대표적인 방법들을 설명한다. In field effect transistor devices using trench device isolation, sidewall implation is performed on both sidewalls of the trench to improve leakage current characteristics. There are several ways to perform such sidewall ion implantation, and representative methods thereof will be described.
도 1은 종래의 일예에 따른 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법을 설명하기 위하여 도시한 단면도이다.1 is a cross-sectional view illustrating a method of implanting sidewalls of a trench in a field effect transistor device according to a conventional example.
구체적으로, 트랜치(3)가 형성된 실리콘 기판(3)이 마련되어 있으며, 상기 실리콘 기판(1) 상에는 측벽 이온 주입을 위한 포토레지스트 패턴(5)이 형성되어 있다. 이에 따라, 종래의 트랜치 소자분리된 전계 효과 트랜지스터 소자의 측벽 이온 주입 방법에 의하면, 상기 포토레지스트 패턴(5)이 형성된 실리콘 기판(3)의 전면에 불순물을 이온 주입(7)하여 측벽 불순물 도핑 영역(9)을 형성한다. Specifically, a silicon substrate 3 having a trench 3 formed therein is provided, and a photoresist pattern 5 for sidewall ion implantation is formed on the silicon substrate 1. Accordingly, according to the conventional sidewall ion implantation method of the field effect transistor device separated from the trench device, the sidewall impurity doped region is formed by ion implanting (7) the entire surface of the silicon substrate 3 on which the photoresist pattern 5 is formed. (9) is formed.
그런데, 상기 도 1의 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법은 상기 포토레지스트 패턴(5)을 형성하기 위한 추가적인 포토마스크가 필요하고, 미스 얼라인(mis-align)에 의한 측벽 도핑 불순물 영역(9)의 불균일성이 발생할 수 있다는 단점이 있다. However, the sidewall ion implantation method of the trench of the field effect transistor device of FIG. 1 requires an additional photomask for forming the photoresist pattern 5, and the sidewall doped impurity region due to mis-alignment. There is a disadvantage that the nonuniformity of (9) may occur.
도 2는 종래의 다른 예에 따른 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법을 설명하기 위하여 도시한 단면도이다.2 is a cross-sectional view illustrating a method of implanting sidewalls of a trench in a field effect transistor device according to another example of the related art.
구체적으로, 패드 산화막 패턴(13), 실리콘 질화막 패턴(15) 및 실리콘 산화막 패턴(17)가 실리콘 기판(11) 상에 형성되어 있고, 상기 실리콘 기판(11)에는 트랜치(19)가 형성되어 있다. 이에 따라, 종래의 트랜치 소자분리된 전계 효과 트랜지스터 소자의 측벽 이온 주입 방법은 상기 트랜치(19)가 형성된 실리콘 기판(11)의 전면에 불순물 이온 주입(21)을 경사지게 수행하여 측벽 불순물 도핑 영역(23)을 형성한다. Specifically, the pad oxide film pattern 13, the silicon nitride film pattern 15, and the silicon oxide film pattern 17 are formed on the silicon substrate 11, and the trench 19 is formed in the silicon substrate 11. . Accordingly, in the conventional trench device, the sidewall ion implantation method of the separated field effect transistor device is performed by inclining the impurity ion implantation 21 on the entire surface of the silicon substrate 11 on which the trench 19 is formed. ).
그런데, 상기 도 2의 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법에서는 트랜치(19)가 좁고 깊어짐에 따라 섀도우 효과(shadow effect)와 이온주입 각에 의해 측벽 불순물 도핑 영역(23)이 제한된다는 단점이 있다. However, in the sidewall ion implantation method of the trench of the field effect transistor device of FIG. 2, the sidewall impurity doped region 23 is limited by the shadow effect and ion implantation angle as the trench 19 becomes narrower and deeper. There is this.
따라서, 본 발명이 이루고자 하는 기술적 과제는 추가적인 포토 마스크 없이 상술한 문제점을 해결할 수 있는 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법을 제공하는 데 있다.Accordingly, an aspect of the present invention is to provide a method for implanting sidewalls of a trench in a field effect transistor device capable of solving the above-described problems without an additional photo mask.
상기 기술적 과제를 달성하기 위하여, 본 발명의 전계 효과 트래지스터 소자의 트랜치의 측벽 이온 주입 방법은 반도체 기판 상에 물질막 패턴을 형성하여 상기 반도체 기판의 표면을 노출시키는 단계와, 상기 물질막 패턴의 일측벽에 제1 스페이서와, 상기 제1 스페이서의 일측벽에 상기 제1 스페이서와 식각선택비가 큰 제2 스페이서를 형성하는 단계와, 상기 제2 스페이서에 얼라인되게 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계와, 상기 제2 스페이서를 제거하여 상기 트랜치 근방의 반도체 기판 표면을 노출시키는 단계와, 상기 제2 스페이서가 제거된 반도체 기판의 전면에 불순물을 이온주입하여 상기 트랜치의 양측벽에 측벽 불순물 도핑 영역을 형성하는 단계를 포함하여 이루어진다.In order to achieve the above technical problem, the method of implanting the sidewall ion implantation of the trench of the field effect transistor device of the present invention to form a material film pattern on the semiconductor substrate to expose the surface of the semiconductor substrate, Forming a first spacer on one sidewall and a second spacer having a high etching selectivity on the sidewall of the first spacer, and etching the semiconductor substrate to be aligned with the second spacer. Forming a surface, removing the second spacer to expose a surface of the semiconductor substrate near the trench, and implanting impurities into the entire surface of the semiconductor substrate from which the second spacer is removed to form sidewall impurities on both sidewalls of the trench. Forming a doped region.
상기 물질막 패턴은 패드 산화막 패턴, 실리콘 질화막 패턴 및 실리콘 산화막 패턴이 순차적으로 형성되어 있으며, 상기 제1 스페이서 및 제2 스페이서는 각각 실리콘 산화막 및 실리콘 질화막으로 형성한다. 그리고, 상기 제2 스페이서는 습식식각방법에 의하여 제거한다.In the material layer pattern, a pad oxide layer pattern, a silicon nitride layer pattern, and a silicon oxide layer pattern are sequentially formed, and the first spacer and the second spacer are formed of a silicon oxide layer and a silicon nitride layer, respectively. The second spacer is removed by a wet etching method.
또한, 본 발명의 전계 효과 트래지스터 소자의 트랜치의 측벽 이온 주입 방법은 반도체 기판 상에 실리콘 질화막 패턴 및 실리콘 산화막 패턴을 형성하여 상기 반도체 기판 표면을 노출시키는 단계와, 상기 실리콘 질화막 패턴 및 실리콘 산화막 패턴의 측벽에 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서의 측벽에 상기 제1 스페이서와 식각선택비가 큰 제2 스페이서를 형성하는 단계와, 상기 제2 스페이서, 제1 스페이서 및 실리콘 산화막 패턴을 마스크로 상기 반도체 기판을 식각하여 트랜치를 형성하는 단계와, 상기 제2 스페이서를 제거하여 상기 트랜치 근방의 반도체 기판 표면을 노출시키는 단계와, 상기 제2 스페이서가 제거된 반도체 기판의 전면에 불순물을 이온주입하여 상기 트랜치의 양측벽에 측벽 불순물 도핑 영역을 형성하는 단계를 포함하여 이루어진다. In addition, the method of implanting sidewalls of the trench of the field effect transistor device of the present invention comprises forming a silicon nitride film pattern and a silicon oxide film pattern on a semiconductor substrate to expose the surface of the semiconductor substrate, and the silicon nitride film pattern and silicon oxide film pattern Forming a first spacer on a sidewall of the second spacer; forming a second spacer having a high etch selectivity with the first spacer on the sidewall of the first spacer; and forming the second spacer, the first spacer, and the silicon oxide layer pattern. Etching the semiconductor substrate with a mask to form a trench; removing the second spacer to expose a surface of the semiconductor substrate near the trench; and implanting impurities into the entire surface of the semiconductor substrate from which the second spacer is removed. Implanting to form sidewall impurity doped regions in both sidewalls of the trench It comprise.
상기 제1 스페이서 및 제2 스페이서는 각각 실리콘 산화막 및 실리콘 질화막으로 형성하며, 상기 제2 스페이서는 습식식각방법에 의하여 제거한다.The first spacer and the second spacer are formed of a silicon oxide film and a silicon nitride film, respectively, and the second spacer is removed by a wet etching method.
본 발명은 트랜치 근방의 불순물이 도핑되는 영역 상부가 노출됨에 따라 수직하게 이온주입을 할 수 있고 제2 스페이서의 하부 면적을 미세하게 조절함으로써 측벽 불순물 도핑 영역의 미세한 조절이 가능하다. According to the present invention, ion implantation can be performed vertically as the upper portion of the doped region near the trench is exposed, and fine adjustment of the sidewall impurity doped region can be performed by finely adjusting the lower area of the second spacer.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3 내지 도 7은 본 발명의 제1 실시예에 의하여 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법을 설명하기 위하여 도시한 단면도들이다. 3 to 7 are cross-sectional views illustrating a method of implanting sidewalls of a trench in a field effect transistor device according to a first embodiment of the present invention.
도 3에서, 반도체 기판(31), 예컨대 실리콘 기판 상에 물질막 패턴, 즉 패드 산화막 패턴(33), 실리콘 질화막 패턴(35) 및 실리콘 산화막 패턴(37)을 형성함으로써 반도체 기판(31)의 표면 일부를 노출시킨다. 이어서, 상기 패드 산화막 패턴(33), 실리콘 질화막 패턴(35) 및 실리콘 산화막 패턴(37)이 형성된 결과물 전면에 실리콘 산화막(도시 안함)을 도포한 후 이방성 식각하여 상기 패드 산화막 패턴(33), 실리콘 질화막 패턴(35) 및 실리콘 산화막 패턴(37)의 측벽에 제1 스페이서(39)를 형성한다.In FIG. 3, the surface of the semiconductor substrate 31 is formed by forming a material film pattern, that is, a pad oxide film pattern 33, a silicon nitride film pattern 35, and a silicon oxide film pattern 37 on the semiconductor substrate 31, for example, a silicon substrate. Expose some. Subsequently, a silicon oxide film (not shown) is coated on the entire surface of the resultant product on which the pad oxide pattern 33, the silicon nitride layer pattern 35, and the silicon oxide layer pattern 37 are formed, and then anisotropically etched to form the pad oxide layer pattern 33 and silicon. The first spacers 39 are formed on sidewalls of the nitride film pattern 35 and the silicon oxide film pattern 37.
도 4에서, 상기 제1 스페이서(39)가 형성된 결과물 전면에 상기 제1 스페이서(39)와 식각 선택비가 높은 막으로 실리콘 질화막(41)을 형성한다.In FIG. 4, the silicon nitride layer 41 is formed on the entire surface of the resultant in which the first spacers 39 are formed, using a film having a high etching selectivity with the first spacers 39.
도 5에서, 상기 실리콘 질화막(41)을 에치백 또는 이방성 식각하여 상기 제1 스페이서(39)의 측벽에 제2 스페이서(43)를 형성한다. 상기 제2 스페이서(43)의 크기, 특히 하부 면적은 트랜치 측면에 도핑하고자 하는 불순물 영역에 맞게 형성한다. 이에 따라, 본 발명은 제2 스페이서의 하부 면적을 미세하게 조절함으로써 후에 형성되는 측벽 불순물 도핑 영역의 미세한 조절이 가능하다. In FIG. 5, the silicon nitride layer 41 is etched back or anisotropically etched to form second spacers 43 on sidewalls of the first spacers 39. The size of the second spacer 43, particularly the lower area, is formed to fit the impurity region to be doped in the trench side surface. Accordingly, the present invention enables fine adjustment of the sidewall impurity doped region formed later by finely adjusting the lower area of the second spacer.
도 6에서, 상기 제1 스페이서(39), 제2 스페이서(43) 및 실리콘 산화막 패턴(37)을 마스크로 하여 상기 반도체 기판(31)을 식각함으로써 트랜치(45)를 형성한다. 즉, 상기 제2 스페이서(43)에 얼라인되게 반도체 기판(31)을 식각하여 트랜치(45)를 형성한다. In FIG. 6, the trench 45 is formed by etching the semiconductor substrate 31 using the first spacer 39, the second spacer 43, and the silicon oxide layer pattern 37 as a mask. That is, the trench 45 is formed by etching the semiconductor substrate 31 to be aligned with the second spacer 43.
도 7에서, 제2 스페이서(43)를 제거하여 상기 제2 스페이서(43)를 불순물을 도핑하고자 하는 반도체 기판(31) 표면의 액티브 영역, 즉 트랜치(45) 근방의 반도체 기판(31) 표면을 노출시킨다. 상기 제1 스페이서(39)와 제2 스페이서(43)는 식각 선택비가 높기 때문에 상기 제2 스페이서(43)를 습식식각방법으로 제거할 수 있다. 이렇게 되면, 건식식각에 의하여 발생하는 식각 손상을 없앨 수 있다.In FIG. 7, the second spacer 43 is removed to form an active region of the surface of the semiconductor substrate 31 to be doped with impurities, that is, the surface of the semiconductor substrate 31 near the trench 45. Expose Since the first spacer 39 and the second spacer 43 have high etching selectivity, the second spacer 43 may be removed by a wet etching method. In this case, the etching damage caused by dry etching can be eliminated.
다음에, 제2 스페이서(43)가 제거되고, 트랜치 근방의 반도체 기판(31) 표면이 노출된 결과물 전면에 측벽 이온주입(47)을 실시하여 상기 트랜치(45)의 양측벽에 측벽 불순물 도핑 영역(49)을 형성한다. 이렇게 이중 스페이서를 사용하는 본 발명에서는 제2 스페이서(43)의 하부 면적에 의해 측벽 불순물 도핑 영역(49)의 폭, 깊이 등이 결정되어지기 때문에 제2 스페이서(43)의 도포 두께 및 제2 스페이서(43)의 식각 프로파일을 조절함으로써 측벽 불순물 도핑 영역(49)의 폭, 깊이 등을 조절할 수 있다. 그리고, 트랜치(45) 근방의 반도체 기판(31)이 노출된 결과물 전면에 불순물을 주입함으로써 불순물을 수직하게 이온주입을 할 수 있다. Next, the second spacer 43 is removed, and sidewall ion implantation 47 is performed on the entire surface of the resultant surface of the semiconductor substrate 31 near the trench to expose sidewall impurity doping regions on both sidewalls of the trench 45. Form 49. Thus, in the present invention using the double spacer, the width, depth, and the like of the sidewall impurity doped region 49 are determined by the lower area of the second spacer 43, so that the coating thickness and the second spacer 43 are applied. The width, depth, and the like of the sidewall impurity doped region 49 may be adjusted by adjusting the etching profile of the 43. The impurities may be implanted vertically by implanting impurities into the entire surface of the resultant semiconductor substrate 31 near the trench 45.
도 8은 본 발명의 제2 실시예에 의하여 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법을 설명하기 위하여 도시한 단면도이다. 도 8에서, 도 1 내지 도 7과 동일한 참조번호는 동일한 부재를 나타낸다. FIG. 8 is a cross-sectional view for describing a method of implanting sidewalls of a trench in a field effect transistor device according to a second embodiment of the present invention. In Fig. 8, the same reference numerals as in Figs. 1 to 7 denote the same members.
구체적으로, 본 발명의 제2 실시예에 의한 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법에서는 제1 실시예와 비교하여 반도체 기판을 SOI(silicon-on-insulator) 반도체 기판에 적용한 것을 제외하고는 동일하다. 즉, 본 발명의 제2 실시예에 의한 SOI 반도체 기판은 지지판(51) 상에 매몰 산화막(53) 및 실리콘층(55)이 형성되어 있다. 이렇게 본 발명은 제2 실시예처럼 SOI 반도체 기판을 적용했을 경우, 제2 스페이서(43)이 매몰 산화막(53)과 식각선택비가 크기 때문에 매몰 산화막(53)에 언더컷이 발생하지 않는다. Specifically, in the trench sidewall ion implantation method of the field effect transistor device according to the second embodiment of the present invention, except that the semiconductor substrate is applied to a silicon-on-insulator (SOI) semiconductor substrate in comparison with the first embodiment. same. That is, in the SOI semiconductor substrate according to the second embodiment of the present invention, the buried oxide film 53 and the silicon layer 55 are formed on the support plate 51. As described above, when the SOI semiconductor substrate is applied as in the second embodiment, since the second spacer 43 has a large etching selectivity with the buried oxide film 53, undercut does not occur in the buried oxide film 53.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다. As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible with the conventional knowledge in the art within the technical idea of this invention.
상술한 바와 같이 본 발명의 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법에 의하면, 종래와 같이 별도의 포토마스크없이 측벽 불순물 도핑 영역의 폭, 깊이 등을 결정할 수 있고, 트랜치 근방의 불순물이 도핑되는 영역 상부가 노출됨에 따라 수직하게 이온주입을 할 수 있다. As described above, according to the method of implanting the sidewall ion of the trench of the field effect transistor device of the present invention, the width, depth, etc. of the sidewall impurity doped region can be determined without a separate photomask as in the prior art, and the impurities near the trench are doped. As the upper portion of the region is exposed, ion implantation can be performed vertically.
또한, 본 발명은 제2 스페이서의 하부 면적을 미세하게 조절함으로써 측벽 불순물 도핑 영역의 미세한 조절이 가능하며, 특히 SOI 기판을 채택한 전계 효과 트랜지스터 소자의 경우에서 제2 스페이서가 매몰 산화막과 선택비가 높기 때문에 매몰 산화막의 언더컷 발생을 방지할 수 있다. In addition, the present invention enables fine adjustment of the sidewall impurity doping region by finely adjusting the lower area of the second spacer, and especially in the case of the field effect transistor element employing the SOI substrate, the second spacer has a high selectivity to the buried oxide film. Undercut of the investment oxide film can be prevented.
도 1은 종래의 일예에 따른 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법을 설명하기 위하여 도시한 단면도이다.1 is a cross-sectional view illustrating a method of implanting sidewalls of a trench in a field effect transistor device according to a conventional example.
도 2는 종래의 다른 예에 따른 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법을 설명하기 위하여 도시한 단면도이다.2 is a cross-sectional view illustrating a method of implanting sidewalls of a trench in a field effect transistor device according to another example of the related art.
도 3 내지 도 7은 본 발명의 제1 실시예에 의하여 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법을 설명하기 위하여 도시한 단면도들이다. 3 to 7 are cross-sectional views illustrating a method of implanting sidewalls of a trench in a field effect transistor device according to a first embodiment of the present invention.
도 8은 본 발명의 제2 실시예에 의하여 전계 효과 트랜지스터 소자의 트랜치의 측벽 이온 주입 방법을 설명하기 위하여 도시한 단면도이다. FIG. 8 is a cross-sectional view for describing a method of implanting sidewalls of a trench in a field effect transistor device according to a second embodiment of the present invention.
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0040275A KR100498436B1 (en) | 1998-09-28 | 1998-09-28 | Method for manufacturing trench-isolated FET devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0040275A KR100498436B1 (en) | 1998-09-28 | 1998-09-28 | Method for manufacturing trench-isolated FET devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000021259A KR20000021259A (en) | 2000-04-25 |
| KR100498436B1 true KR100498436B1 (en) | 2005-09-09 |
Family
ID=19552173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0040275A KR100498436B1 (en) | 1998-09-28 | 1998-09-28 | Method for manufacturing trench-isolated FET devices |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100498436B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116364658B (en) * | 2023-05-31 | 2023-08-01 | 合肥晶合集成电路股份有限公司 | Method for manufacturing semiconductor structure and semiconductor structure |
-
1998
- 1998-09-28 KR KR10-1998-0040275A patent/KR100498436B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000021259A (en) | 2000-04-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4799990A (en) | Method of self-aligning a trench isolation structure to an implanted well region | |
| JP2762976B2 (en) | Method for manufacturing semiconductor device | |
| KR20030058633A (en) | Vertical transistor and method of manufacturing the same | |
| KR20000004553A (en) | Isolating method of semiconductor devices | |
| US5508547A (en) | LDMOS transistor with reduced projective area of source region | |
| JP2960925B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6740574B2 (en) | Methods of forming DRAM assemblies, transistor devices, and openings in substrates | |
| KR100498436B1 (en) | Method for manufacturing trench-isolated FET devices | |
| WO2003044853A3 (en) | Substrate contact in soi and method therefor | |
| US6155537A (en) | Deep submicron MOS transistors with a self-aligned gate electrode | |
| KR100198676B1 (en) | Transistor of semiconductor device and method of manufacturing the same | |
| KR0175041B1 (en) | Trench type isolation method for semiconductor devices | |
| KR20030008666A (en) | MOS transistor and forming method thereof | |
| KR100745924B1 (en) | Method for manufacturing semiconductor device | |
| KR100280539B1 (en) | Semiconductor device manufacturing method | |
| KR20000026363A (en) | Method for doping side wall of trench type isolation layer | |
| JP2754202B2 (en) | Method for manufacturing semiconductor device | |
| KR20010060552A (en) | Method of manufacturing a flash memory device | |
| KR20010073304A (en) | Method for forming fine pattern in semiconductor device | |
| KR970053493A (en) | Semiconductor Device Separation Method | |
| KR100218727B1 (en) | Forming method of contact hole of semiconductor device | |
| KR100223811B1 (en) | Semiconductor device and process for fabricating the same | |
| KR0172832B1 (en) | Method of fabricating semiconductor device | |
| KR960002691A (en) | Semiconductor device and manufacturing method | |
| KR100373710B1 (en) | manufacturing method of shallow trench isolation of semiconductor devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |