KR100495128B1

KR100495128B1 - 도선을 이용한 표면실장형 전기장치

Info

Publication number: KR100495128B1
Application number: KR10-2002-0072108A
Authority: KR
Inventors: 고창모; 최수안; 한준구; 이안나; 이종환; 김주담; 이종호
Original assignee: 엘에스전선 주식회사
Priority date: 2002-11-19
Filing date: 2002-11-19
Publication date: 2005-06-14
Also published as: KR20040043684A

Abstract

인쇄회로기판에 장착되어 회로를 보호하는 기능을 수행하는 도선을 이용한 표면실장형 정온도계수(Positive Temperature Coefficient; PTC) 장치는 제1 및 제2 표면과 상기 제1 및 제2 표면을 연결하는 제1 및 제2 측면을 갖는 박판 저항 소자, 박판 저항 소자에 서로 이격된 위치에 삽입되고 박판 저항 소자의 제1 및 제2 표면으로 일부가 노출된 제1 및 제2 도선, 박판 저항 소자의 제1 표면에 형성되고 제1 도선과 전기적으로 연결된 제1 전극, 박판 저항 소자의 제2 표면에 형성되고 제2 도선과 전기적으로 연결된 제2 전극, 박판 저항 소자의 제1 표면에 형성되고 제2 도선과 전기적으로 연결되며 제1 전극과는 전기적으로 분리된 제1 부가전극, 및 박판 저항 소자의 제2 표면에 형성되고 제1 도선과 전기적으로 연결되며 제2 전극과는 전기적으로 분리된 제2 부가전극을 포함한다. 제1 및 제2 도선은 탄성 물질의 외부에 전도성 금속이 코팅되어 제조된다. 이 전기장치는 비전도성 갭 및 제1 및 제2 전극의 일부에 도포된 제1 및 제2 절연층 및 제1 및 제2 절연층이 도포되지 않은 제1 및 제2 전극의 표면 및 상기 제1 및 제2 부가전극의 표면에 각각 형성된 솔더층을 더 포함할 수 있다.

Description

도선을 이용한 표면실장형 전기장치{SURFACE MOUNTABLE ELECTRIC DEVICE USING ELECTRICAL WIRE}

본 발명은 표면실장형 전기장치에 관한 것으로서, 더욱 상세하게는 인쇄회로기판에 장착되어 회로를 보호하는 기능을 수행하는 도선을 이용한 표면실장형 정온도계수(Positive Temperature Coefficient; PTC) 장치에 관한 것이다.

일반적으로, 결정성 고분자 수지와 전도성 물질의 혼합물로 이루어진 이른바 정온도계수(Positive Temperature Coefficient; PTC) 물질은 그 응용범위가 매우 넓다. PTC 물질은 상온과 같은 낮은 온도에서는 저항이 낮아 전류를 통과시키지만, 주위 온도가 상승하거나 과전류로 인해 물질의 온도가 상승하게 되면 저항이 10³~10⁴배 이상으로 증가되어 전류를 차단하는 기능을 갖는다.

이러한 PTC 물질은 금속전극과 연결되어 다양한 형태의 전기장치로 응용될 수 있으며, 주로 전기 회로에서 과전류 차단 및 회로 보호용으로 사용된다. 이러한 PTC 장치는 주로 인쇄회로기판(Printed Circuit Board; PCB) 위에 장착되는데, PCB 기판의 부품들에 의해 형상의 제약을 많이 받게 된다. 최근에는 회로 디자인이 고집적화되면서 기판 실장형 부품의 경박단소화에 대한 요구가 증대되고 있다. 이에 부응하기 위해 지금까지 PTC 장치에 대한 많은 기술이 제시되어 왔다.

PTC 장치에 관련된 제조 기술로는, 예로 들면, 미국특허 제5,699,607호, 제5,831,510호, 제5,852,397호, 제5,864,281호, 제5,884,391호, 제5,900,800호, 제5,907,272호, 제6,020,808호, 제6,023,403호, 제6,124,781호, 제6,157,289호, 제6,172,591호, 제6,188,308호, 제6,211,771호, 제6,223,423호, 제6,242,997호, 제6,292,088호, 제6,297,722호, 제6,348,851호, 제6,377,467호, 제6,380,839호, 등이 있다.

이러한 제조 공정 기술들은 대부분 인쇄회로기판가공 기술을 바탕으로 하고 있으며, PTC 특성을 가지는 기본소자의 상하부 전극을 연결하는 방식에 따라서 서로 구별된다. 위에 열거된 목록 중 대표적인 몇 특허에 대하여 설명하면 다음과 같다.

먼저, 미국특허 제5,831,510호와 제5,852,397호는 PTC 물질의 양면에 금속박이 접착된 판상 형태의 PTC 소자에 구멍(Hole)을 뚫고 구멍 내부를 포함한 PTC 소자의 전체표면에 동도금을 하여 상하 전극을 연결시킨 후, 구멍 근처에서 전극을 에칭하여 양극으로 분리하도록 구성된다. 이 공정은 인쇄회로기판분야의 일반적인 기판제조공정을 차용한 것이다.

미국특허 제5,884,391호는 PTC 소자 시트에 구멍 대신 긴 슬릿을 형성하고, 이 슬릿의 단면을 포함한 시트의 전체표면에 동도금을 하여 상하 전극을 연결시키도록 구성된다. 또한, 동도금된 상하 전극이 에칭으로 양극이 분리되고, 솔더 저항체(Solder resist)가 도포된 후, 양단면이 솔더도금(Solder plating)으로 둘러싼 형태를 가진다.

미국특허 제5,699,607호와 제5,900,800호는 PTC 시트에 긴 슬릿을 내고, 이 슬릿 단면을 포함한 시트의 전면표면에 솔더도금을 도포한 후, 상하부 일부분에 갭(gap)을 주어 전극면이 드러나게 하고, 양단면을 둘러싸도록 동도금을 한다. 이 방법은 전극을 에칭하지 않고 먼저 도포된 솔더도금의 일부를 제거하여 그 위에 도금된 동이 전극에 접촉할 수 있게 하였다.

이와 같은 종래의 다양한 PTC 장치 중 한 예가 도 1에 도시되어 있다. 도 1에 도시된 예는 특히 미국특허 제5,831,510호와 제5,852,397호에 제시된 것과 유사한 형태이다.

도 1을 참조하면, 종래의 PTC 장치(1)는 박판 저항 성분(2)의 상하 표면에 각각 전극(3)을 형성하고, 상하 표면의 전극(3)을 연결하는 도금층(4)을 형성한 후, 전극(3)과 도금층(4)의 일부를 제거하여 비전도성 갭(5)을 형성하고, 비전도성 갭(5) 및 도금층(4)의 표면 일부에 절연물(6)을 코팅하고, 절연물(6)이 코팅하지 않은 영역에 추가적인 도금층(7)을 형성하도록 구성되어 있다.

상술한 바와 같은 표면실장형 PTC 장치는 공통적으로 넓은 시트에 슬릿 또는 구멍을 형성하여, 이 슬릿 또는 구멍을 통해 전도층을 형성하여 상하 전극을 연결한다는 공통점을 가지고 있다. 즉, 지금까지 상하전극을 연결하기 위해 슬릿 또는 구멍을 형성하는 것은 필수적인 것으로 여겨졌으며, 어느 누구도 다른 대안을 제시하지는 못하는 실정이다. 그러나, 시트 내에 미세한 구멍 또는 슬릿을 형성하는 공정은 매우 높은 기술력을 필요로 하며, 좁은 영역 내에 균일한 전도층을 형성하는 과정에서 불량발생률이 높다. 특히, 이와 같이 좁은 영역에 형성된 전도층은 PTC 장치의 설치과정에서 충격 또는 눌림 등에 의해 파손될 우려가 많다.

또한, PTC 장치는 PTC 조성물의 온도에 따라서 수축과 팽창을 반복하게 되는데, 이 과정에서 PTC 조성물에 형성된 매우 얇은 전도층, 특히 조성물의 측면을 감싸는 전도층이 손상을 입을 수 있다는 단점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창안된 것으로서, 도선을 이용해 상하 전극을 연결함으로서 외부의 충격이나 압력에 대해 구조적으로 보다 안정적인 표면실장형 전기장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른 도선을 이용한 표면실장형 전기장치는 제1 및 제2 표면과 상기 제1 및 제2 표면을 연결하는 제1 및 제2 측면을 갖는 박판 저항 소자; 상기 박판 저항 소자에 서로 이격된 위치에 삽입되고 상기 박판 저항 소자의 제1 및 제2 표면으로 일부가 노출된 제1 및 제2 도선; 상기 박판 저항 소자의 제1 표면에 형성되고 상기 제1 도선과 전기적으로 연결된 제1 전극; 상기 박판 저항 소자의 제2 표면에 형성되고 상기 제2 도선과 전기적으로 연결된 제2 전극; 상기 박판 저항 소자의 제1 표면에 형성되고 상기 제2 도선과 전기적으로 연결되며 상기 제1 전극과는 전기적으로 분리된 제1 부가전극; 및 상기 박판 저항 소자의 제2 표면에 형성되고 상기 제1 도선과 전기적으로 연결되며 상기 제2 전극과는 전기적으로 분리된 제2 부가전극을 포함한다.

바람직하게, 상기 제1 및 제2 도선은 탄성 물질의 외부에 전도성 금속이 코팅되어 제조된다.

이러한 구성에서, 상기 제1 도선은 상기 제1 측면과 인접한 곳에 위치하고, 상기 제2 도선은 상기 제2 측면과 인접한 곳에 위치하는 것이 바람직하다.

또한, 다른 대안으로서, 상기 제1 및 제2 도선은 반원형이고, 상기 제1 도선은 상기 제1 측면에 위치하고, 상기 제2 도선은 상기 제2 측면에 위치하는 것도 가능하다.

이때, 상기 제1 전극과 상기 제1 부가전극 또한 상기 제2 전극과 상기 제2 부가전극은 각각 비전도성 갭에 의해 서로 전기적으로 분리되는 것이 바람직하다.

한편, 상기 비전도성 갭 및 상기 제1 및 제2 전극의 일부는 제1 및 제2 절연층으로 도포되고, 상기 제1 및 제2 절연층이 도포되지 않은 제1 및 제2 전극의 표면 및 상기 제1 및 제2 부가전극의 표면에는 각각 솔더층이 형성되도록 구현하는 것도 바람직하다.

이때, 상기 절연층은 좌우 및 상하 방향으로 대칭구조를 갖는 것이 바람직하다.

이와 같은 전기장치에 사용된 상기 박판 저항 소자는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 갖는 전도성 중합체인 것이 바람직하다.

이하 첨부된 도면을 참조로 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

도 2 및 도 3은 본 발명의 제1 실시예에 따른 표면실장형 전기장치의 구성을 보여주는 단면도 및 측면도이다. 도면을 참조하면, 본 발명의 표면실장형 전기장치(10)는 박판 저항 소자(20)를 구비하며, 박판 저항 소자(20)는 서로 마주보는 제1 표면(22)과 제2 표면(24) 및 상기 제1 및 제2 표면(22, 24)과 연결되는 제1 측면(26) 및 제2 측면(28)을 구비한다.

박판 저항 소자(20)는 바람직하게는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 가진다. 또한 바람직하게, 이러한 박판 저항 소자(20)는 결정성 고분자 수지와 전도성 물질의 혼합물로 구성된 전도성 중합체로 이루어진다. 전도성 물질로는 카본 블랙, 금속 입자 또는 금속 파우더 등이 사용 가능하다.

상술한 박판 저항 소자(20) 내에는 한 쌍의 도선(30, 35)이 삽입된다. 도선(30, 35)은 전도성 금속으로만 형성될 수도 있다. 도선(30, 35)이 전도성 금속으로만 형성된 경우는 도 4에 도시되었다. 그러나 보다 바람직하게는, 도 5에 도시된 것처럼, 도선(30, 35)은 탄성 물질(32)에 전도성 금속(34)을 코팅한 것을 사용한다. 탄성 물질(32)은 전도체와 부도체가 모두 사용 가능하며, 고무와 같이 탄성이 뛰어난 것을 사용하는 것이 바람직하다. 또한, 탄성 물질(32)에 코팅되는 전도성 금속(34)으로는 다양한 금속이 사용 가능하며, 특히 구리(Cu)를 사용하는 것이 바람직하다. 이와 같이 탄성 물질(32)과 전도성 금속(34)으로 이루어진 도선(30, 35)은 자체적으로 탄성을 지니기 때문에, 박판 저항 소자(20)가 구부러지거나 휠 때 박판 저항 소자(20)의 변형에 의해 파손되는 것을 방지할 수 있다. 또한, 박판 저항 소자(20)에 충격이 가해지더라도 탄성 물질(32)이 완충작용을 하기 때문에 고장발생률을 낮출 수 있다. 또한, 각 도선(30, 35)은 내부에 위치한 탄성 물질(32)에 의해서 전도성 금속(34)이 타원 형태로 후술되는 각 전극(40, 42, 50, 52)과 접촉하게 되며, 이로써 도선(30, 35)과 전극(40, 42, 50, 52) 사이의 접촉면적이 넓어져 단락률을 낮출 수 있게 된다.

다시 도 2를 참조하면, 본 실시예에서 도선(30, 35)은 박판 저항 소자(20)의 제1 측면(26)과 제2 측면(28)에 인접한 곳에 각각 설치된다. 도면에서, 제1 도선(30)은 제1 측면(26)에 인접한 곳에 삽입되었으며, 제2 도선(35)은 제2 측면(28)에 인접한 곳에 삽입된 것으로 도시되었다. 또한, 제1 및 제2 도선(30, 35)은 각각 제1 및 제2 표면(32, 34)으로 일부가 노출되어 있어야 한다.

박판 저항 소자(20)의 제1 표면(22)에는 제1 전극(40)이 적층된다. 제1 전극(40)은 제1 도선(30)과 서로 전기적으로 연결되며, 제1 측면(26)에서부터 제2 측면(28)을 향해 연장된다. 그러나, 제1 전극(40)은 제2 도선(35)이 노출된 위치에는 형성되지 않아 제2 도선(35)과는 서로 전기적으로 연결되지 않는다.

박판 저항 소자(20)의 제1 표면(22)에는 또한 제1 부가전극(42)이 형성된다. 제1 부가전극(42)은 제1 전극(40)이 형성되지 않은 부위에 형성되며, 제2 도선(35)과 서로 전기적으로 연결된다. 제1 전극(40)과 제1 부가전극(42)은 제1 비전도성 갭(44)에 의해 서로 전기적으로 분리된다.

박판 저항 소자(20)의 제2 표면(24)에는 제2 전극(50)이 적층된다. 제2 전극(50)은 제2 도선(35)과 전기적으로 연결되며, 제2 측면(28)으로부터 제1 측면(26)을 향해 연장된다. 그러나, 제2 전극(50)은 제1 도선(30)이 노출된 위치에는 형성되지 않아 제1 도선(30)과는 전기적으로 연결되지 않는다.

박판 저항 소자(20)의 제2 표면(24)에는 또한 제2 부가전극(52)이 형성된다. 제2 부가전극(52)은 제2 전극(50)이 형성되지 않은 부위에 형성되며, 제1 도선(30)과 서로 전기적으로 연결된다. 제2 전극(50)과 제2 부가전극(52)은 또한 제2 비전도성 갭(54)에 의해서 서로 전기적으로 분리된다.

이때, 비전도성 갭(44, 54)은 에칭 등의 공정에 의해 형성될 수 있다. 또한, 비전도성 갭(44, 54)의 위치는 각 도선(30, 35)과 인접한 것이 바람직하다. 즉, 제1 비전도성 갭(44)은 제2 전극(35)과 인접한 곳에 형성되고, 제2 비전도성 갭(54)은 제1 전극(30)과 인접한 곳에 형성되는 것이 바람직하다.

본 실시예의 표면실장형 전기장치는 상술한 구성만으로도 PTC 장치로서 기능할 수 있다. 즉, 제1 도선(30)에 의해 서로 전기적으로 연결된 제1 전극(40)과 제2 부가전극(52)이 하나의 단자로서 기능하고, 제2 도선(35)에 의해 서로 전기적으로 연결된 제2 전극(50)과 제1 부가전극(42)이 또 다른 단자로서 기능할 수 있는 것이다. 그러나, 상술한 구성을 보다 보강하기 위해서 추가의 구성을 하는 것도 가능하다. 추가의 구성으로는 절연층 및 솔더층이 사용된다.

제1 절연층(60)은 제1 비전도성 갭(44)과 제1 전극(40)의 일부를 덮도록 도포된다. 제1 절연층(60)은 제1 부가전극(42)의 일부도 덮을 수 있다. 다만, 제1 전극(40)과 제1 부가전극(42)은 적어도 일부가 외부로 노출되어야 한다. 또한, 제2 절연층(62)은 제1 절연층(60)과 유사하게 제2 비전도성 갭(54)과 제2 전극(50)의 일부를 덮도록 도포된다. 이 때에도, 제2 전극(50)과 제2 부가전극(52)은 적어도 일부가 외부로 노출된다.

절연층(60, 62)이 도포되지 않은 영역, 즉 제1 및 제2 전극(40, 50)과 제1 및 제2 부가전극(42, 52)의 노출된 표면에는 솔더층(70, 72, 80, 82)이 형성된다. 솔더층(70, 72, 80, 82)은 좌우 및 상하방향으로 대칭구조를 가지며, PCB의 표면에 실장될 때 단자 역할을 하게 된다.

이와 같이 구성된 표면실장형 전기장치는 솔더층(70, 72, 80, 82)의 대칭구조로 인해 설치 방향을 임의로 결정할 수 있어 사용이 편리하다는 장점이 있다. 또한, 박판 저항 소자(20)에 삽입된 도선(30, 35)이 상하 전극을 서로 연결하는 역할을 하므로, 종래에 수행되던 랩어라운드(wrap-around) 공정이 필요치 않다. 또한, 도선(30, 35)은 박판 저항 소자에 대해서 전극의 역할도 동시에 수행하게 되므로, 유효면적이 넓어지게 된다. 특히, 도선(30, 35)이 원형을 이루기 때문에, 도선에 의해 생성되는 측면의 유효면적은 종래의 랩어라운드 공정에 의한 것보다 대략 1.57배 더 커지게 된다. 또한, 탄성 물질(32)로 만들어진 도선(30, 35)은 외부의 충격이나 압력에 의해서 파손될 우려가 없으며, 온도 변화에 따라 박판 저항 소자(20)가 팽창 및 수축하더라도 도선(30, 35)은 자체적인 탄성에 의해 크게 영향을 받지 않게 된다.

도 5는 본 발명의 제2 실시예에 따른 표면실장형 전기장치를 보여주는 도면이다. 본 실시예에 따른 전기장치(100)는 앞선 실시예와 거의 유사하며, 다만 도선(130, 135)의 형상 및 위치에서 차이점이 있다. 본 실시예에 따른 표면실장형 전기장치(100)를 제1 실시예와의 차이점을 중심으로 설명하면 다음과 같다.

제1 실시예에서는 도선이 대략적으로 원형으로 이루어졌으나, 본 실시예에서는 도 6에 도시된 것처럼 각 도선(130, 135)이 반원형으로 이루어진다. 이와 같은 도선(130, 135)은 일부가 박판 저항 소자(20)의 제1 및 제2 표면(22, 24)으로 각각 노출되어야 한다. 또한, 제1 도선(130)은 박판 저항 소자(20)의 제1 측면(26)에서 내부로 삽입된 형태가 되고, 제2 도선(135)은 제2 측면(28)에서 내부로 삽입된 형태가 된다.

본 실시예에서, 각 도선(130, 135)은 전도성 금속으로만 이루어질 수 있다. 본 실시예에서 도선(130, 135)이 전도성 금속으로만 이루어진 경우의 전기장치는 도 7에 도시되어 있다.

그러나, 보다 바람직하게, 각 도선(130, 135)은 도 8에 도시된 것처럼 반원형의 탄성 물질(132)을 구비하며, 반원형 탄성 물질(132)의 표면에는 전도성 금속(134)이 코팅된다. 전도성 금속(134)은 탄성 물질(132)의 원주면에 코팅되며, 전도성 금속(134)이 코팅된 면이 박판 저항 소자(20)의 내측으로 삽입된다.

제1 도선(130)은 또한 앞선 실시예와 마찬가지로 제1 표면(22)에서 제1 전극(40)과 접촉하고 제2 표면(24)에서 제2 부가전극(52)과 전기적으로 접촉한다. 또한, 제2 도선은(135)은 제1 표면(22)에서 제1 부가전극(42)과 전기적으로 접촉하고 제2 표면(24)에서 제2 전극(50)과 접촉한다.

그 외에 나머지 구성은 앞선 실시예와 동일하며, 앞선 실시예와 동일한 기능을 발휘한다.

이와 같이 구성된 본 실시예에 따른 표면실장형 전기장치는 도선(130, 135)이 박판 저항 소자(20)의 양단부에 형성되기 때문에 박판 저항 소자(20)를 보다 넓게 활용할 수 있으며, 그만큼 유효면적이 넓어지게 된다. 또한, 하나의 전기장치에 사용되는 도선의 양을 절반으로 줄일 수 있어 원료절감이 가능하다.

이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

상술한 바와 같은 본 발명에 따른 도선을 이용한 표면실장형 전기장치는 박판 저항 소자의 내부에 도선을 삽입하여 상하 전극을 연결함으로써, 박판 저항 소자의 측면을 전도층으로 감싸는 랩어라운드(wrap-around) 공정을 배제할 수 있어 효율적이다.

또한, 도선의 원주면이 추가적인 전극으로서 기능하게 되므로, 랩어라운드 공정에 의한 평면형태의 전도층에 비해 보다 넓은 유효면적을 제공할 수 있다.

또한, 도선의 내부를 탄성 물질로 사용하고 그 위에 전도성 금속을 코팅함으로써, 온도 변화에 따라 팽창 및 수축을 반복하는 박판 저항 소자에 의한 악영향을 크게 줄일 수 있다.

또한, 도선을 원형 및 반원형으로 구현할 수 있으며, 반원형 도선을 사용할 경우 보다 넓은 유효면적을 확보할 수 있게 된다.

본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술하는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니된다.

도 1은 종래 기술에 따른 PTC 장치의 한 예를 도시하는 도면.

도 2는 본 발명의 제1 실시예에 따른 표면실장형 전기장치를 도시하는 단면도.

도 3은 도 2의 전기장치를 도시하는 측면도.

도 4는 도 2의 전기장치에서 도선이 전도성 금속으로만 사용된 예를 도시하는 단면도.

도 5는 도 2의 전기장치에 사용된 도선을 도시하는 사시도.

도 6은 본 발명의 제2 실시예에 따른 표면실장형 전기장치를 도시하는 단면도.

도 7은 도 6의 전기장치에서 도선이 전도성 금속으로만 사용된 예를 도시하는 단면도.

도 8은 도 5의 전기장치에 사용된 도선을 도시하는 사시도.

<도면 주요 부분에 대한 부호의 설명>

10,100..표면실장형 전기장치 20..박판 저항 소자

22..제1 표면 24..제2 표면 26..제1 측면

28..제2 측면 30,130..제1 도선 32,132..탄성 물질

34,134..전도성 금속 40..제1 전극 42..제1 부가전극

44..제1 비전도성 갭 50..제2 전극 52..제2 부가전극

54..제2 비전도성 갭 60..제1 절연층 62..제2 절연층

70,72,80,82..솔더층

Claims

제1 및 제2 표면과 상기 제1 및 제2 표면을 연결하는 제1 및 제2 측면을 갖는 박판 저항 소자;

상기 박판 저항 소자에 서로 이격된 위치에 삽입되고 상기 박판 저항 소자의 제1 및 제2 표면으로 일부가 노출된 제1 및 제2 도선;

상기 박판 저항 소자의 제1 표면에 형성되고 상기 제1 도선과 전기적으로 연결된 제1 전극;

상기 박판 저항 소자의 제2 표면에 형성되고 상기 제2 도선과 전기적으로 연결된 제2 전극;

상기 박판 저항 소자의 제1 표면에 형성되고 상기 제2 도선과 전기적으로 연결되며 상기 제1 전극과는 전기적으로 분리된 제1 부가전극; 및

상기 박판 저항 소자의 제2 표면에 형성되고 상기 제1 도선과 전기적으로 연결되며 상기 제2 전극과는 전기적으로 분리된 제2 부가전극을 포함하는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치.
제 1항에 있어서,

상기 제1 및 제2 도선은 탄성 물질의 외부에 전도성 금속이 코팅되어 제조되는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치.
제 2항에 있어서,

상기 제1 도선은 상기 제1 측면과 인접한 곳에 위치하고, 상기 제2 도선은 상기 제2 측면과 인접한 곳에 위치하는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치.
제 2항에 있어서,

상기 제1 및 제2 도선은 반원형이고, 상기 제1 도선은 상기 제1 측면에 위치하고, 상기 제2 도선은 상기 제2 측면에 위치하는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치.
제 2항에 있어서,

상기 제1 전극과 상기 제1 부가전극 또한 상기 제2 전극과 상기 제2 부가전극은 각각 비전도성 갭에 의해 서로 전기적으로 분리되는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치.
제 5항에 있어서,

상기 비전도성 갭 및 상기 제1 및 제2 전극의 일부는 제1 및 제2 절연층으로 도포되고,

상기 제1 및 제2 절연층이 도포되지 않은 제1 및 제2 전극의 표면 및 상기 제1 및 제2 부가전극의 표면에는 각각 솔더층이 형성되는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치.
제 6항에 있어서,

상기 절연층은 좌우 및 상하 방향으로 대칭구조를 갖는 것을 특징으로 하는 도선을 이용한 표면실장형 전기장치.
제 1항 내지 제 7항에 있어서,

상기 박판 저항 소자는 정온도계수(Positive Temperature Coefficient; PTC) 특성을 갖는 전도성 중합체인 것을 특징으로 하는 인쇄회로기판의 도선을 이용한 표면실장형 전기장치.