KR100489521B1 - 복수레벨의 패턴 형성을 위한 래티클 - Google Patents

복수레벨의 패턴 형성을 위한 래티클 Download PDF

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Abstract

본 발명은 다마신 패턴 형성을 위한 래티클에 관한 것으로, 특히 한번의 포토레지스트 도포를 통해 다층 구조의 포토레지스트 패턴을 형성하고 한번의 식각 공정으로 원하는 다마신 패턴을 형성하여 반도체 제조 공정을 단순화시킬 수 있는 본 발명의 복수레벨의 패턴 형성을 위한 래티클은, 유리기판에 입사되는 광을 투과시키는 제 1투과영역과, 상기 제 1투과영역과 인접하여 구성되며 상기 제 1투과영역과 다른 소정의 투과율을 갖는 물질로 코팅되어 투과되는 광의 양을 조절하는 적어도 둘 이상의 투과영역과, 상기 래티클에 입사되는 광을 차단시키는 차단영역을 포함하며, 상기 투과영역을 투과한 서로 다른 세기를 갖는 광은 포토레지스트의 서로 다른 영역에 입사되어 상기 포토레지스트를 제거하여 서로 상이한 두께를 갖는 포토레지스트의 영역을 포함하는 포토레지스트 패턴을 형성시키는 것을 특징으로 한다.

Description

복수레벨의 패턴 형성을 위한 래티클{RETICLE FOR FABRICATING MULTI-LEVEL PATTERN}
본 발명은 다마신 패턴용 래티클(reticle)에 관한 것으로, 특히 층간 절연막의 표면에 도포된 포토레지스트에 적어도 두 개 이상의 상이한 두께를 갖는 패턴을 형성할 수 있는 복수레벨의 패턴 형성을 위한 래티클에 관한 것이다.
일반적으로, 반도체 소자 형성 공정중 금속 배선은 구리, 알루미늄, 텅스텐 등과 같은 고전도성 물질을 증착한 후, 감광막 패턴을 이용한 식각 공정에 의해 형성된다. 이 경우 반도체 소자가 고집적화 및 소형화되어 감에 따라 감광막 패턴의 애스팩트 비(Aspect Ratio)가 높아져 감광막 패턴이 쓰러지거나, 식각 공정 후에 금속 배선의 부식(Corrosion) 발생 가능성 등의 문제점이 있다. 또한, 금속 배선 재료가 바뀔 때마다 새로운 식각 레시피를 개발해야 하는 번거로움이 있고, 특히 구리는 휘발성이 낮은 화합물을 형성함으로 건식 식각이 어렵다. 이러한 문제점을 해결하기 위해 최근 다마신 방법을 이용하여 금속 배선을 형성하는 방안이 대두되고 있다.
일반적으로 알려진 금속 배선 형성을 위한 듀얼 다마신 형성 방법은 식각 방지막을 이용하여 트렌치와 비아홀을 형성하는 방법과 시간별로 식각 비율을 달리하여 트렌치와 비아홀을 형성하는 방법이 있다.
시간별로 식각 비율을 달리하여 트렌치와 비아홀을 형성하는 방법은 공정의 조건에 따라 트렌치의 깊이가 좌우됨으로 여러 가지 위험 요소를 갖고 있다.
다마신 패턴을 사용한 집적회로의 제조에 있어서는 유전체인 층간 절연막내에 초박형 라인 및 비아를 생성하기 위해 고해상도 포토리소그라피가 행해진다. 감광성 레지스트(이하, 포토레지스트 또는 레지스트라 함)상으로 소망의 패턴에 광을 유도함으로써 중첩되어 있는 포토레지스트내에 소정 패턴의 개구부가 형성된다. 이어서, 노광된 영역을 제거하기 위해 포토레지스트는 현상되고 층간 절연막 상부에 포토레지스트 마스크가 남는다. 그 후, 포토레지스트 마스크는 층간 절연막의 후속 식각 공정 시 패턴으로서 사용된다.
이러한 패턴을 형성하기 위해서 래티클이 채용되며, 이 래티클 상에는 소망의 마스크 패턴이 형성되고, 이 패턴은 종종 기판의 복수 영역을 동시에 노광하기 위해 여러번 재생된다. 광은 래티클을 통해 기판상의 포토레지스트층의 표면으로 유도되고, 목표영역을 마스크 패턴으로 노광한다.
이하 첨부된 도면 1을 이용하여 종래의 래티클에 대하여 설명하면, 종래의 래티클은 유리기판(10)의 일정 영역에 광을 100% 투과시키는 물질로 코팅되어 있는 투과영역(12), 유리 기판(10) 상부에 형성되어 입사되는 광을 차단시키는 차단영역(14)으로 구성되며, 차단영역(14)은 광을 100% 차단시키는 크롬 물질로 이루어져 있다.
상기와 같은 래티클은 포토레지스트층과 일정 간격으로 이격되어 위치한 후에 유도된 광을 이용하여 패턴을 형성시키는데, 광은 래티클의 투과영역(12)을 통해서만 포토레지스트층의 표면으로 유도되어 임의의 패턴을 형성시킨다.
다시 말해서, 하나의 래티클을 이용하여 하나의 패턴이 형성되는데, 다마신 패턴을 형성하기 위해서는 트렌치용 래티클과 비아홀용 래티클이 필요하다.
도 2a 내지 도 2f는 상기와 같은 종래의 래티클을 이용한 듀얼 다마신 패턴을 형성하는 과정을 설명하기 위한 공정 순서 도이다.
우선, 반도체 기판(100)에 제 1층간 절연막(101), 식각 방지막(102) 및 제 2층간 절연막(103)을 순차적으로 형성한 후에 제 2층간 절연막(103)의 표면에 비아홀 정의를 위한 포토레지스트층(104)이 형성되고, 비아홀용 래티클은, 도 2a에 도시된 바와 같이, 포토레지스트층(104)과 일정 간격으로 이격되어 상부에 위치한 후에 유도된 광이 래티클에 입사된다. 기판(100)은 웰 및 접합부가 형성된 반도체 기판이거나, 다층 금속 배선 구조에서 하부 금속 배선이거나, 기타 반도체 소자의 전극으로 사용되는 도전성 패턴을 포함하고, 식각 방지막(102)은 실리콘 질화막이거나 실리콘 카브라이드(Carbide) 막이다. 래티클에 입사된 광은 투과영역(12)에 투과되어 포토레지스트층(104)에 입사되며, 차단영역(14)에 입사되는 광은 차단되어 포토레지스트층(104)에 입사되지 않는다.
상기와 같은 과정을 통해 비아홀용 래티클을 이용하여 노광 및 현상 과정을 통해, 도 2b에 도시된 바와 같이, 제 1포토레지스트 패턴(104a)을 형성한다.
포토레지스트층(105) 제 1포토레지스트 패턴(104a)에 맞추어 제 3층간 절연막(103), 식각 방지막(102), 제 1층간 절연막(101)을 기판(100)의 상부 일부가 드러나도록 식각한 후에, 도 2c에 도시된 바와 같이, 제 1포토레지스트 패턴(104)을 제거함으로써 비아홀(106A)을 형성시킨다.
이어서 결과물의 상부에 비아홀(106A) 및 패터닝된 제 2층간 절연막(103a)을 완전히 매립되도록 포토레지스트층(105)이 도포되고, 트렌치용 래티클은, 도 2d에 도시된 바와 같이, 포토레지스트층(105)과 일정 간격으로 이격되어 상부에 위치한 후에 유도된 광이 래티클에 입사된다.
상기와 같은 과정을 통해 트렌치용 래티클을 이용하여 노광 및 현상 과정을 통해, 도 2e에 도시된 바와 같이, 트렌치 형성을 위한 제 2포토레지스트 패턴(105a)을 형성한다.
도 2f에 도시된 바와 같이, 제 2포토레지스트 패턴(105a)에 맞추어 식각 방지막(102)을 식각 장벽으로 하여 패터닝된 제 2층간 절연막(103a)을 식각한 후에 제 2포토레지스트 패턴(105)을 제거하여 트렌치(106B)를 형성함으로서 듀얼 다마신 패턴(106)이 완성된다.
그러나, 상기와 같은 금속 배선을 형성하기 위한 다마신 패턴 형성과정에서는 두 번에 걸친 포토레지스트 패턴 형성과 두 번의 식각 작업이 필요하기 때문에 공정의 복잡함과 반도체 제조 공정에 따른 비용이 많이 드는 문제점이 있다.
또한, 고밀도의 반도체 소자 제조 공정에 있어서는 다수의 포토레지스트 패턴 형성 공정과 식각 공정으로 인하여 기판 상의 모든 또는 다수의 칩을 손상시키거나 파괴시켜 반도체 공정 수율을 떨어뜨리는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 유리기판에 투과율이 서로 다른 물질로 코팅된 투과영역으로 이루어진 래티클을 이용하여 복수개의 상이한 두께를 갖는 포토레지스트 패턴을 형성한 후에 포토레지스트 패턴에 맞추어 층간 절연막을 식각하여 복수레벨의 다마신 패턴을 형성시키는 복수레벨의 패턴을 형성하기 위한 래티클을 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 레벨간 유전체에 도포된 소정 두께의 포토레지스트를 이용하여 집속회로 접속을 행하기 위해 사용되는 포토레지스트 패턴을 형성하기 위한 래티클에 있어서, 유리기판에 입사되는 광을 투과시키며, 듀얼 다마신 패턴의 비아홀 영역을 정의하는 제 1 투과 영역과, 상기 제 1 투과 영역보다 낮은 튜과율을 갖는 물질로 코팅되어 광의 양을 조절하며, 상기 듀얼 다마신 패턴의 트렌치 영역을 정의하는 제 2 투과 영역과, 상기 래티클에 입사되는 광을 차단시키는 차단 영역을 포함하는 것을 특징으로 한다.
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.
도 3은 본 발명의 일 실시예에 따른 듀얼 다마신용 래티클의 구조를 나타내는 단면도로써, 그 구조는 그 위에 하나 또는 그 이상의 마스크 패턴을 갖는 석용 또는 유리판, 래티클(200)을 통해 광을 통과시키는 제 1투과영역(202), 소정의 투과율을 갖는 물질로 이루어져 투과율에 따라 광의 일정량을 투과시키는 제 2투과영역(204), 광의 투과를 저지하기 위해 크롬 또는 산화크롬으로 코팅되어 있는 차단 영역(206)으로 이루어진다.
제 1투과영역(202)을 통해 광이 포토레지스트의 제 1영역에 유도됨과 아울러 제 2투과영역(204)을 투과한 광이 포토레지스트의 제 2영역에 유도되는데, 제 1, 2투과영역(202, 204)은 서로 다른 투과율을 갖는 물질로 코팅되기 때문에 포토레지스트의 제 1, 2영역에 입사되는 광의 세기가 다르며, 이에 따라 제 1영역보다 제 2영역이 제거되는 포토레지스트의 양을 적게되도록 현상 공정을 제어할 수 있다.
바람직하게는, 보다 높은 광(예를 들면, 100% 광)을 받는 제 1영역은 포토레지스트의 전체 두께가 제거되고, 보다 낮은 광을 받는 제 2영역은 포토레지스트의 전체 두께보다 얇은 두께가 제거된다. 현상 후에는 상이한 두께를 갖는 영역을 포함한 포토레지스트 패턴이 기판상에 형성된다.
또한, 투과율이 서로 다른 투과영역의 수에 따라서 복수의 상이한 두께를 갖는 영역을 포함하는 포토레지스트 패턴이 기판 상에 얻을 수 있다.
상기와 같은 래티클을 이용하여 듀얼 다마신 패턴을 형성하는 과정은 도 4a 내지 4c를 참조하여 설명하기로 한다.
반도체 기판(210)에 유전체인 층간 절연막(212)을 형성한 후에 비아홀과 트렌치의 정의를 위한 포토레지스트층(214)을 도포하고, 비아홀와 트렌치용 래티클은, 도 2a에 도시된 바와 같이, 포토레지스트층(214)과 일정 간격으로 이격되어 상부에 위치한 후에 유도된 광이 래티클(200)에 입사된다. 기판(210)은 웰 및 접합부가 형성된 반도체 기판이거나, 다층 금속 배선 구조에서 하부 금속 배선이거나, 기타 반도체 소자의 전극으로 사용되는 도전성 패턴을 포함한다. 래티클(200)에 입사된 광은 제 1, 2투과영역(202, 204)에 투과되어 포토레지스트층(214)의 제 1영역과 제 2영역에 입사되며, 차단영역(206)에 입사되는 광은 차단되어 포토레지스트층(214)에 입사되지 않는다.
이때, 제 1투과영역(202)의 투과율이 제 2투과영역(204)의 투과율보다 높은데, 투과율이 서로 다른 제 1, 2투과영역(202, 204)을 통해 포토레지스트층(214)의 제 1, 2영역에 입사되는 광은 조절되어 제 1영역보다 제 2영역이 제거되는 포토레지스트의 양을 적게되도록 현상 공정을 제어할 수 있다.
다시 말해서, 보다 높은 광(예를 들면, 100% 광)을 받는 제 1영역은 포토레지스트의 전체 두께가 제거되어 비아홀 영역을 정의하며, 보다 낮은 광을 받는 제 2영역은 포토레지스트의 전체 두께보다 얇은 두께가 제거되어, 도 4b에 도시된 바와 같이, 복수 레벨의 포토레지스트 패턴(214a)이 형성된다.
이후, 비아홀과 트렌치 형성을 위한 식각 공정이 진행되는데, 포토레지스트 패턴(214a)에 맞추어서 층간 절연막(212)을 식각함으로써, 도 4c에 도시된 바와 같이, 패터닝된 층간 절연막(212a)이 형성된다.
이때, 제 2영역인 트렌치 영역의 포토레지스트는 비아홀 식각 시에 마스크로 사용되어 층간 절연막(212)이 어느 정도 남은 상태까지 마스크 역할을 수행하며, 식각 선택비에 따라서 제거된 후부터는 트렌치 부분의 층간 절연막(212)이 식각 되면서 비아홀 형성을 위한 하드 마스크 역할을 수행한다.
도 5는 본 발명의 다른 실시 예에 따른 복수레벨의 다마신 형성을 위한 래티클을 나타내는 단면도로써, 그 구조는 그 위에 하나 또는 그 이상의 마스크 패턴을 갖는 석용 또는 유리판, 래티클을 통해 입사되는 광을 투과율에 따라서 다르게 투과시키는 제 1, 2, 3투과영역(302, 304, 306), 광의 투과를 저지하기 위해 크롬 또는 산화크롬으로 코팅되어 있는 차단영역(306)으로 이루어지며, 제 1, 2, 3투과영역(302, 304, 306)은 투과율이 서로 다른 물질로 코팅되어 있다.
제 1투과영역(302)을 투과한 광이 포토레지스트의 제 1영역에 유도됨과 아울러 제 2투과영역(304)을 투과한 광이 포토레지스트의 제 2영역에 유도됨과 함께 제 3투과영역(306)을 투과한 광이 포토레지스트의 제 3영역에 유도되는데, 서로 다른 투과율을 갖는 제 1, 2, 3투과영역(302, 304, 306)을 이용하여 포토레지스트의 제 1, 2, 3영역에 입사되는 광의 세기가 조절됨으로써 제 1, 2, 3영역에서 제거되는 포토레지스트의 양이 조절되도록 현상 공정을 제어할 수 있다.
바람직하게는, 보다 높은 광(예를 들면, 100% 광)을 받는 제 1영역은 포토레지스트의 전체 두께가 제거되고, 보다 낮은 광을 받는 제 2영역은 포토레지스트의 전체 두께보다 얇은 두께가 제거되고, 제 2영역에 입사되는 광보다 낮은 광을 받는 제 3영역은 제 2영역에서 제거되는 포토레지스트의 두께보다 얇은 두께의 포토레지스트가 제거된다. 현상 후에는 상이한 두께를 갖는 영역을 포함한 포토레지스트 패턴이 기판상에 형성된다.
래티클(300)의 유리판에 투과율이 서로 다른 투과영역의 수가 3개 있기 때문에 3개의 상이한 두께를 갖는 영역을 포함하는 포토레지스트 패턴이 기판 상에 얻을 수 있다. 다시 말해서, 래티클(300)의 유리판에 투과율이 서로 다른 n개의 물질로 코팅하여 투과영역을 n개 형성하면, 이에 따라 n개의 상이한 두께를 갖는 영역을 포함하는 포토레지스트 패턴이 형성될 수 있다.
상기와 같은 래티클을 이용하여 3층 구조의 다마신 패턴을 형성하는 과정은 도 6a 내지 6c를 참조하여 설명하기로 한다.
기판(310)의 상부에 유전체인 층간 절연막(312)을 형성한 후에 층간 절연막(312)의 표면에 제 1, 2트렌치와 비아홀을 정의하기 위한 포토레지스트을 도포하여 포토레지스트층(314)을 형성하고, 복수레벨용 래티클(300)은, 도 6a에 도시된 바와 같이, 포토레지스트층(314)과 일정 간격으로 이격되어 상부에 위치한 후에 유도된 광이 래티클(300)에 입사된다. 래티클(300)에 입사된 광은 제 1, 2, 3투과영역(302, 304, 306)에 투과되어 포토레지스트층(314)의 제 1, 2, 3영역에 입사되며, 차단영역(206)에 입사되는 광은 차단되어 포토레지스트층(314)에 입사되지 않는다.
이때, 투과율이 서로 다른 제 1, 2, 3투과영역(302, 304, 306)을 통해 포토레지스트층(314)의 제 1, 2, 3영역에 입사되는 광은 조절되어 제 1영역보다 제 2영역에서 제거되는 포토레지스트의 양을 적게되며 제 2영역보다 제 3영역에 제거되는 포토레지스트의 양이 적게되도록 현상 공정을 제어된다.
다시 말해서, 보다 높은 광(예를 들면, 100% 광)을 받는 제 1영역은 포토레지스트의 전체 두께가 제거되어 비아홀 영역을 정의하며, 보다 낮은 광을 받는 제 2영역에서는 포토레지스트의 전체 두께보다 얇은 두께가 제거되어 제 2트렌치 영역이 정의되며, 제 3영역에서는 제 2영역에서 제거되는 포토레지스트의 두께보다 얇은 두께의 포토레지스트가 제거되어 제 1트렌치 영역이 정의되어, 도 4b에 도시된 바와 같이, 3층 구조의 포토레지스트 패턴(314a)이 형성된다.
이후, 비아홀과 제 1, 2트렌치 형성을 위한 식각 공정이 진행되는데, 포토레지스트 패턴(314a)에 맞추어서 층간 절연막(312)을 식각함으로써, 도 4c에 도시된 바와 같이, 패터닝된 층간 절연막(312a)이 형성된다.
이상 설명한 바와 같이, 본 발명은 유리기판에 투과율이 서로 다른 물질로 코팅된 n개의 투과영역으로 이루어진 래티클을 이용하여 복수개의 상이한 두께를 갖는 포토레지스트 패턴을 형성한 후에 포토레지스트 패턴에 맞추어 층간 절연막을 식각하여 복수레벨의 다마신 패턴을 형성함으로써, 한번의 포토레지스트 도포를 통해 다층 구조의 포토레지스트 패턴을 형성하고 한번의 식각 공정으로 원하는 다마신 패턴을 형성할 수 있어 반도체 제조 공정을 단순화시킬 수 있는 효과가 있다.
도 1은 종래 기술에 따른 다마신 형성을 위한 래티클의 구조를 나타내는 단면도,
도 2a 내지 2f는 종래 기술에 따른 다마신 패턴 형성 과정을 나타내는 공정도,
도 3은 본 발명의 일실시 예에 따른 포토레지스트 패턴 형성을 위한 래티클 구조를 나타내는 단면도,
도 4a 내지 4c는 본 발명에 따른 래티클을 이용한 다마신 패턴 형성 과정을 도시한 공정 순서도,
도 5는 본 발명의 다른 실시 예에 따른 복수레벨의 포토레지스트 패턴 형성을 위한 래티클의 구조를 나타내는 단면도,
도 6a 내지 6c는 본 발명에 따른 래티클을 이용한 복수레벨의 다마신 패턴 형성하는 과정을 도시한 공정 순서도.
<도면의 주요부분에 대한 부호의 설명>
200, 300 : 래티클 202, 302 : 제 1투과영역
204, 304 : 제 2투과영역 206, 308 : 차단영역
210, 310 : 기판 212, 312 : 층간 절연막
214, 314 : 포토레지스트층 214a, 314a : 포토레지스트 패턴
306 : 제 3투과영역

Claims (2)

  1. 레벨간 유전체에 도포된 소정 두께의 포토레지스트를 이용하여 집속회로 접속을 행하기 위해 사용되는 포토레지스트 패턴을 형성하기 위한 래티클에 있어서,
    유리기판에 입사되는 광을 투과시키며, 듀얼 다마신 패턴의 비아홀 영역을 정의하는 제 1 투과 영역과,
    상기 제 1 투과 영역보다 낮은 튜과율을 갖는 물질로 코팅되어 광의 양을 조절하며, 상기 듀얼 다마신 패턴의 트렌치 영역을 정의하는 제 2 투과 영역과,
    상기 래티클에 입사되는 광을 차단시키는 차단 영역을 포함하는 것을 특징으로 하는 복수레벨의 패턴 형성을 위한 래티클.
  2. 삭제
KR10-2002-0054231A 2002-09-09 2002-09-09 복수레벨의 패턴 형성을 위한 래티클 KR100489521B1 (ko)

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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980003865A (ko) * 1996-06-29 1998-03-30 김주용 반도체 장치의 포토 마스크 및 그를 사용한 전하저장 전극 형성방법
KR19980057145A (ko) * 1996-12-30 1998-09-25 김영환 반도체 소자 제조용 포토마스크
US5928814A (en) * 1996-03-14 1999-07-27 Hyundai Electronics Industries Co., Ltd. Photomask controlling transmissivity by using an impurity-containing film formed on a transparent substrate
KR20000057061A (ko) * 1998-12-16 2000-09-15 마찌다 가쯔히꼬 포토마스크와 그 제조방법 및 이를 사용한 노광방법
KR20010003057A (ko) * 1999-06-21 2001-01-15 김영환 반도체 소자의 레지스트 패턴 형성방법
JP2001351849A (ja) * 2000-06-07 2001-12-21 Mitsubishi Electric Corp 半導体装置の製造方法、並びに写真製版用マスクおよびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5928814A (en) * 1996-03-14 1999-07-27 Hyundai Electronics Industries Co., Ltd. Photomask controlling transmissivity by using an impurity-containing film formed on a transparent substrate
KR980003865A (ko) * 1996-06-29 1998-03-30 김주용 반도체 장치의 포토 마스크 및 그를 사용한 전하저장 전극 형성방법
KR19980057145A (ko) * 1996-12-30 1998-09-25 김영환 반도체 소자 제조용 포토마스크
KR20000057061A (ko) * 1998-12-16 2000-09-15 마찌다 가쯔히꼬 포토마스크와 그 제조방법 및 이를 사용한 노광방법
KR20010003057A (ko) * 1999-06-21 2001-01-15 김영환 반도체 소자의 레지스트 패턴 형성방법
JP2001351849A (ja) * 2000-06-07 2001-12-21 Mitsubishi Electric Corp 半導体装置の製造方法、並びに写真製版用マスクおよびその製造方法

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