KR100483956B1 - Method of minimizing thermal stress in reversible wafer bonding technique of compound semiconductor wafer - Google Patents
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Abstract
본 발명은 화합물 반도체의 가역 웨이퍼 접합기술에서 열응력 최소화 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 접합기술에서 접합 공정시에 사용되는 각 재료의 물성과 온도 공정 조건에 따른 열응력을 평가하는 간단한 관계식을 제시하고, 디바이스 웨이퍼와 폴리머, 캐리어 웨이퍼에 서로 다른 공정 온도를 가하여 웨이퍼 접합을 실행함으로써 접합된 웨이퍼 구조의 굽힘 모멘트가 최소화하며 그 결과 열응력을 최소화하는 웨이퍼 접합방법을 제공하는 것이다. 이를 위해 웨이퍼 접합기술에 있어서, 접합시킬 복수개의 웨이퍼 및 접합재(2)의 치수 및 물성치를 열응력 계산식에 입력하여 복수개의 최적공정온도를 찾아내는 단계; 상기 제1웨이퍼(3)를 상기 최적공정온도로 가열하는 단계; 상기 제2웨이퍼(1)에 상기 접합재(2)를 도포하는 단계; 상기 제2웨이퍼(1)를 상기 제1웨이퍼(3) 위에 정렬하는 단계; 상기 제2웨이퍼(1)를 상기 최적공정온도로 일정시간 가열가압하여 상기 제1웨이퍼(3)에 접합하는 단계로 이루어지는 것을 특징으로 하는 웨이퍼 접합기술에서 열응력 최소화 방법이 제공된다.The present invention relates to a method of minimizing thermal stress in a reversible wafer bonding technique of a compound semiconductor, and more particularly, a simple relational equation for evaluating thermal stress according to physical properties and temperature process conditions of each material used in a bonding process in a wafer bonding technique. The present invention provides a wafer bonding method that minimizes the bending moment of the bonded wafer structure by performing wafer bonding by applying different process temperatures to the device wafer, the polymer, and the carrier wafer. To this end, in the wafer bonding technique, a step of finding a plurality of optimum process temperatures by inputting the dimensions and physical properties of the plurality of wafers and the bonding material (2) to be bonded to the thermal stress calculation formula; Heating the first wafer (3) to the optimum process temperature; Applying the bonding material (2) to the second wafer (1); Aligning the second wafer (1) on the first wafer (3); A method of minimizing thermal stress in a wafer bonding technique is provided, comprising: bonding the second wafer 1 to the first wafer 3 by heating and pressing the second wafer 1 at the optimum process temperature.
Description
화합물 반도체 기술과 실리콘 기술의 결합은 광전자공학(optoelectronics) 과 미소전자공학(microelectronics)에서 새로운 발전을 가져올 것으로 기대되고 있다. 화합물 반도체는 고성능성, 저전력성, 고내열성 등의 장점때문에, LED, 반도체 레이져, 적층다단계 태양 전지, FET, 고주파 소자 등에 활발히 적용되고 있다. 화합물 반도체에는 후면연삭 공정과 후면 리소그라피공정이 자주 사용된다. 그러나, 화합물 반도체 자체가 매우 깨지기 쉽기 때문에, 이러한 공정들을 생산 과정 중에 포함시키기가 어렵거나 불가능한 경우가 많다. 이에 대한 해결책 중의 하나로 가역적 웨이퍼 접합기술이 주목받고 있다. 가역적 웨이퍼 접합기술은 공정중 조작의 편리성을 위하여 디바이스 웨이퍼를 캐리어 웨이퍼 위에 접합하고, 반도체 공정이 끝나면 다시 분리해 내는 방법이다.The combination of compound semiconductor technology and silicon technology is expected to bring new advances in optoelectronics and microelectronics. Compound semiconductors are actively applied to LEDs, semiconductor lasers, stacked multi-stage solar cells, FETs, and high frequency devices due to their high performance, low power, and high heat resistance. Backside grinding and backside lithography are frequently used in compound semiconductors. However, since the compound semiconductor itself is very fragile, it is often difficult or impossible to include these processes in the production process. As one of the solutions, reversible wafer bonding technology has attracted attention. Reversible wafer bonding is a method in which device wafers are bonded onto a carrier wafer for convenience of in-process operation, and then separated after the semiconductor process is completed.
가역 웨이퍼 접합 기술은 도 1과 같이 디바이스 웨이퍼, 폴리머, 캐리어 웨이퍼를 순서대로 놓고, 온도와 압력을 가하여 접합하는 방법이다. 이 때 온도 및 압력 조건에 따라 폴리머의 경화 상태와 두께가 결정된다.Reversible Wafer Bonding Technology As shown in Fig. 1, a device wafer, a polymer, and a carrier wafer are placed in this order, and are bonded by applying temperature and pressure. At this time, the curing state and thickness of the polymer are determined by temperature and pressure conditions.
이러한 가역 웨이퍼 접합 기술을 이용함에 따른 문제는 접합 공정시에 발생한 열응력에 의하여 접합된 화합물 웨이퍼가 파손되는 현상이다. 이러한 파손은 화합물 반도체 소자의 생산 수율과 직결되는 매우 심각한 문제이다. The problem with using such a reversible wafer bonding technique is a phenomenon in which the bonded compound wafer is broken by the thermal stress generated during the bonding process. Such breakage is a very serious problem directly related to the production yield of compound semiconductor devices.
종래의 기술은 폴리머의 물성에 따라 온도 및 압력 조건을 선정하고, 이에 맞추어 접합 공정을 수행한다. 이에 따라 열응력에 의한 파손이 유발되면, 폴리머의 종류를 바꾸던지 온도 및 압력 조건을 조금씩 변화시키면서 파손이 잘 일어나지 않은 조건을 찾아내게 된다. The prior art selects temperature and pressure conditions according to the physical properties of the polymer, and performs the bonding process accordingly. Accordingly, when the breakage caused by the thermal stress is induced, it is possible to find a condition in which the breakage does not occur while changing the type of the polymer or changing the temperature and pressure conditions little by little.
종래 기술은 상기한 바와 같은 시행착오의 방법에 의해 공정 조건을 선정하였는데 화합물 반도체 웨이퍼의 가격은 실리콘 웨이퍼 가격의 100배정도 되므로 많은 비용과 시간이 소요된다는 문제가 있다.In the prior art, the process conditions were selected by the trial and error method as described above, but the cost of the compound semiconductor wafer is about 100 times the price of the silicon wafer.
또한 선정된 공정 조건이 최적 조건이 아닐 가능성이 많기 때문에 화합물 반도체 소자의 생산 수율이 크게 저하될 수 있으며, 웨이퍼 접합 구조의 기하학적인 형상(두께)이나 재질이 변화하면 기존의 공정 조건은 더 이상 유효하지 않으므로 다시 시행착오 방법에 의해 새로운 공정조건을 찾아야 한다.In addition, the production process of the compound semiconductor device can be greatly reduced because the selected process conditions are not optimal conditions, and the existing process conditions are no longer effective when the geometric shape (thickness) or material of the wafer bonding structure changes. As a result, new process conditions must be found by trial and error.
따라서 보다 쉽게 열응력을 최소화하는 접합 공정 조건을 찾아 내는 방법이 필요하다.Therefore, there is a need for a method of finding bonding process conditions that minimizes thermal stress more easily.
본 발명은 상기한 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 먼저 접합 공정시에 사용되는 각 재료의 물성과 온도 공정 조건에 따른 열응력을 평가하는 간단한 관계식을 제시하고, 디바이스 웨이퍼와 폴리머, 캐리어 웨이퍼에 서로 다른 공정 온도를 가하여 웨이퍼 접합을 실행함으로써 접합된 웨이퍼 구조의 굽힘 모멘트가 최소화하며 그 결과 열응력을 최소화하는 웨이퍼 접합방법을 제공하는 것이다.The present invention has been made to solve the above problems, and an object of the present invention is to first present a simple relationship for evaluating the thermal stress according to the physical properties and temperature process conditions of each material used in the bonding process, and the device wafer and The wafer bonding method is performed by applying different process temperatures to the polymer and carrier wafers to minimize the bending moment of the bonded wafer structure and consequently minimize the thermal stress.
상기한 본 발명의 목적은, 웨이퍼 접합기술에 있어서 접합시킬 복수개의 웨이퍼 및 접합재(2)의 치수 및 물성치를 열응력 계산식에 입력하여 복수개의 최적공정온도를 찾아내는 단계; 상기 제1웨이퍼(3)를 상기 최적공정온도로 가열하는 단계; 상기 제2웨이퍼(1)에 상기 접합재(2)를 도포하는 단계; 상기 제2웨이퍼(1)를 상기 제1웨이퍼(3) 위에 정렬하는 단계; 및 상기 제2웨이퍼(1)를 상기 최적공정온도로 일정시간 가열가압하여 상기 제1웨이퍼(3)에 접합하는 단계로 이루어지는 것을 특징으로 하는 웨이퍼 접합기술에서 열응력 최소화 방법에 의해 달성될 수 있다.The above object of the present invention is to find a plurality of optimum process temperatures by inputting the dimensions and physical properties of the plurality of wafers and the bonding material (2) to be bonded in a wafer bonding technique into a thermal stress calculation formula; Heating the first wafer (3) to the optimum process temperature; Applying the bonding material (2) to the second wafer (1); Aligning the second wafer (1) on the first wafer (3); And bonding the second wafer 1 to the first wafer 3 by heating and pressing the second wafer 1 at the optimum process temperature for a predetermined time. .
또한, 본 발명의 목적을 달성하기 위해 , 상기 물성치는 영계수, 포아송비,열팽창계수인 것이 바람직하다.In addition, in order to achieve the object of the present invention, the physical properties are preferably Young's modulus, Poisson's ratio, coefficient of thermal expansion.
또한, 본 발명의 목적은, 웨이퍼 접합기술에 있어서 접합시킬 복수개의 웨이퍼 및 접합재(2)의 물성치를 열응력 계산식에 입력하여 복수개의 최적공정온도 및 웨이퍼, 접합재(2)의 두께를 찾아내는 단계; 상기 두께의 제1웨이퍼(3)를 상기 최적공정온도로 가열하는 단계; 상기 두께의 제2웨이퍼(1)에 상기 두께의 접합재(2)를 도포하는 단계; 상기 제2웨이퍼(1)를 상기 제1웨이퍼(3) 위에 정렬하는 단계; 및 상기 제2웨이퍼(1)를 상기 최적공정온도로 일정시간 가열가압하여 상기 제1웨이퍼(3)에 접합하는 단계로 이루어지는 것을 특징으로 하는 웨이퍼 접합기술에서 열응력 최소화 방법에 의해서도 달성될 수 있다.In addition, an object of the present invention is to find a plurality of optimum process temperature and the thickness of the wafer and the bonding material (2) by inputting the physical properties of the plurality of wafers and the bonding material (2) to be bonded in the wafer bonding technology into a thermal stress calculation formula; Heating the first wafer 3 of the thickness to the optimum process temperature; Applying the bonding material (2) of the thickness to the second wafer (1) of the thickness; Aligning the second wafer (1) on the first wafer (3); And bonding the second wafer 1 to the first wafer 3 by heating and pressing the second wafer 1 at the optimum process temperature for a predetermined time. .
또한, 본 발명의 목적은, 웨이퍼 접합기술에 있어서 접합시킬 복수개의 웨이퍼 및 접합재(2)의 치수 및 물성치를 열응력 계산식에 입력하여 복수개의 최적공정온도를 찾아내는 단계; 상기 제1웨이퍼(3)를 제1가열압착부에 놓고 상기 제1웨이퍼(3)의 온도가 상기 최적공정온도에 달하도록 상기 제1가열압착부로 가열하는 단계; 상기 제2웨이퍼(1)에 상기 접합재(2)를 도포하는 단계; 상기 접합재(2)가 도포된 제2웨이퍼(1)를 상기 제1웨이퍼(3)의 위에 정렬하는 단계; 및 제2가열압착부가 상기 제2웨이퍼(1)를 상기 최적공정온도로 일정시간 가열가압하여 상기 제1웨이퍼(3)에 접합하는 단계로 이루어지는 것을 특징으로 하는 웨이퍼 접합기술에서 열응력 최소화 방법에 의해서도 달성될 수 있다.In addition, an object of the present invention is to find a plurality of optimum process temperatures by inputting the dimensions and physical properties of the plurality of wafers and the bonding material (2) to be bonded in the wafer bonding technique into a thermal stress calculation formula; Placing the first wafer (3) on a first heating compression section and heating the first wafer (3) to the first heating compression section so that the temperature of the first wafer (3) reaches the optimum process temperature; Applying the bonding material (2) to the second wafer (1); Aligning a second wafer (1) coated with the bonding material (2) on the first wafer (3); And heat-pressing the second wafer 1 at the optimum process temperature for a predetermined time to bond the second wafer 1 to the first wafer 3. Can also be achieved.
또한, 본 발명의 목적을 달성하기 위해, 상기 열응력 계산식은 열팽창계수 차이에 의한 잔류응력 계산식인 것이 바람직하다.In addition, in order to achieve the object of the present invention, it is preferable that the thermal stress calculation formula is a residual stress calculation formula due to a difference in thermal expansion coefficient.
본 발명의 그밖의 목적, 특정한 장점 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 분명해질 것이다.Other objects, specific advantages and novel features of the invention will become more apparent from the following detailed description and the preferred embodiments associated with the accompanying drawings.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 화합물 반도체의 가역 웨이퍼 접합기술에서 열응력 최소화 방법의 구성에 대하여 설명하기로 한다.Hereinafter, a configuration of a method of minimizing thermal stress in a reversible wafer bonding technique of a compound semiconductor according to the present invention will be described with reference to the accompanying drawings.
도 2는 본 발명의 제1실시예에 따른 웨이퍼 접합공정에서 접합되는 세 층의 구조를 나타낸 정면도, 도 3은 도2의 세 층의 구조를 나타낸 평면도이다. 도 2 및도 3에 도시된 바와 같이 지름이 L이고, 두께가 각각 h1 ,h2,h3 인 원형판 세 개가 고온(Tb)에서 접합되고, 상온(T)으로 냉각되는 경우를 생각해 보자. 각 재료는 등방성 탄성으로 가정하고, 평면 방향으로 이축응력 상태를, 두께방향으로는 평면응력상태를 가정하였다. 이 때에 각 재료들의 열팽창계수가 다르므로 접합된 구조에는 열적 잔류 응력이 발생된다.2 is a front view showing the structure of the three layers bonded in the wafer bonding process according to the first embodiment of the present invention, Figure 3 is a plan view showing the structure of the three layers of FIG. As illustrated in FIGS. 2 and 3, consider a case where three circular plates having a diameter of L and a thickness of h 1 , h 2 , and h 3 are bonded at a high temperature T b and cooled to a room temperature T. . Each material is assumed to be isotropic elastic, biaxial stress state in the planar direction, and planar stress state in the thickness direction. At this time, since the thermal expansion coefficients of the materials are different, thermal residual stresses are generated in the bonded structure.
발생된 열응력(σrr)은 다음과 같은 관계식으로 표현된다.The generated thermal stress (σ rr ) is expressed by the following equation.
h1 (제1웨이퍼(3)의 두께), h2 (접합재(2)의 두께), h3 (제2웨이퍼(1)의 두께), σ1T (제1웨이퍼(3)의 열부정합 응력), σ3T (제2웨이퍼(1)의 열부정합 응력), σrr (응력장), z(수직좌표), ρ는 결합체(10)의 곡률반경, ε은 변형률, P0 는 곡률반경에 의해 재료의 모서리에 작용한다고 가정한 가상의 힘, M0 는 상기 P0 에 의해 발생한다고 가정한 가상의 모멘트이다.h 1 (thickness of the first wafer 3), h 2 (thickness of the bonding material 2), h 3 (thickness of the second wafer 1), σ 1T (thermal mismatch stress of the first wafer 3), σ 3T (thermal mismatch stress of the second wafer 1), σ rr (stress field), z (vertical coordinate), and ρ are curvatures of the binder 10 The radius, ε is the strain, P 0 is a hypothetical force that assumes the edge of the material by the radius of curvature, M 0 is an imaginary moment that is assumed to be generated by the P 0 .
σrr = (8/c2){ε0-(z-δ)/ρ}, 단 h3 < z < h2 + h3 σ rr = (8 / c 2 ) {ε 0- (z-δ) / ρ}, where h 3 <z <h 2 + h 3
σrr = σ3T + (8/c3){ε0-(z-δ)/ρ}, 단 0 < z < h3 σ rr = σ 3T + (8 / c 3 ) {ε 0- (z-δ) / ρ}, where 0 <z <h 3
여기서 원형판 구조일때 c= 8(1-ν)/E 이고, ν는 포아송비이고, E는 영계수이다. 열적 부정합 응력인 σ1T 와 σ3T 는 다음과 같이 주어진다.Where c = 8 (1-ν) / E, ν is the Poisson's ratio, and E is the Young's modulus. The thermal mismatch stresses σ 1T and σ 3T are given by
(3) σ3T = 8/c3(α3 - α2)(T3 - Tb)(3) σ 3T = 8 / c 3 (α 3 -α 2 ) (T 3 -T b )
여기서 α는 열팽창계수이다. 또한 ρ, ε등은 다음과 같이 주어진다.Where α is the coefficient of thermal expansion. Also, ρ and ε are given by
(5) -3ρM0/8 = {(h3-δ)3 + δ3 }/c3 + {(h2 + h3 - δ)3 + (h3 - δ)3 }/c2 + {(h1 + h2 + h3 - δ)3 + (h2 + h3 - δ)3 }/c1 (5) -3ρM 0/8 = {(h 3 -δ) 3 + δ 3} / c 3 + {(h 2 + h 3 - δ) 3 + (h 3 - δ) 3} / c 2 + { (h 1 + h 2 + h 3 -δ) 3 + (h 2 + h 3 -δ) 3 } / c 1
(6) P0 = -σ1T h1 - σ3T h3 (6) P 0 = -σ 1T h 1 -σ 3T h 3
(7) M0 = -(h3 + h2 + h1/2 - δ)σ1T h1 - (h3/2 - δ)σ3T h3 (7) M 0 =-(h 3 + h 2 + h 1 /2-δ) σ 1T h 1- (h 3 /2-δ) σ 3T h 3
(8) δ= {(h3 + h2 + h1/2)h1/c1 + (h3 + h2/2)h2/c2 + (h3/2)h3/c3} / (h1 /c1 + h2/c2 +h3/c3)(8) δ = {(h 3 + h 2 + h 1/2) h 1 / c 1 + (h 3 + h 2/2) h 2 / c 2 + (h 3/2) h 3 / c 3 } / (h 1 / c 1 + h 2 / c 2 + h 3 / c 3 )
유한 요소 해석법을 통해서 그 열응력 계산의 정확성을 검증하였다. 세 층 구조의 지름(L)이 세층 구조의 두께(h1 +h2 +h3 )보다 10배이상 긴 경우에 이 관계식이 유효하다.Finite element analysis was used to verify the accuracy of the thermal stress calculations. This relation is valid when the diameter (L) of the three-layer structure is 10 times longer than the thickness (h 1 + h 2 + h 3 ) of the three-layer structure.
hi, ci 는 재료의 두께 및 물성치이므로 상수이고 따라서 δ도 상수가 된다. M0 는 σ1T , σ3T 를 변수로 하여 결정되는 값이고, Tb 를 특정값으로 정하면 σ1T 는 T1 에 의해서 σ3T 는 T3 에 의해서 결정된다.h i and c i are constants because of the thickness and physical properties of the material, and thus δ is also a constant. M 0 is a value determined by using σ 1T and σ 3T as variables, and when T b is set as a specific value, σ 1T is determined by T 1 . σ 3T is determined by T 3 .
본 관계식은 열탄성학을 사용하고 복합층의 굽힘거동을 고려하여 유도한 것으로서, 서로 다른 열팽창계수를 가진 세 재료가 고온(Tb)에서 접합된 후에 상온(T)으로 온도가 낮아지면 열응력이 발생하게 된다. 이러한 열응력 문제를 Suo와 Hutchinson이 사용한 "cut & paste"과정을 이용하여 기계적인 하중이 가해지는 문제로 바꾸어 상기 식을 유도하였다This relation is derived by using thermoelasticity and considering the bending behavior of the composite layer. When three materials with different thermal expansion coefficients are bonded at high temperature (T b ) and the temperature is lowered to room temperature (T), thermal stress This will occur. This equation was derived by replacing the thermal stress problem with a mechanical load using the "cut &paste" process used by Suo and Hutchinson.
"cut & paste"과정을 간단히 설명하면 다음과 같다. 3개의 서로 다른 열팽창계수를 가진 재료가 접합온도 Tb 에서 접합되고 전체 구조가 또 다른 온도 T가 되면, 삼층구조 내에 열응력이 발생한다. 열응력이 발생된 상태에서 삼층구조 내의 두 계면을 따라 각 재료를 절단하면 재료1과 재료3은 재료2와 열팽창계수가 다르므로 세 재료의 길이가 서로 다를 것이다. 이제 재료1과 재료3을 재료2와 같은 길이가 되도록 응력 σ1T 과 σ3T 을 가하고 절단되었던 계면을 다시 접합시킨다. 이 때 가해주는 응력을 부정합 응력으로서 재료내의 잔류응력과는 다르다. 같은 형상과재료를 가진 또 하나의 시편을 생각하여 재료1의 모서리와 재료3의 모서리에 응력 -σ1T 과 -σ3T 을 가한다. 이제 절단과 접합과정을 거친 문제와 모서리에 응력 -σ1T 과 -σ3T 을 가한 문제를 중첩하면 처음에 해결하고자 했던 열응력 문제와 동일한 문제가 된다.The following is a brief description of the "cut &paste" process. When a material having three different coefficients of thermal expansion is bonded at the junction temperature T b and the entire structure is at another temperature T, thermal stress occurs in the three-layer structure. If each material is cut along two interfaces in the three-layer structure under thermal stress, material 1 and material 3 will have different thermal expansion coefficients, so the three materials will have different lengths. Now apply materials 1 and 3 to the same length as material 2 and apply the stresses σ 1T and σ 3T and rejoin the cut interface. The stress applied at this time is mismatched with the residual stress in the material. Consider another specimen of the same shape and material, apply stresses -σ 1T and -σ 3T to the edge of material 1 and to the edge of material 3. Now, overlapping the cut-and-join process with the stresses -σ 1T and -σ 3T on the edges is the same problem as the thermal stress problem that was originally solved.
상세한 유도과정은 본 발명과 같은 기술분야의 종사자가 용이하게 알 수 있는 것으로서 생략한다.The detailed derivation process is omitted as easily understood by those skilled in the art.
식 (1)을 이용하여 열응력을 계산함으로써, 열응력이 최소가 되는 조건을 찾을 수 있다. 세층 구조의 특성상 맨 위 재료에 최대 인장 응력이 발생하면 맨 아래 재료에는 최대 압축응력이 발생한다. 반대로 맨 위 재료에 최대 압축 응력이 발생하면, 맨 아래 재료에는 최대 인장 응력이 발생한다. 가운데 층은 대부분 접착제층이므로 이곳에서 발생된 응력은 접합구조의 파단과는 직접 연관되지 않는다. 맨 위 재료의 강도가 작은 때에는 맨 위 재료에 압축 응력이 작용하도록 할 수 있고, 맨 아래 재료의 강도가 작다면 맨 아래 재료에 압축 응력이 작용하도록 할 수 있다. By calculating the thermal stress using Equation (1), the condition under which the thermal stress is minimized can be found. Due to the nature of the three-layer structure, the maximum tensile stress occurs at the top material and the maximum compressive stress occurs at the bottom material. Conversely, when the maximum compressive stress occurs in the top material, the maximum tensile stress occurs in the bottom material. Since the middle layer is mostly adhesive layer, the stress generated here is not directly related to the fracture of the joint structure. When the strength of the top material is small, the compressive stress may be applied to the top material. If the strength of the bottom material is small, the compressive stress may be applied to the bottom material.
그렇지만, 디바이스 웨이퍼를 후면 연삭하는 경우에는 디바이스 웨이퍼 전체에서 인장응력이 작용하는 것을 피해야 한다. 따라서 보다 안전한 방법은 굽힘 모멘트(M0)가 제로가 되도록 하여 두께에 따른 응력변화를 없애는 방법이다. 본 발명을 실제 GaAs/왁스/사파이어 구조에 적용하는 방법을 살펴보자. 도 3과 같은 6인치 지름의 원형판 형상으로 GaAs/왁스/사파이어 구조를 생성하는 경우를 생각하자. 먼저 각 재료의 물성은 표 1과 같이 얻을 수 있다.However, when grinding the device wafer back, tensile stress should be avoided throughout the device wafer. Therefore, the safer method is to eliminate the stress change according to the thickness by making the bending moment (M 0 ) to zero. Let's look at how to apply the present invention to a real GaAs / wax / sapphire structure. Consider a case where a GaAs / wax / sapphire structure is generated in a circular plate shape having a 6-inch diameter as shown in FIG. 3. First, the physical properties of each material can be obtained as shown in Table 1.
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상기 최적공정온도를 구하는 식은 이하의 과정에 의해 얻어진다. The equation for obtaining the optimum process temperature is obtained by the following procedure.
열응력을 최소화하기 위해 접합체의 굽힘모멘트를 최소화하는 조건을 찾는다. 식(7)에서 M0 = 0 를 만족하는 σ1T , σ3T 를 결정하기 위해 식(2), 식(3)에서 Tb(접합재(2)의 경화온도) 를 특정한다. 식(7),(2),(3)에 비해 변수는 σ1T , σ3T , T1(웨이퍼1의 접합공정온도), T3(웨이퍼3의 접합공정온도) 으로 4개이므로 변수 중의 하나를 특정해야 한다. 식(3)에서 T3 을 특정하면 σ3T 를 구할 수 있고, 얻어진 σ3T 을 식(7)에 대입하여 M0 = 0 를 만족하는 σ1T 을 구하고, 식(2)에 σ1T 을 대입하여 T1 을 구한다. 결국 위 과정을 통해 구한 최적공정온도 T1, T3 은 접합체의 모멘트를 최소화하며 열응력의 발생을 최소화 하는 값이다. 공정온도를 변화시키거나 재료의 물성치가 변화하는 경우의 응력값을 알고자 할 때는 그 상태의 변수들을 식(1)에 대입하면 알 수 있다.Find the conditions that minimize the bending moment of the joint to minimize thermal stress. In order to determine σ 1T and σ 3T satisfying M 0 = 0 in Equation (7), T b in Equation (2) and Equation (3) (cure temperature of bonding material (2)) Specifies. Compared to equations (7), (2), and (3), there are four variables: σ 1T , σ 3T , T 1 (wafer process temperature of wafer 1) and T 3 (wafer process temperature of wafer 3). Must be specified. By specifying T 3 in Eq. (3), σ 3T can be obtained. Substitute σ 3T into Eq. (7) to obtain σ 1T that satisfies M 0 = 0, and substitute σ 1T in Eq. (2). Find T 1 . Finally, the optimum process temperature T 1 , T 3 obtained through the above process is the value that minimizes the moment of the joint and minimizes the occurrence of thermal stress. In order to know the stress value when the process temperature is changed or the material property is changed, it can be known by substituting the state variables into Equation (1).
도 4는 본 발명의 제1실시예에 따른 웨이퍼 접합공정을 나타낸 순서도이다. 도 4에 도시된 바와 같이, 우선 접합시킬 2개의 웨이퍼(1, 3) 및 접합재(2)의 두께와 영계수, 열팽창계수, 포아송비를 열응력 계산식에 입력하여 복수개의 최적공정온도를 찾아낸다(S1). 최적공정온도를 구하는 방법은 상기 설명한 바와 같이 Tb, T3 를 특정하고 T1 을 구하는 것이다. 제1웨이퍼(3)는 캐리어 웨이퍼를 나타내며 제2웨이퍼(1)는 디바이스 웨이퍼를 나타낸다.4 is a flowchart illustrating a wafer bonding process according to the first embodiment of the present invention. As shown in FIG. 4, first, the thicknesses, Young's modulus, thermal expansion coefficient, and Poisson's ratio of two wafers 1 and 3 to be bonded and the bonding material 2 are input to a thermal stress calculation formula to find a plurality of optimum process temperatures ( S1). As described above, the method for obtaining the optimum process temperature is to specify T b , T 3 and to obtain T 1 . The first wafer 3 represents a carrier wafer and the second wafer 1 represents a device wafer.
이후 상기 제1웨이퍼(3)를 최적공정온도인 T1 에 도달할 때 까지 가열(S2)하고, 제2웨이퍼(1)에 폴리머 등의 접합재(2)를 도포(S3)하고, 도포한 제2웨이퍼(1)의 면을 제1웨이퍼(3)를 마주하여 정렬한다(S4). 제2가열압착부에 의해 제2웨이퍼(1)를 최적공정온도인 T3 까지 3분정도 가열하여 제1웨이퍼(3)에 가압하여 접합한다(S5).After that, the first wafer 3 is reached until it reaches the optimum process temperature T 1 . Heating (S2), applying a bonding material (2) such as a polymer (S3) to the second wafer (1), and arranges the surface of the applied second wafer (1) facing the first wafer (3) S4). The second wafer 1 is heated by the second wafer 1 to the optimum process temperature T 3 for about 3 minutes and pressurized to the first wafer 3 to be bonded (S5).
도 5는 본 발명의 제2실시예에 따른 웨이퍼 접합공정을 나타낸 순서도이다. 도 5에 도시된 바와 같이, 제2실시예에서는 접합시킬 복수개의 웨이퍼(1, 3) 및 접합재(2)의 물성치를 열응력 계산식에 입력하여 복수개의 최적공정온도 및 웨이퍼(1, 3), 접합재(2)의 두께를 찾아내는 단계(S10)를 거치는데, 상세하게는 제1웨이퍼(3), 제2웨이퍼(1) 및 접합재(2)의 두께를 열응력 계산식에 입력한 후 제1실시예와 같은 과정을 통해 최적공정온도를 찾아내고, 열응력 계산식에서 상기 최적공정온도하에 제1웨이퍼(3), 제2웨이퍼(1), 접합재(2)의 두께를 변화시켜가면서 허용되는 열응력을 발생시키는 조합을 찾아 제1웨이퍼(3), 제2웨이퍼(1), 접합재(2)의 두께를 설정할 수 있는 것이다. 이후의 과정은 제1실시예와 동일하게 진행된다.5 is a flowchart illustrating a wafer bonding process according to a second embodiment of the present invention. As shown in FIG. 5, in the second embodiment, the physical property values of the plurality of wafers 1 and 3 and the bonding material 2 to be bonded are input to a thermal stress calculation equation to provide a plurality of optimum process temperatures and wafers 1 and 3, After the step (S10) of finding the thickness of the bonding material (2), the first wafer 3, the second wafer (1) and the thickness of the bonding material (2) in the thermal stress calculation formula after the first implementation Finding the optimum process temperature through the same process, and changing the thickness of the first wafer (3), the second wafer (1), the bonding material (2) under the optimum process temperature in the thermal stress calculation formula, the allowable thermal stress The thickness of the first wafer 3, the second wafer 1, and the joining material 2 can be set by finding a combination that generates. The subsequent process proceeds in the same manner as in the first embodiment.
상기 선택된 두께의 제1웨이퍼(3), 제2웨이퍼(1) 및 접합재(2)를 가지고, 제1웨이퍼(3)를 열응력 계산식으로 구한 상기 최적공정온도로 가열하고(S20), 제2웨이퍼(1)에 접합재(2)를 도포하며(S30), 제2웨이퍼(1)를 상기 제1웨이퍼(3) 위에 정렬(S40)한 후, 제2웨이퍼(1)를 상기 최적공정온도로 일정시간 가열가압하여 상기 제1웨이퍼(3)에 접합(S50)한다. 이 과정은 웨이퍼의 후면연삭등이 필요할 때 이용되게 된다.Having the first wafer 3, the second wafer 1, and the bonding material 2 of the selected thickness, the first wafer 3 is heated to the optimum process temperature obtained by the thermal stress calculation equation (S20), and the second wafer. The bonding material 2 is applied to the wafer 1 (S30), the second wafer 1 is aligned on the first wafer 3 (S40), and the second wafer 1 is brought to the optimum process temperature. Heating and pressing for a predetermined time is bonded to the first wafer (S50). This process is used when back grinding of wafers is needed.
도 6은 본 발명의 제3실시예에 따른 웨이퍼 접합공정을 나타낸 순서도이다. 도 6에 도시된 바와 같이, 제3실시예는 제1실시예와 유사한 과정을 거치며, 우선 접합시킬 복수개의 웨이퍼(1, 3) 및 접합재(2)의 치수 및 물성치를 열응력 계산식에 입력하여 복수개의 최적공정온도를 찾아내고(S110), 상기 제1웨이퍼(3)를 제1가열압착부에 놓고 상기 제1웨이퍼(3)의 온도가 상기 최적공정온도에 달하도록 상기 제1가열압착부로 가열하며(S120), 제2웨이퍼(1)에 접합재(2)를 도포하고(S130), 접합재(2)가 도포된 제2웨이퍼(1)를 제1웨이퍼(3)의 위에 정렬하여(S140) 제2가열압착부가 제2웨이퍼(1)를 최적공정온도로 일정시간 가열가압하여 제1웨이퍼(3)에 접합한다(S150).6 is a flowchart illustrating a wafer bonding process according to a third embodiment of the present invention. As shown in FIG. 6, the third embodiment undergoes a similar process to that of the first embodiment. First, the dimensions and physical properties of the plurality of wafers 1 and 3 and the bonding material 2 to be bonded are inputted into a thermal stress equation. A plurality of optimum process temperatures are found (S110), and the first wafer 3 is placed in a first heating crimp unit so that the temperature of the first wafer 3 reaches the optimal process temperature to the first heating crimp unit. Heating (S120), applying the bonding material 2 to the second wafer 1 (S130), and aligning the second wafer 1 on which the bonding material 2 is applied on the first wafer 3 (S140). The second heating compression unit heat-presses the second wafer 1 to the optimum process temperature for a predetermined time and bonds it to the first wafer 3 (S150).
도 1은 본 발명의 제1실시예에 따른 웨이퍼 접합공정을 나타낸 개략도이다. 도 1에 도시된 바와 같이, 본 발명에 따른 화합물 반도체의 가역 웨이퍼 접합기술에서 열응력 최소화 방법을 GaAs/왁스/사파이어 구조에 적용하면 다음과 같이 공정을 진행할 수 있다.1 is a schematic view showing a wafer bonding process according to a first embodiment of the present invention. As shown in FIG. 1, when the thermal stress minimization method is applied to the GaAs / wax / sapphire structure in the reversible wafer bonding technology of the compound semiconductor according to the present invention, the process may be performed as follows.
제1가열압착부(30)의 온도가 140oC가 되도록 가열하고, 사파이어 웨이퍼(제1웨이퍼에 해당)를 제1가열압착부(30)에 올려놓고, 사파이어 웨이퍼의 온도가 140oC가 되도록 제1가열압착부(30)의 온도를 조절한다. GaAs 웨이퍼(제2웨이퍼에 해당)의 표면에 30㎛의 두께의 왁스를 코팅한다. GaAs 웨이퍼의 왁스가 코팅된 면이 사파이어 웨이퍼와 마주보도록 위치하고, 사파이어 웨이퍼와 GaAs 웨이퍼의 중심선을 1㎛이하의 정밀도로 일렬로 정렬한다. 제2가열압착부(20)의 온도를 126oC로 설정한 후에 공압 실린더를 이용하여 대략 0.3MPa 의 공압으로 압착한다. 이 때 왁스의 두께가 15㎛가 되도록 가해지는 공압의 크기를 조절할 필요가 있다. 설정된 온도와 압력 조건에서 3분간 압착하고, 분리하여 기포 및 결함을 조사한다.The first heating compression unit 30 is heated to 140 ° C., the sapphire wafer (corresponding to the first wafer) is placed on the first heating compression unit 30, and the temperature of the sapphire wafer is 140 ° C. The temperature of the first heating crimping unit 30 is adjusted so as to be effective. A wax having a thickness of 30 μm is coated on the surface of the GaAs wafer (corresponding to the second wafer). The wax-coated side of the GaAs wafer is positioned to face the sapphire wafer, and the center lines of the sapphire wafer and the GaAs wafer are aligned in a line with a precision of 1 μm or less. First by using a pneumatic cylinder after the second set temperature of the heat press unit 20 to 126 o C is pressed with air pressure of approximately 0.3MPa. At this time, it is necessary to adjust the magnitude of the pneumatic pressure applied so that the thickness of the wax is 15 µm. Squeeze for 3 minutes at the set temperature and pressure conditions, separate and inspect for bubbles and defects.
도 7은 본 발명의 제1실시예에 따른 웨이퍼 접합공정에 의해 얻어진 열응력 값을 유한요소해석 도구로 검증한 것을 나타낸 그래프이다. 도 7은 상용유한요소 프로그램 ABAQUS를 이용하여 GaAs/왁스/사파이어 구조를 해석한 것으로 x축은 z방향의 위치 y축은 응력의 크기를 나타내었다. 해석에 사용된 재료 상수와 기하학적인 변수는 상기 기재된 것과 동일하다. 온도 조건은 130°C 에서 GaAs, 왁스, 사파이어를 접합하고 25°C로 냉각한 경우를 해석하였다. ABAQUS에서 사용한 요소(element)는 8절점 축대칭 연속체 요소이고 갯수는 19800개 이었다. 도 7에서 알 수 있듯이 ABAQUS 해석 결과와 본 발명에서 제안된 관계식과의 비교 결과 양자의 차이가 거의 없고 그래프가 매우 근사한 값을 나타내는 것을 알 수 있다.FIG. 7 is a graph showing that the thermal stress value obtained by the wafer bonding process according to the first embodiment of the present invention is verified by a finite element analysis tool. FIG. 7 illustrates the GaAs / wax / sapphire structure using the common finite element program ABAQUS. The x-axis shows the position of the y-axis in the z-direction. The material constants and geometric parameters used in the analysis are the same as described above. Temperature conditions were analyzed when the GaAs, wax, sapphire bonded at 130 ° C and cooled to 25 ° C. The elements used in ABAQUS are 8 node axisymmetric continuum elements and the number is 19800. As can be seen in FIG. 7, the result of comparing the ABAQUS analysis result with the relational expression proposed in the present invention shows that there is almost no difference between the graphs and the graph shows very close values.
본 발명의 바람직한 실시예에서는 웨이퍼 및 접합재(2)의 두께를 특정한 후에 최적공정온도를 산출하였으나, 본 발명은 이에 한하지 않고, 공정온도를 특정한 후 에 각 웨이퍼 및 접합재(2)의 두께를 설정하는 것도 가능하다.In the preferred embodiment of the present invention, the optimum process temperature is calculated after the thickness of the wafer and the bonding material 2 is specified, but the present invention is not limited thereto, and the thickness of each wafer and the bonding material 2 is set after the process temperature is specified. It is also possible.
상기한 구성의 본 발명에 따른 화합물 반도체의 가역 웨이퍼 접합기술에서 열응력 최소화 방법에 의하면, 접합 공정시 발생한 열응력에 의하여 접합된 화합물 웨이퍼가 파손되는 현상을 방지할 수 있다. According to the thermal stress minimization method in the reversible wafer bonding technology of the compound semiconductor according to the present invention having the above-described configuration, it is possible to prevent the compound wafers from being damaged due to the thermal stress generated during the bonding process.
시행착오 방법은 접합공정을 수행한 후 파손이 유발되면 폴리머의 종류 및 가열압착부의 온도를 변화시키면서 파손이 일어나지 않는 공정조건을 찾는 것으로서 시간과 비용이 크게 소모되었으나 본 발명에 의하면 재료의 물성치를 입력하여 계산식에 의해 공정조건을 얻어내므로 시간과 비용이 적게드는 효과가 있다.The trial and error method finds a process condition in which breakage does not occur while changing the type of polymer and the temperature of the heat-compression part after performing the joining process. However, time and cost have been greatly consumed. The process conditions are obtained by the formula, which saves time and money.
또한 시행착오 방법은 최소한도의 기준조건을 만족시키는 공정조건을 찾는 것이므로 선정한 조건은 최적 조건이 아닌 경우가 많은데 반하여 본 발명에 의한 열응력 최소화 방법은 재료의 물성을 기초로하여 최적 조건을 찾아내는 장점이 있다.In addition, the trial and error method is to find a process condition that satisfies the minimum standard conditions, so the selected conditions are often not optimal conditions, while the thermal stress minimization method according to the present invention has the advantage of finding the optimum conditions based on the material properties. There is this.
시행 착오를 통해 선정된 공정 조건보다 더 높은 신뢰성을 가지므로 반도체 소자의 가격 경쟁력을 크게 향상시킬 수 있다. 따라서 이 발명을 반도체 접합 공정 장비를 개발하는 업체에서 유용하게 사용될 수 있다. Trial and error have a higher reliability than the selected process conditions, thereby greatly improving the price competitiveness of semiconductor devices. Therefore, the present invention can be usefully used by companies developing semiconductor bonding process equipment.
비록 본 발명이 상기 언급된 바람직한 실시예와 관련하여 설명되어졌지만, 발명의 요지와 범위로부터 벗어남이 없이 다양한 수정이나 변형을 하는 것이 가능하다. 따라서 첨부된 특허청구의 범위는 본 발명의 요지에서 속하는 이러한 수정이나 변형을 포함할 것이다. Although the present invention has been described in connection with the above-mentioned preferred embodiments, it is possible to make various modifications or variations without departing from the spirit and scope of the invention. Accordingly, the appended claims will cover such modifications and variations as fall within the spirit of the invention.
도 1은 본 발명의 제1실시예에 따른 웨이퍼 접합공정을 나타낸 개략도;1 is a schematic view showing a wafer bonding process according to a first embodiment of the present invention;
도 2는 본 발명의 제1실시예에 따른 웨이퍼 접합공정에서 접합되는 세 층의 구조를 나타낸 정면도;2 is a front view showing the structure of three layers bonded in the wafer bonding process according to the first embodiment of the present invention;
도 3은 도2의 세 층의 구조를 나타낸 평면도;3 is a plan view showing the structure of the three layers of FIG.
도 4는 본 발명의 제1실시예에 따른 웨이퍼 접합공정을 나타낸 순서도;4 is a flowchart showing a wafer bonding process according to the first embodiment of the present invention;
도 5는 본 발명의 제2실시예에 따른 웨이퍼 접합공정을 나타낸 순서도;5 is a flowchart showing a wafer bonding process according to a second embodiment of the present invention;
도 6은 본 발명의 제3실시예에 따른 웨이퍼 접합공정을 나타낸 순서도이다.6 is a flowchart illustrating a wafer bonding process according to a third embodiment of the present invention.
* 주요 도면 부호의 설명 *Explanation of the Main References
1; 제2웨이퍼 2: 접합재One; Second wafer 2: bonding material
3: 제1웨이퍼 10: 웨이퍼결합체3: first wafer 10: wafer assembly
20: 제2가열압착부 30: 제1가열압착부20: second heating pressing part 30: first heating pressing part
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