KR100483621B1 - Design structure for Plating of Printed Circuit Board Strip and Manufacturing Method of Semiconductor Chip Package using the same - Google Patents
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Abstract
본 발명은 인쇄회로기판 스트립의 도금을 위한 설계구조 및 이를 이용한 반도체 칩 패키지 제조방법에 관한 것으로, 반도체 칩 패키지의 제조에 사용된 인쇄회로기판 스트립의 도금라인의 설계를 변경하여 인쇄회로기판 스트립의 컴포넌트면과 솔더면, 그리고 하나 이상의 내층이 삽입된 경우를 포함하여 인쇄회로기판 스트립의 도금을 위한 주 도금라인을 삭제 또는 선택적으로 적용한 설계구조와 그를 이용한 반도체 칩 패키지의 제조 방법이다.The present invention relates to a design structure for plating a printed circuit board strip and a method of manufacturing a semiconductor chip package using the same, wherein the design of the plating line of the printed circuit board strip used in the manufacture of the semiconductor chip package is changed A design structure in which the main plating line for plating a printed circuit board strip is deleted or selectively applied, including a component surface, a solder surface, and one or more inner layers inserted therein, and a method of manufacturing a semiconductor chip package using the same.
본 발명에 의하여 설계된 인쇄회로기판 스트립을 이용한 반도체 칩 패키지를 제조할 경우, 인쇄회로기판 스트립의 컴포넌트면과 솔더면, 그리고 하나 이상의 내층이 삽입된 경우를 포함하여 각각의 주 도금라인의 층간 편심 문제를 해결함으로써, 절단기를 이용하여 스트립을 절단할 때에 인쇄 회로패턴의 단락(Short)이 발생하지 않아 보다 양품의 반도체 칩 패키지를 생산할 수 있도록 한 것이다. 또한 복수의 유닛이 배열된 인쇄회로기판 스트립의 절단시에 불량률 최소화함과 동시에, 유닛 간격을 더욱 축소시켜 스트립에 대한 개취수를 향상시킨 것이다.When manufacturing a semiconductor chip package using a printed circuit board strip designed according to the present invention, the interlayer eccentricity problem of each main plating line, including the component surface and solder surface of the printed circuit board strip, and the case where one or more inner layers are inserted By solving the problem, short circuit of a printed circuit pattern does not occur when cutting a strip by using a cutter, so that a semiconductor chip package of higher quality can be produced. In addition, at the time of cutting the printed circuit board strip in which a plurality of units are arranged, the defect rate is minimized, and the unit spacing is further reduced to improve the number of pieces of the strip.
Description
본 발명은 인쇄회로기판 스트립의 도금을 위한 설계구조 및 이를 이용한 반도체 칩 패키지의 제조방법에 관한 것으로, 반도체 칩 패키지의 제조에 사용된 인쇄회로기판 스트립의 도금라인의 설계를 변경하여 인쇄회로기판 스트립의 컴포넌트면(component side)과 솔더면(solder side), 그리고 하나 이상의 내층(inner layer)이 삽입된 경우를 포함하여 인쇄회로기판 스트립의 도금을 위한 주 도금라인을 삭제 또는 선택적으로 적용한 설계구조와 그를 이용한 반도체 칩 패키지의 제조방법에 관한 것이다.The present invention relates to a design structure for plating a printed circuit board strip and a method for manufacturing a semiconductor chip package using the same, and to changing the design of the plating line of the printed circuit board strip used in the manufacture of a semiconductor chip package printed circuit board strip Design structure that deletes or selectively applies the main plating line for plating PCB strip, including the component side, solder side and one or more inner layers of The manufacturing method of the semiconductor chip package using the same is related.
반도체 칩 패키지용 인쇄회로기판 스트립은 IC(Integrated Circuit), LSI(Large Scale Integrated Circuit) 등의 고밀도의 입력 및 출력 핀 수를 가진 반도체 칩의 요구를 만족시킬 수 있기 때문에 볼 그리드 어레이 패키지(Ball Grid Array Package), 핀 그리드 어레이 패키지(Pin Grid Array Package), 칩 사이즈 패키지(Chip Size Package) 등, 주로 패키지의 저면에 볼 또는 핀이 배열되어 입·출력 수단으로 이용되는 반도체 칩 패키지에 사용된다.Printed circuit board strips for semiconductor chip packages can meet the needs of semiconductor chips with high-density input and output pin counts such as integrated circuits (ICs) and large scale integrated circuits (LSIs). An array package, a pin grid array package, and a chip size package are mainly used for semiconductor chip packages in which balls or pins are arranged on the bottom of the package and used as input / output means.
도 1에 도시된 바와 같이, 인쇄회로기판 스트립(10)에는 컴포넌트면 및 솔더면을 갖는 복수의 유닛(20)이 일정한 간격으로 배열되어 형성된다. 일반적으로, 예를 들어, 220mm×60mm 크기를 갖는 인쇄회로기판 스트립의 경우에는 하나의 유닛이 14개씩 일정한 간격으로 배열되어 반도체 칩 패키지 제조공정에 사용된다. 또한 도 1과 같이 각 유닛 사이의 간격, 즉 X는 약 250∼350㎛인 것이 일반적이다.As shown in FIG. 1, a plurality of units 20 having a component surface and a solder surface are arranged on the printed circuit board strip 10 at regular intervals. In general, for example, in the case of a printed circuit board strip having a size of 220 mm x 60 mm, one unit is arranged at regular intervals of 14 units to be used in a semiconductor chip package manufacturing process. In addition, as shown in Fig. 1, the interval between the units, i.
그러나 각종의 전자제품이나 통신기기 또는 컴퓨터 등에 반도체 칩 패키지가 적용되어 실장됨으로써, 제품들의 기능이 다양해지고 첨단화되어 가고 있다. 또한 반도체 칩 패키지의 생산이 대량화되어 가면서 도 2에 도시된 바와 같이, 유닛 사이의 간격을 축소시켜 그 개취수를 향상시킴으로써, 동일한 크기의 스트립 내에 보다 많은 수의 유닛을 형성시킬 필요가 있었다.However, as semiconductor chip packages are applied to various electronic products, communication devices or computers, the functions of the products are diversified and advanced. In addition, as the production of semiconductor chip packages has increased in mass, as shown in FIG. 2, it is necessary to form a larger number of units in strips of the same size by reducing the distance between the units and improving their number of draws.
지금까지 개발된 유닛 사이의 간격은, 예를 들어, 도 2처럼 Y는 약 180㎛ 정도이다. 이와 같이 유닛 사이의 간격을 축소시키는 데는 고도의 기술을 필요로 한다. 더욱이, 도 2와 같이 유닛 사이의 간격을 축소하여 개취수를 향상시킨 인쇄회로기판 스트립을 절단하여 각각의 개별 유닛으로 분리할 때, 컴포넌트면과 솔더면의 층간 편심으로 인하여 인쇄 회로패턴의 단락이 발생하여 불량율이 높아지는 문제가 있다.The spacing between units developed so far is, for example, Y is about 180 μm as shown in FIG. 2. As such, reducing the distance between units requires a high level of skill. Furthermore, when cutting the printed circuit board strips having a reduced number of intervals to improve the number of cuts and separating them into individual units as shown in FIG. 2, short circuits of the printed circuit patterns may occur due to interlayer eccentricity between component and solder surfaces. There is a problem that the failure rate increases.
상기 절단 때의 층간 편심으로 인하여 발생하는 불량율과 관련하여 좀 더 상세히 설명한다. 일반적인 반도체 칩 패키지의 제조공정은, 인쇄회로기판 스트립의 컴포넌트면과 솔더면 각 면에 형성되어 있는 주 도금라인을 통해 필요한 부분의 도금이 실시되고, 컴포넌트면에 반도체 칩이 실장된 후, 와이어 본딩으로 마무리된다. 그 후, 솔더면에서 돌출된 리드선들을 컷팅하고 솔더링을 실시한 다음에 절단기(sawing machine)를 이용하여 각각의 유닛을 분리함으로써 반도체 칩 패키지가 완성되게 된다. 이때, 통상적으로 사용되는 절단기의 지름은 대략 200㎛ 정도이며, 솔더면의 주 도금라인을 따라 스트립을 절단하게 된다.It will be described in more detail with respect to the failure rate caused by the interlayer eccentricity at the time of the cutting. In general manufacturing process of semiconductor chip package, necessary plating is performed through main plating line formed on each side of component and solder surface of printed circuit board strip, wire bonding after semiconductor chip is mounted on component surface Is finished. Then, the semiconductor chip package is completed by cutting and soldering the lead wires protruding from the solder surface, and then separating each unit by using a sawing machine. At this time, the diameter of the cutter that is commonly used is about 200㎛, and the strip is cut along the main plating line of the solder surface.
도 1에 도시된 스트립의 경우에는 개별 유닛 사이의 간격이 넓기 때문에 한 스트립에 들어가는 유닛의 개수가 적어 통상의 절단기를 이용하여 스트립을 절단하면, 컴포넌트면의 인쇄 회로패턴의 단락에 의한 불량율은 그다지 높지 않았다. 그러나, 도 2와 같이 유닛 사이의 간격을 축소시키면 통상의 절단기를 이용하여 솔더면의 주 도금라인(30)을 따라 스트립(10)을 절단할 때에 컴포넌트면의 인쇄 회로패턴의 단락에 의한 불량율이 높아진다.In the case of the strip shown in FIG. 1, the distance between the individual units is large, so that the number of units entering a strip is small. When the strip is cut using a conventional cutter, the failure rate due to short circuit of the printed circuit pattern on the component surface is not so high. Not high. However, when the distance between the units is reduced as shown in FIG. 2, when the strip 10 is cut along the main plating line 30 of the solder surface using a conventional cutter, the defective rate due to the short circuit of the printed circuit pattern on the component surface is reduced. Increases.
개취수를 향상시키기 위한 인쇄회로기판 스트립의 솔더면(12)을 도시한 도 2와, 상기 도 2의 인쇄회로기판 스트립의 솔더면(12)의 이면인 컴포넌트면(14)을 나타낸 도 3에 있어서, 각 면의 A, B로 표시된 부분을 확대하여 스트립 각 면의 도금을 위한 설계방법을 살펴보면 도 4 및 도 5와 같다.FIG. 2 shows the solder surface 12 of the printed circuit board strip for improving the number of cuts, and FIG. 3 shows the component surface 14 which is the back surface of the solder surface 12 of the printed circuit board strip of FIG. As shown in FIGS. 4 and 5, a portion of each surface A, B is enlarged to look at a design method for plating the surface of each strip.
도 4에 도시된 바와 같이, 예를 들어, 인쇄회로기판 스트립의 솔더면(12)에 있어서, 솔더볼이 형성되는 솔더볼부(60)에 금(Au) 도금을 실시하기 위해서는 솔더면(12)의 주 도금라인(30)을 통해서 주 도금라인(30)에 연결된 도금라인(32)을 거쳐 각각 도금된다. 또한, 주 도금라인(30)과 도금라인(32)으로 연결되지 않고 단절되어 있는 솔더볼부(61)는 도 5의 컴포넌트면(14)의 주 도금라인(70)과 상기 도금하고자 하는 솔더볼부(61)에 대응하는 컴포넌트면(14)의 동박부(40)에 위치하는 비아랜드(50)를 통해서 도금이 실시된다.As shown in FIG. 4, for example, in the solder surface 12 of the printed circuit board strip, in order to perform gold (Au) plating on the solder ball portion 60 on which the solder balls are formed, the solder surface 12 may be formed. The plating is performed via the plating line 32 connected to the main plating line 30 through the main plating line 30. In addition, the solder ball portion 61 which is not connected to the main plating line 30 and the plating line 32 is disconnected from the main plating line 70 of the component surface 14 of FIG. 5 and the solder ball portion to be plated ( Plating is carried out via the via land 50 located in the copper foil portion 40 of the component surface 14 corresponding to 61.
또한 도 5의 인쇄회로기판 스트립의 컴포넌트면(14)에 있어서, 와이어 본딩이 이루어지는 본드핑거부(81)에 금 도금을 실시할 때는 컴포넌트면의 주 도금라인(70)을 통해서 주 도금라인(70)에 연결된 도금라인(72)을 거쳐 각각 도금된다. 또 다른 단절되어 있는 본드핑거부(82)는 도 4의 솔더면의 주 도금라인(30)과 상기 도금하고자 하는 본드핑거부(82)에 대응하는 솔더면의 동박부(40)에 위치하는 비아랜드(50)를 통해 금 도금이 이루어진다. 상기 방법으로 스트립을 도금하기 위하여 일반적인 인쇄회로기판 스트립의 컴포넌트면과 솔더면이 설계되는 것이다.In addition, in the component surface 14 of the printed circuit board strip of FIG. 5, when gold plating is performed on the bond finger 81 formed with wire bonding, the main plating line 70 is formed through the main plating line 70 of the component surface. Each is plated via a plating line 72 connected to each other. Another disconnected bond finger 82 is a via located on the main plating line 30 of the solder face of FIG. 4 and the copper foil portion 40 of the solder face corresponding to the bond finger 82 to be plated. Gold plating is performed through the land 50. The component side and solder side of a typical printed circuit board strip are designed to plate the strip in this manner.
도 4 및 도 5에서, 컴포넌트면과 솔더면의 설계구조를 갖는 인쇄회로기판 스트립은 도 6에 도시되어 있다. 즉, 도 6은 각각 도 4 및 도 5의 상부면(컴포넌트면)과 하부면(솔더면)을 갖는 인쇄회로기판 스트립을 오버랩(overlap)하여 도시한 스트립의 확대도이다. 또한, 상기 컴포넌트면과 솔더면의 절단부에서의 층간 편심(misalignment)을 나타내는 측면개략도가 도 7에 도시되어 있고, 도 8은 상기 컴포넌트면과 솔더면의 층간 편심이 발생한 인쇄회로기판 스트립을 엑스레이(X-ray) 촬영한 사진이며, 도 9는 컴포넌트면과 솔더면의 층간 편심이 발생하지 않은 인쇄회로기판 스트립을 엑스레이(X-ray) 촬영한 사진이다.4 and 5, a printed circuit board strip having a design structure of a component surface and a solder surface is shown in FIG. That is, FIG. 6 is an enlarged view of a strip that overlaps the printed circuit board strip having the upper surface (component surface) and lower surface (solder surface) of FIGS. 4 and 5, respectively. In addition, a side schematic view showing an interlayer misalignment at the cut portions of the component surface and the solder surface is shown in FIG. 7, and FIG. 8 shows an X-ray pattern of a printed circuit board strip having the interlayer eccentricity between the component surface and the solder surface. FIG. 9 is an X-ray photographed image. FIG. 9 is an X-ray photograph of a printed circuit board strip having no component eccentricity between the component surface and the solder surface.
전술한 바와 같이, 솔더링 공정까지 마무리된 인쇄회로기판 스트립은 절단기를 이용하여 솔더면(12)의 주 도금라인(30)을 따라 절단된다. 그런데, 상기 인쇄회로기판 스트립의 측면도인 도 7과 도 8의 엑스레이(X-ray) 사진에서 볼 수 있는 바와 같이, 절단부(90)의 폭이 일반적으로 약 200㎛이고, 블레이드(blade)가 정 중앙에서 솔더면의 주 도금라인(30)을 따라 절단될 때, 컴포넌트면에서는 제품에 단락이 발생(100)하게 된다. 따라서, 제품의 단락을 막기 위해서는 도 9의 엑스레이(X-ray) 사진과 같이, 상기 컴포넌트면의 주 도금라인(70)이 솔더면의 주 도금라인(30)과 완전히 일치시키거나, 적어도 일부가 일치되도록 편심을 제거하여야 한다. 그러나 이러한 솔더면과 컴포넌트면의 편심을 제거하는 기술은 상당한 고도의 기술을 요구하며, 불량율이 줄지 않는 문제가 있었다.As described above, the printed circuit board strip finished up to the soldering process is cut along the main plating line 30 of the solder surface 12 using a cutter. However, as can be seen in the X-ray photographs of FIGS. 7 and 8, which are side views of the printed circuit board strip, the width of the cut portion 90 is generally about 200 μm, and the blade is positive. When cut along the main plating line 30 of the solder surface at the center, a short occurs in the product 100 at the component surface. Accordingly, in order to prevent a short circuit of the product, as shown in the X-ray photograph of FIG. 9, the main plating line 70 of the component surface is completely coincident with the main plating line 30 of the solder surface, or at least a part thereof. Eccentricity should be eliminated to match. However, this technique of eliminating the eccentricity of the solder surface and the component surface requires a high level of skill, and there is a problem that the defect rate does not decrease.
따라서, 종래의 인쇄회로기판 스트립을 절단하는 경우에 솔더면과 컴포넌트면의 층간 편심으로 인하여 발생되었던 단락의 발생을 제거하여 불량이 없는 양품의 반도체 칩 패키지를 제조할 수 있는 인쇄회로기판 스트립의 설계구조를 제공하기 위한 것이 목적이다.Therefore, when cutting a conventional printed circuit board strip, the design of a printed circuit board strip capable of producing a good quality semiconductor chip package by eliminating the occurrence of a short circuit caused by the interlayer eccentricity between the solder surface and the component surface. The purpose is to provide a structure.
또한, 본 발명은 인쇄회로기판 스트립의 솔더면과 컴포넌트면 사이에 하나 이상의 내층이 삽입된 경우에 솔더면, 컴포넌트면 또는 내층에 선택적으로 주 도금라인을 설계하거나 삭제함으로써, 층간 편심을 제거하여 반도체 칩 패키지 제조에 불량률을 최소화한 것이 다른 목적이다.In addition, the present invention is to remove the eccentricity by selectively designing or deleting the main plating line on the solder surface, component surface or inner layer when one or more inner layers are inserted between the solder surface and the component surface of the printed circuit board strip Another goal is to minimize defect rates in chip package manufacturing.
또한, 본 발명의 또 다른 목적은 상기 인쇄회로기판 스트립의 설계구조를 이용하여 양품의 반도체 칩 패키지를 제조하는 방법을 제공하기 위한 것이다.In addition, another object of the present invention is to provide a method for manufacturing a good semiconductor chip package using the design structure of the printed circuit board strip.
상기 목적을 달성하기 위한 본 발명은, 회로패턴이 형성되고 도전성 비아랜드(via land)가 형성된 동박부, 및 상기 동박부와 와이어 본딩(wire bonding)이 이루어지는 본드핑거(bond finger)부가 형성되어 반도체 칩이 실장되는 컴포넌트면(component side); 및 회로패턴이 형성되고 도전성 비아랜드가 형성된 동박부, 및 상기 동박부에 솔더볼을 융착시키는 솔더볼(solder ball)부가 형성된 솔더면(solder side);이 하나의 유닛(unit)으로 구성된 것으로서, 상기 유닛이 복수로 배열되고, 상기 솔더면과 컴포넌트면 중에서 어느 하나의 면에 유닛과 유닛 사이에 주 도금라인(main plating line)이 형성되어 도금이 이루어지도록 설계한 인쇄회로기판 스트립의 도금을 위한 설계구조를 제공한다.In order to achieve the above object, the present invention provides a semiconductor device having a circuit pattern formed thereon, and a copper foil portion having a conductive via land formed thereon, and a bond finger portion formed with wire bonding with the copper foil portion. A component side on which the chip is mounted; And a solder side having a circuit pattern formed thereon and a conductive foil having a conductive via land, and a solder side formed with a solder ball portion for welding solder balls to the copper foil. The unit includes one unit. Design structure for plating a printed circuit board strip which is arranged in plural and designed such that the main plating line is formed between the unit and the unit on any one of the solder and component surfaces. To provide.
상기 다른 목적을 달성하기 위한 본 발명은, 회로패턴이 형성되고 도전성 비아랜드가 형성된 동박부, 및 상기 동박부와 와이어 본딩이 이루어지는 본드핑거부가 형성되어 반도체 칩이 실장되는 컴포넌트면; 회로패턴이 형성되고 도전성 비아랜드가 형성된 동박부, 및 상기 동박부에 솔더볼을 융착시키는 솔더볼부가 형성된 솔더면; 및 회로패턴이 형성되고 도전성 비아랜드가 형성된 동박부와, 상기 동박부에 컴포넌트면 및 솔더면의 도전성 비아랜드와 연결된 드릴공, 및 상기 동박부에 도금을 위하여 연결된 도금라인이 형성되고, 상기 컴포넌트면과 솔더면 사이에 하나 이상으로 삽입된 내층;이 하나의 유닛으로 구성된 것으로서, 상기 유닛이 복수로 배열되고, 상기 솔더면과 컴포넌트면 또는 내층 중에서 어느 하나의 면에 유닛과 유닛 사이에 주 도금라인이 형성되어 도금이 이루어지도록 설계한 인쇄회로기판 스트립의 도금을 위한 설계구조를 제공한다.According to another aspect of the present invention, there is provided a copper foil part having a circuit pattern formed thereon and a conductive via land, and a component surface on which a semiconductor chip is mounted by a bond finger part formed with wire bonding with the copper foil part; A solder surface having a circuit pattern formed thereon and a copper foil portion having conductive via lands formed thereon, and a solder ball portion fused to solder balls on the copper foil; And a copper foil portion having a circuit pattern formed thereon and a conductive via land formed therein, a drill hole connected to conductive via lands of a component surface and a solder surface formed on the copper foil, and a plating line connected to the copper foil portion for plating. An inner layer inserted between at least one surface and a solder surface; comprising one unit, wherein the units are arranged in plural, and the main plating between the unit and the unit on either the solder surface and the component surface or the inner layer It provides a design structure for the plating of the printed circuit board strip designed to form a line to form a plating.
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또한, 본 발명은, 복수의 유닛이 일정간격으로 배열되고, 회로패턴이 형성된 동박부와 와이어 본딩이 이루어지는 본드핑거부가 형성되며, 반도체 칩이 실장되는 컴포넌트면; 및 컴포넌트면의 이면으로 회로패턴을 형성하는 동박부 및 솔더볼을 융착시키는 솔더볼부를 갖는 솔더면;으로 이루어지며, 상기 각 동박부에는 전도성 비아랜드가 형성되고, 상기 솔더면 또는 컴포넌트면에는 전체 인쇄회로기판 스트립을 도금하기 위한 주 도금라인이 선택적으로 형성된 인쇄회로기판 스트립을 준비하는 단계; 상기 솔더면의 솔더볼부와 컴포넌트면의 본드핑거부는 주 도금라인 또는 각각의 비아랜드를 통해 도금되도록 도금을 실시하는 단계; 도금이 완료된 인쇄회로기판 스트립에 반도체 칩을 컴포넌트면에 실장하고 와이어 본딩(wire bonding)을 실시하는 단계; 솔더면에서 리드를 컷팅(cutting)하고 솔더링(soldering)을 실시하는 단계; 및 절단기(sawing machine)를 이용하여 솔더면 또는 컴포넌트면의 주 도금라인을 따라 층간 편심에 의한 단락으로 발생되는 불량을 제거한 인쇄회로기판 스트립을 절단하는 단계를 포함하여 이루어진 반도체 칩 패키지의 제조방법을 제공한다.In addition, the present invention is a component surface on which a plurality of units are arranged at regular intervals, a copper foil portion on which a circuit pattern is formed, and a bond finger portion on which wire bonding is formed, and on which a semiconductor chip is mounted; And a solder surface having a copper foil portion forming a circuit pattern on the back surface of the component surface and a solder ball portion fusion bonding solder balls, wherein each of the copper foil portions is formed with a conductive via land, and the solder surface or the component surface has an entire printed circuit. Preparing a printed circuit board strip selectively formed with a main plating line for plating the substrate strip; Plating the solder ball portion of the solder surface and the bond finger portion of the component surface to be plated through a main plating line or a respective via land; Mounting a semiconductor chip on a component surface to a plated printed circuit board strip and performing wire bonding; Cutting and soldering the leads at the solder surface; And cutting a printed circuit board strip from the defect caused by the short circuit caused by the eccentricity along the main plating line of the solder surface or component surface by using a sawing machine. to provide.
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이하 본 발명을 첨부된 도면을 참고하면서 좀 더 구체적으로 설명하면 다음과 같다. 그러나, 이러한 구체예는 본 발명의 이해를 돕기 위해 제시된 실시예로서 본 발명의 범주를 한정하지는 않는다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings. However, these embodiments are not intended to limit the scope of the present invention to the examples presented to aid the understanding of the present invention.
먼저, 본 발명에 관하여 도 10의 인쇄회로기판 스트립의 컴포넌트면의 도금라인과, 도 11의 솔더면의 도금라인을 나타내는 확대도를 참조하면, 도 10의 컴포넌트면에는 주 도금라인이 삭제된 상태이고, 도 11의 솔더면에는 주 도금라인이 형성되어 있는 경우를 나타낸 것이다.First, referring to the enlarged view showing the plating line of the component surface of the printed circuit board strip of FIG. 10 and the plating line of the solder surface of FIG. 11 with respect to the present invention, the main plating line is removed from the component surface of FIG. 11 shows a case where the main plating line is formed on the solder surface of FIG.
본 발명에 따른 인쇄회로기판 스트립은 일반적인 인쇄회로기판 스트립과 같이 복수의 유닛이 일정한 간격으로 배열된다.In the printed circuit board strip according to the present invention, a plurality of units are arranged at regular intervals, like a general printed circuit board strip.
각각의 유닛은 회로패턴을 형성하는 동박부와, 나중에 와이어 본딩이 이루어지는 본드핑거부가 형성되며 반도체 칩이 실장되는 컴포넌트면; 및 컴포넌트면의 이면으로 회로패턴을 형성하는 동박부 및 솔더볼을 융착시키는 솔더볼부를 갖는 솔더면으로 이루어진다. 솔더면에는 주 도금라인이 형성되어 있지만, 컴포넌트면에는 주 도금라인이 삭제된 상태를 나타내고 있다. 상기 각 동박부에는 전도성 비아랜드가 형성되어 있다.Each unit includes a copper foil portion forming a circuit pattern, and a bond finger portion on which wire bonding is made later, on which component surfaces on which semiconductor chips are mounted; And a solder surface having a copper foil portion forming a circuit pattern on the back surface of the component surface and a solder ball portion fusion bonding solder balls. The main plating line is formed on the solder surface, but the main plating line is deleted on the component surface. Conductive via lands are formed in the copper foil portions.
더욱이 도 10의 컴포넌트면은 인접하는 유닛과 유닛 사이에 도금라인이 연결되어 있다. 즉 종래에 주 도금라인에 연결되었던 도금라인이 인접하는 유닛의 도전성 비아랜드가 형성된 동박부에 연결되어 있다. 특히 유닛사이에는 가장 인접하는 동박부와 연결하는 것이 바람직하다.Furthermore, the component surface of FIG. 10 has a plating line connected between adjacent units and units. That is, the plating line, which was conventionally connected to the main plating line, is connected to the copper foil portion where the conductive via lands of the adjacent units are formed. In particular, it is preferable to connect with the adjacent copper foil part between units.
따라서, 본 발명에서는 종래의 인쇄회로기판 스트립 설계방식과는 달리, 컴포넌트면에 주 도금라인이 형성되지 않기 때문에, 상기 솔더면의 솔더볼부는 솔더면 주 도금라인을 통해 도금되고, 상기 컴포넌트면의 본드핑거부는 상기 도금된 솔더면의 비아랜드를 통해 도금되며, 상기 솔더면에서 단절되어 있는 솔더볼부는 상기 도금된 컴포넌트면의 비아랜드를 통해 도금된다. 이때, 상기 솔더면에서 스트립의 최외곽 둘레 주변에 위치하는 동박부가 모두 주 도금라인에 연결되어 있어야 한다.Therefore, in the present invention, unlike the conventional printed circuit board strip design method, since the main plating line is not formed on the component surface, the solder ball portion of the solder surface is plated through the solder surface main plating line, the bond of the component surface The finger portion is plated through the via land of the plated solder surface, and the solder ball portion disconnected from the solder surface is plated through the via land of the plated component surface. At this time, all of the copper foils located around the outermost periphery of the strip on the solder surface should be connected to the main plating line.
예를 들면, 도 10 및 도 11을 통해 설명하면 다음과 같다. 도 10에 도시된 바와 같이, 인쇄회로기판 스트립의 컴포넌트면에서, 와이어 본딩이 이루어지는 본드핑거부(80a)에 금 도금을 실시할 때는 도 11의 솔더면의 주 도금라인(30)에서 도 11의 솔더면의 비아랜드(50a)를 거쳐 도 10의 컴포넌트면의 동박부(40a)를 통해서 도 10의 본드핑거부(80a)로 도금이 이루어진다.For example, the following description will be given with reference to FIGS. 10 and 11. As shown in FIG. 10, in the component surface of the printed circuit board strip, when gold plating is performed on the bond finger 80a where the wire bonding is made, the main plating line 30 of the solder surface of FIG. The plating is performed to the bond finger portion 80a of FIG. 10 through the copper foil portion 40a of the component surface of FIG. 10 via the solder land via land 50a.
또한 단절되어 있는 본드핑거부(80b)에 금 도금을 실시할 때는 도 11의 솔더면의 주 도금라인(30)에서 도 11의 솔더면의 비아랜드(50b)를 거쳐 도 10의 본드핑거부(80b)로 도금이 이루어진다.In addition, when gold plating is performed on the broken bond finger 80b, the bond finger of FIG. 10 passes through the main land line 30 of the solder surface of the solder surface of FIG. 11 through the via land 50b of the solder surface of FIG. 80b).
또한, 도 11에 도시된 바와 같이, 인쇄회로기판 스트립의 솔더면에 있어서, 솔더볼이 형성되는 솔더볼부(60d)에 금 도금을 실시하기 위해서는 솔더면 주 도금라인(30)을 통해 직접 도금을 실시하면 된다.In addition, as shown in Figure 11, in the solder surface of the printed circuit board strip, in order to perform gold plating on the solder ball portion 60d on which the solder ball is formed, the plating is performed directly through the solder surface main plating line 30. Just do it.
반면에, 단절되어 있는 또 다른 솔더볼부(60c)에 금 도금을 실시할 경우에는 도 11의 솔더면의 주 도금라인(30)에서 도 11의 솔더면의 비아랜드(50c)를 거쳐 도 10의 컴포넌트면의 동박부(40c)를 통해서 도 10의 컴포넌트면의 동박부(40d)를 경유하여 도 11의 솔더볼부(60c)의 순서로 도금이 이루어진다.On the other hand, in the case where gold plating is performed on another disconnected solder ball part 60c, the main plating line 30 of the solder surface of FIG. 11 passes through the via land 50c of the solder surface of FIG. Plating is carried out in the order of the solder ball part 60c of FIG. 11 via the copper foil part 40c of the component surface of FIG. 10 via the copper foil part 40c of a component surface.
한편, 도면에는 도시되어 있지 않지만, 상기 솔더면에서 전체 스트립의 최외곽 둘레 주변에 위치하는 동박부(13)(도 2에 도시됨)는 주 도금라인(30)에 반드시 연결되어 있는 것이 바람직하다.On the other hand, although not shown in the figure, it is preferable that the copper foil 13 (shown in FIG. 2) located around the outermost periphery of the entire strip on the solder surface is necessarily connected to the main plating line 30. .
이러한 방법으로 인쇄회로기판 스트립을 설계하면, 컴포넌트면에 주 도금라인이 형성되지 않고 솔더면에만 주 도금라인이 형성되지만, 인쇄회로기판 스트립에서 빠짐없이 도금이 완료될 수 있고, 또한 솔더면의 주 도금라인을 따라 통상의 절단기를 이용하여 절단할 때, 단락에 의한 불량이 발생하지 않게 된다.When the printed circuit board strip is designed in this way, the main plating line is formed only on the solder surface without forming the main plating line on the component side, but the plating can be completed without missing the printed circuit board strip, and also the main surface of the solder surface When cutting using a conventional cutter along the plating line, a short circuit does not occur.
이것은 도 12를 참조하면 명확해진다. 종래의 스트립 측단면도인 도 7과는 달리, 본 발명에 따른 도 12의 스트립은 솔더면에 주 도금라인이 존재하기 때문에 통상의 절단부(90)의 폭(200㎛)을 갖는 절단기를 이용하여 절단하여도 컴포넌트면에서는 제품의 패턴에 단락이 발생하지 않는다.This becomes clear with reference to FIG. 12. Unlike the conventional strip side cross-sectional view of FIG. 7, the strip of FIG. 12 according to the present invention is cut using a cutter having a width (200 μm) of a conventional cut 90 because a main plating line exists on the solder surface. Even if the component does not have a short circuit in the product pattern.
본 발명에 따른 인쇄회로기판 스트립에 있어서 각각의 유닛 간격은 200㎛ 이하가 되도록 축소하여도 불량의 발생 없이 반도체 칩 패키지를 생산할 수 있다.In the printed circuit board strip according to the present invention, even if the unit spacing is reduced to 200 μm or less, it is possible to produce a semiconductor chip package without generating a defect.
다음으로, 솔더면에 주 도금라인이 삭제되고, 컴포넌트면에 주 도금라인이 형성된 경우에는 도 13 및 도 14를 참조하면, 도 13의 컴포넌트면에 각각의 유닛(14a, 14b)에 인접하는 도전성 비아랜드(50)가 형성되어 있는 동박부(40)를 주 도금라인(70)에 도금라인(72)으로 연결하여 본드핑거부(80)의 도금이 이루어지도록 한다.Next, when the main plating line is deleted on the solder surface, and the main plating line is formed on the component surface, referring to FIGS. 13 and 14, the conductive surfaces adjacent to the respective units 14a and 14b on the component surface of FIG. The copper foil portion 40 in which the via land 50 is formed is connected to the main plating line 70 by the plating line 72 so that the bond finger 80 may be plated.
그러나 도 14의 솔더면은 주 도금라인이 삭제된 상태이므로, 상기 솔더면의 인접하는 유닛(12a)과 유닛(12b) 사이의 도전성 비아랜드(50)가 형성되어 있는 동박부(40)를 도금라인(32)으로 연결한다. 따라서, 상기 컴포넌트면의 주 도금라인(70)을 거쳐 해당 유닛의 솔더면(12) 및 컴포넌트면(14)에 도전성 비아랜드(50)가 형성된 동박부(40) 및 도금라인(32)을 통하여 솔더볼(60)로의 도금이 이루어지도록 설계한 것이다. 즉 However, in the solder surface of FIG. 14, since the main plating line is deleted, the copper foil portion 40 on which the conductive via land 50 is formed between the adjacent unit 12a and the unit 12b of the solder surface is formed. Connect with line 32. Accordingly, the copper foil part 40 and the plating line 32 having the conductive via land 50 formed on the solder surface 12 and the component surface 14 of the unit via the main plating line 70 of the component surface. It is designed to be plated with the solder ball (60). In other words
예를 들어, 도 13의 인쇄회로기판 스트립의 컴포넌트면(14)에 있어서, 와이어 본딩이 이루어지는 본드핑거부(81)에 금 도금을 실시할 때는 컴포넌트면의 주 도금라인(70)을 통해서 주 도금라인(70)에 연결된 도금라인(72)을 거쳐 각각 도금된다. 그리고 단절되어 있는 본드핑거부(82)는 컴포넌트면의 주 도금라인(70)을 통해서 컴포넌트면의 비아랜드(50) 및 이에 대응하는 솔더면(12)의 동박부(40)에 위치하는 비아랜드(50)를 통해 금 도금이 이루어진다.For example, in the component surface 14 of the printed circuit board strip of FIG. 13, when gold plating is performed on the bond finger 81 formed with wire bonding, the main plating is performed through the main plating line 70 of the component surface. Each is plated via a plating line 72 connected to the line 70. The disconnected bond finger 82 is located at the via land 50 of the component surface and the copper foil 40 of the corresponding solder surface 12 through the main plating line 70 of the component surface. Gold plating is done via 50.
또한, 인쇄회로기판 스트립의 솔더면(12)에 있어서, 인접하는 유닛(12a)과 유닛(12b) 사이를 도금라인(32)으로 각각 연결시켜 솔더볼이 형성되는 솔더볼부(60)에 금(Au) 도금을 실시하기 위해서는 컴포넌트면(14)의 주 도금라인(70)을 통해서 주 도금라인(70)에 연결된 도금라인(72)을 거쳐 컴포넌트면의 비아랜드(50)에 대응하는 솔더면의 동박부(40)에 위치하는 비아랜드(50)를 통해 금 도금이 이루어진다. 그리고 단절되어 있는 솔더볼부(60c)는 컴포넌트면(14)의 주 도금라인(70) 및 도금라인(72)을 통해서 비아랜드(51)가 형성된 동박부(41)를 거쳐 솔더면(12)의 비아랜드(50b) 및 동박부(40b)를 통해 솔더볼부(60c)가 금 도금되도록 한다.Further, in the solder surface 12 of the printed circuit board strip, gold (Au) is connected to the solder ball portion 60 in which solder balls are formed by connecting the adjacent units 12a and 12b to the plating lines 32, respectively. In order to perform plating, copper of the solder surface corresponding to the via land 50 of the component surface is passed through the plating line 72 connected to the main plating line 70 through the main plating line 70 of the component surface 14. Gold plating is performed through the via land 50 located in the thin portion 40. The solder ball portion 60c that is disconnected is formed on the solder surface 12 through the copper foil portion 41 on which the via land 51 is formed through the main plating line 70 and the plating line 72 of the component surface 14. The solder ball part 60c is gold plated through the via land 50b and the copper foil part 40b.
이러한 방법으로 인쇄회로기판 스트립을 설계하면, 솔더면에 주 도금라인이 형성되지 않고 컴포넌트면에만 주 도금라인이 형성되지만, 인쇄회로기판 스트립에서 빠짐없이 도금이 완료될 수 있고, 또한 컴포넌트면의 주 도금라인을 따라 통상의 절단기를 이용하여 절단할 때, 단락에 의한 불량이 발생하지 않게 된다.When the printed circuit board strip is designed in this way, the main plating line is not formed on the solder surface but the main plating line is formed only on the component surface, but the plating can be completed without missing the printed circuit board strip, and also the main surface of the component surface is formed. When cutting using a conventional cutter along the plating line, a short circuit does not occur.
이것은 도 15를 참조하면 명확해진다. 즉 스트립은 컴포넌트면에 주 도금라인이 존재하기 때문에 통상의 절단부의 폭(90)을 갖는 절단기를 이용하여 절단하여도 솔더면에서는 제품의 패턴에 단락이 발생하지 않는 것이다.This becomes clear with reference to FIG. 15. That is, since the strip has a main plating line on the component surface, even if it is cut using a cutter having a width 90 of the normal cut portion, the short circuit does not occur in the pattern of the product on the solder surface.
본 발명에 따른 인쇄회로기판 스트립에 있어서 각각의 유닛 간격은 200㎛ 이하가 되도록 축소하여도 불량의 발생 없이 반도체 칩 패키지를 생산할 수 있다.In the printed circuit board strip according to the present invention, even if the unit spacing is reduced to 200 μm or less, it is possible to produce a semiconductor chip package without generating a defect.
전술한 방법을 통해서 인쇄회로기판 스트립을 도금하기 위하여 일반적인 인쇄회로기판 스트립의 컴포넌트면과 솔더면이 설계되어 있어야 한다.In order to plate the printed circuit board strip by the above-described method, the component surface and the solder surface of the general printed circuit board strip should be designed.
다음은 컴포넌트면과 솔더면 사이에 하나 이상의 내층(inner layer)이 포함된 경우로서, 컴포넌트면과 솔더면의 회로패턴으로는 회로의 설계 및 도금이 용이하게 이룰 수 없는 반도체 칩 패키지인 경우이다. 즉 도 16과 같은 내층이 컴포넌트면과 솔더면의 사이에 내층이 삽입된 경우로서, 내층(16)은 컴포넌트면과 솔더면과의 동일한 위치에 비아랜드가 형성되어 있는 것이 바람직하지만, 필요에 따라 컴포넌트면 또는 솔더면의 비아랜드 중에서 어느 하나와 동일한 위치에 형성되어도 무방하다.The following is a case where one or more inner layers are included between a component surface and a solder surface, and the semiconductor chip package may not be easily designed and plated by circuit patterns of the component surface and the solder surface. That is, when the inner layer is inserted between the component surface and the solder surface as shown in FIG. 16, the inner layer 16 preferably has a via land formed at the same position as the component surface and the solder surface. It may be formed at the same position as any of the via lands on the component surface or the solder surface.
본 발명에서 컴포넌트면과 솔더면 사이에 내층이 포함된 것에 있어서, 회로패턴이 형성되고 도전성 비아랜드가 형성된 동박부, 및 상기 동박부와 와이어 본딩이 이루어지는 본드핑거부가 형성되어 반도체 칩이 실장되는 컴포넌트면; 회로패턴이 형성되고 도전성 비아랜드가 형성된 동박부, 및 상기 동박부에 솔더볼을 융착시키는 솔더볼부가 형성된 솔더면; 및 회로패턴이 형성되고 도전성 비아랜드가 형성된 동박부와, 상기 동박부에 컴포넌트면 및 솔더면의 도전성 비아랜드와 연결된 드릴공, 및 상기 동박부에 도금을 위하여 연결된 도금라인이 형성되고, 상기 컴포넌트면과 솔더면 사이에 하나 이상으로 삽입된 내층;이 하나의 유닛으로 구성된 것으로서, 상기 유닛이 복수로 배열되고, 상기 솔더면과 컴포넌트면 또는 내층 중에서 어느 하나의 면에 유닛과 유닛 사이에 주 도금라인이 형성되어 도금이 이루어지도록 설계한 것이다.In the present invention, the inner layer is included between the component surface and the solder surface, the circuit pattern is formed, the copper foil portion formed with a conductive via land, and the bond finger portion formed by wire bonding with the copper foil portion is formed component is a semiconductor chip is mounted if; A solder surface having a circuit pattern formed thereon and a copper foil portion having conductive via lands formed thereon, and a solder ball portion fused to solder balls on the copper foil; And a copper foil portion having a circuit pattern formed thereon and a conductive via land formed therein, a drill hole connected to conductive via lands of a component surface and a solder surface formed on the copper foil, and a plating line connected to the copper foil portion for plating. An inner layer inserted between at least one surface and a solder surface; comprising one unit, wherein the units are arranged in plural, and the main plating between the unit and the unit on either the solder surface and the component surface or the inner layer It is designed to form a line to form a plating.
이와 같이 내층(16)에는 도 16과 같이 유닛(16a)과 유닛(16b) 사이에 주 도금라인(110)이 형성된 경우와, 도 17과 같이 유닛(16a)과 유닛(16b) 사이에 주 도금라인이 삭제된 경우가 있다. 도 16에서는 주 도금라인(110)을 통하여 도금라인(130)을 거쳐 도전성 비아랜드(122)가 형성된 동박부(120)를 통해 도금이 이루어지도록 한다. 이때, 컴포넌트면 및 솔더면에 주 도금라인이 삭제되고, 내층에만 주 도금라인이 형성된 경우와, 컴포넌트면 및 내층에 주 도금라인이 삭제되고, 솔더면에만 주 도금라인이 형성된 경우, 그리고 내층 및 솔더면에 주 도금라인이 삭제되고, 컴포넌트면에만 주 도금라인이 형성된 경우로 나누어 볼 수 있다. 물론, 하나 이상의 내층이 삽입된 경우라도 컴포넌트면, 내층 및 솔더면 중에서 어느 하나의 면에 주 도금라인이 형성되어야 하고, 그 면의 최외곽의 둘레에는 주 도금라인이 연결된 동박부가 형성되어 있어야 한다.As described above, in the inner layer 16, the main plating line 110 is formed between the unit 16a and the unit 16b as shown in FIG. 16, and the main plating is performed between the unit 16a and the unit 16b as shown in FIG. 17. The line may have been deleted. In FIG. 16, the plating is performed through the copper foil part 120 in which the conductive via land 122 is formed through the plating line 130 through the main plating line 110. At this time, the main plating line is deleted on the component surface and the solder surface, the main plating line is formed only on the inner layer, and the main plating line is deleted on the component surface and the inner layer, and the main plating line is formed only on the solder surface, and the inner layer and The main plating line is deleted on the solder surface, and the main plating line is formed only on the component surface. Of course, even when one or more inner layers are inserted, a main plating line should be formed on any one of a component surface, an inner layer, and a solder surface, and a copper foil portion to which the main plating line is connected should be formed at the outermost periphery of the surface. .
상술한 바와 같이, 컴포넌트면, 솔더면 및 내층 중에서 어느 하나의 면에 주 도금라인이 형성된 경우에는 컴포넌트면의 본드핑거부와 솔더면의 솔더볼부는 해당하는 주 도금라인을 통하여 주 도금라인이 연결된 도금라인, 그리고 컴포넌트면, 솔더면 및 내층에 각각 형성된 도전성 비아랜드가 형성된 동박부를 통하여 용이하게 금 도금을 실시할 수 있을 것이다.As described above, when the main plating line is formed on any one of the component surface, the solder surface, and the inner layer, the bond finger portion of the component surface and the solder ball portion of the solder surface are plated to which the main plating line is connected through the corresponding main plating line. Gold plating may be easily performed through the copper foil portion having the lines and the conductive via lands formed on the component surface, the solder surface, and the inner layer, respectively.
따라서, 컴포넌트면, 솔더면 및 내층 중에서 어느 하나의 면에 주 도금라인이 형성되어 있으므로, 해당하는 면의 주 도금라인을 거쳐 인쇄회로기판 스트립에서 빠짐없이 도금이 완료될 수 있고, 또한 해당하는 면의 주 도금라인을 따라 통상의 절단기를 이용하여 절단할 때, 단락에 의한 불량이 발생하지 않게 된다.Therefore, since the main plating line is formed on any one of the component surface, the solder surface and the inner layer, the plating may be completed on the printed circuit board strip without passing through the main plating line of the corresponding surface, and also the corresponding surface. When cutting using a conventional cutting machine along the main plating line of the defect, the short circuit does not occur.
본 발명에 따른 인쇄회로기판 스트립에 있어서 각각의 유닛 간격은 200㎛ 이하가 되도록 축소하여도 불량의 발생 없이 반도체 칩 패키지를 생산할 수 있다.In the printed circuit board strip according to the present invention, even if the unit spacing is reduced to 200 μm or less, it is possible to produce a semiconductor chip package without generating a defect.
이 경우에는 어느 면에 주 도금라인이 형성되어 있는가에 따라 도금의 실시가 달라질 수 있다.In this case, the implementation of plating may vary depending on which side the main plating line is formed.
도 18은 컴포넌트면과 솔더면의 사이에 삽입되는 내층 유닛을 도시한 것으로, 컴포넌트면과 솔더면에는 주 도금라인이 형성되지 않은 경우이다. 내층의 유닛(16a)과 유닛(16b) 사이에 주 도금라인(110)이 형성된 경우에는 유닛(16a)과 유닛(16b)의 도금라인(130)이 주 도금라인(110)에 연결되어 금 도금이 이루어지도록 되어 있고, 더욱이 컴포넌트면의 본드핑거부와 솔더면의 솔더볼부는 내층의 도전성 비아랜드(122)가 형성된 동박부(120)를 통하여 도금이 이루어진다.FIG. 18 illustrates an inner layer unit inserted between a component surface and a solder surface, in which a main plating line is not formed on the component surface and the solder surface. When the main plating line 110 is formed between the unit 16a and the unit 16b of the inner layer, the plating line 130 of the unit 16a and the unit 16b is connected to the main plating line 110 to be plated with gold. In this way, the bond finger portion of the component surface and the solder ball portion of the solder surface are plated through the copper foil portion 120 in which the conductive via land 122 of the inner layer is formed.
한편, 도 19는 컴포넌트면과 솔더면의 사이에 삽입되는 내층 유닛을 도시한 다른 실시예로서, 내층에는 주 도금라인이 삭제된 상태이고, 컴포넌트면 또는 솔더면 중에서 어느 한 면에 주 도금라인이 형성되어 있는 경우이다. 이 경우에 내층은 인접하는 유닛(16a)과 유닛(16b) 사이에 근접하는 동박부(120)에 도금라인(130)이 연결된 상태를 나타내고 있다. 특히 도금라인(130)이 연결되는 동박부(120)에는 복수의 드릴공(124)이 형성되어 있어 컴포넌트면 또는 솔더면의 비아랜드 또는 드릴공 등을 통하여 도금이 이루어질 수 있도록 한다.On the other hand, Figure 19 is another embodiment showing the inner layer unit is inserted between the component surface and the solder surface, the main plating line is deleted in the inner layer, the main plating line on any one of the component surface or solder surface This is the case. In this case, the inner layer shows a state in which the plating line 130 is connected to the copper foil part 120 adjacent between the adjacent unit 16a and the unit 16b. In particular, a plurality of drill holes 124 are formed in the copper foil part 120 to which the plating lines 130 are connected, so that plating may be performed through via lands or drill holes on component surfaces or solder surfaces.
도 20은 상기 인쇄회로기판 스트립의 도금을 위한 설계방법에서 컴포넌트면의 유닛(14a)과 유닛(14b) 사이에 주 도금라인(70)이 형성된 경우이고, 도 21은 상기 도 20의 컴포넌트면의 유닛과 유닛 사이에 주 도금라인이 삭제된 경우이다. 이는 컴포넌트면의 유닛과 유닛 사이에 주 도금라인이 삭제될 경우에 인접하는 유닛과 유닛 사이를 연결시켜 도금라인(72)을 통하여 비아랜드(50)를 거쳐 도금을 할 수 있도록 하였다. 도 21에서 주 도금라인이 삭제될 경우에 도금라인(72a) 및 도금라인(72b), 그리고 도금라인(72c)의 경우에도 인접하는 유닛의 비아랜드가 형성된 동박부에 연결할 수 있도록 설계하는 것이 바람직하다.FIG. 20 illustrates a case in which the main plating line 70 is formed between the unit 14a and the unit 14b of the component surface in the design method for plating the printed circuit board strip, and FIG. 21 illustrates the component surface of FIG. 20. This is the case when the main plating line is deleted between the unit and the unit. This allows the plating through the via land 50 through the plating line 72 by connecting between the adjacent unit and the unit when the main plating line is deleted between the unit and the unit of the component surface. In the case where the main plating line is deleted in FIG. 21, the plating line 72a, the plating line 72b, and the plating line 72c may be designed to be connected to the copper foil on which the via lands of adjacent units are formed. Do.
도 22는 컴포넌트면에서 유닛(14a)과 유닛(14b) 사이에 주 도금라인(72)이 형성된 경우이다. 이 경우에 제 1유닛(14a)은 주 도금라인(70)에 연결된 상태이지만, 제 2유닛(14b)은 주 도금라인(70)이 연결이 되지 않는 상태의 인쇄회로 패턴이다. 따라서, 도 23에서 컴포넌트면의 유닛(14a)과 유닛(14b) 사이에 주 도금라인이 삭제된 경우에 제 1유닛(14a)의 도금라인(72)이 인접하는 제 2유닛(14b)과 연결을 할 수 없으므로, 제 1유닛(14a)의 도금라인(72)들은 제 1유닛(14a) 내의 비아랜드(50)가 형성되어 있는 동박부(40)에 자체적으로 연결시킬 수 있도록 설계한다.22 shows a case where the main plating line 72 is formed between the unit 14a and the unit 14b in the component plane. In this case, the first unit 14a is connected to the main plating line 70, but the second unit 14b is a printed circuit pattern in which the main plating line 70 is not connected. Accordingly, in FIG. 23, when the main plating line is deleted between the unit 14a and the unit 14b of the component surface, the plating line 72 of the first unit 14a is connected to the adjacent second unit 14b. Since it may not be possible, the plating lines 72 of the first unit 14a are designed to be connected to the copper foil portion 40 on which the via land 50 in the first unit 14a is formed.
도 24는 솔더면(12)에서 솔더볼만 형성되어 있는 솔더볼부(60)는 도금라인(32)을 인출하여 주 도금라인(30) 또는 최외곽의 동박부로 연결하였다. 여기서 도금라인(32)이 인출되지 않은 솔더볼부(60)는 비아랜드(50)를 통하여 컴포넌트면 또는 내층의 비아랜드로부터 도금이 이루어지도록 한 것이다.24, the solder ball portion 60 having only the solder balls formed on the solder surface 12 was pulled out of the plating line 32 and connected to the main plating line 30 or the outermost copper foil portion. Here, the solder ball portion 60, from which the plating line 32 is not drawn, is to be plated from the via surface 50 of the component surface or the inner layer via the via land 50.
도 25는 솔더면(12)에서 솔더볼이 형성되어 있는 솔더볼부(60) 중에서 독립적으로 인출할 수 있는 모든 솔더볼부(60)의 동박부(40)로부터 도금라인(32)을 인출하여 주 도금라인 또는 최외곽의 동박부로 연결한 것이다. 도금라인(32)을 인출할 수 없는 솔더볼부(60)는 비아랜드(50)를 통하여 컴포넌트면 또는 내층의 비아랜드로부터 도금이 이루어지도록 형성한다.25 shows the main plating line by drawing the plating line 32 from the copper foil portions 40 of all the solder ball portions 60 which can be independently drawn out of the solder ball portions 60 in which solder balls are formed on the solder surface 12. Or it is connected to the outermost copper foil. The solder ball part 60 which cannot draw the plating line 32 is formed to be plated from the via surface 50 of the component surface or the inner layer via the via land 50.
도 26은 인접하는 유닛(14a)과 유닛(14b) 사이에 도금라인(72)을 연결한 상태를 나타낸 것으로, 인쇄 회로패턴과 도금라인의 설계시에 제한되는 도금라인의 조건을 제시한 것이다. 즉 도면부호 (M)은 가상의 상단 도금라인 인출을 위한 제한선이고, (N)은 가상의 하단 도금라인의 인출을 위한 제한선이며, (O)는 유닛 사이에 형성되는 주 도금라인이다. 상기 도금라인의 인출 목적은 컴포넌트면, 솔더면, 그리고 내층의 도금라인의 층간 편심을 방지하기 위한 것이고, 제한선(O)에서 제한선(M) 까지의 거리는 150㎛ 이내이고, 제한선(O)에서 제한선(N) 까지의 거리는 150㎛의 가상의 선을 인출하여 도금라인의 인출시에 제한선(M) 또는 제한선(N)을 기준으로 도금라인 인출 접시 구역을 설정한다.FIG. 26 shows a state in which the plating line 72 is connected between the adjacent unit 14a and the unit 14b, and shows the conditions of the plating line limited in the design of the printed circuit pattern and the plating line. That is, reference numeral (M) is a limit line for drawing out the virtual upper plating line, (N) is a limit line for drawing out the virtual lower plating line, and (O) is a main plating line formed between the units. The purpose of drawing out the plating line is to prevent interlayer eccentricity between the component surface, the solder surface, and the inner plating line, and the distance from the limiting line O to the limiting line M is within 150 µm, and the limiting line at the limiting line O. The distance to (N) draws an imaginary line having a thickness of 150 µm and sets the plating line take-out dish area based on the limit line M or the limit line N at the time of drawing out the plating line.
도 27은 전술한 인쇄회로기판 스트립의 도금을 위한 설계방법에 있어서, 컴포넌트면(14)과 솔더면(12) 사이에 하나 이상의 내층(16)이 삽입된 경우에 각 면의 주 도금라인(70)(30)(110) 중에서 어느 하나를 선택적으로 설계하여 형성함으로써, 해당하는 면의 주 도금라인을 거쳐 인쇄회로기판 스트립에서 빠짐없이 도금이 완료될 수 있고, 또한 해당하는 면의 주 도금라인을 따라 통상의 절단기를 이용하여 절단할 때, 단락에 의한 불량이 발생하지 않게 된다.FIG. 27 illustrates a main plating line 70 of each surface when at least one inner layer 16 is inserted between the component surface 14 and the solder surface 12 in the above-described design method for plating the PCB strip. By selectively designing and forming any one of (30) and (110), the plating can be completed on the printed circuit board strip without passing through the main plating line of the corresponding surface, and also the main plating line of the corresponding surface. Therefore, when cutting | disconnecting using a normal cutter, the defect by a short circuit will not arise.
도 28은 본 발명에 의한 인쇄회로기판 스트립의 도금을 위한 설계방법이 적용된 반도체 칩 패키지의 제조방법을 도시한 흐름도이다.28 is a flowchart illustrating a method of manufacturing a semiconductor chip package to which a design method for plating a printed circuit board strip according to the present invention is applied.
먼저, 반도체 칩 패키지의 제조를 위하여 컴포넌트면과 솔더면을 갖는 인쇄회로기판의 스트립을 준비하는 단계를 수행한다. 이때, 컴포넌트면과 솔더면 사이에 하나 이상의 내층이 삽입된 경우에는 내층이 포함된 스트립을 준비한다(S1).First, a step of preparing a strip of a printed circuit board having a component surface and a solder surface for manufacturing a semiconductor chip package is performed. In this case, when at least one inner layer is inserted between the component surface and the solder surface, a strip including the inner layer is prepared (S1).
다음으로, 상기 스트립을 저온에서 짧은 시간동안 균일하고 일정한 에칭표면과 두께를 얻기 위한 하프에칭을 실시한다(S2).Next, the strip is half-etched to obtain a uniform and constant etching surface and thickness for a short time at low temperature (S2).
상기 하프에칭 후에 해당하는 위치에 복수의 홀을 가공하는 드릴로 드릴링하고(S3), 상기 드릴링된 스트립을 수평도금한다(S4).After the half etching, a plurality of holes are drilled at a corresponding position with a drill (S3), and the drilled strip is horizontally plated (S4).
또한, 상기 수평도금된 스트립에 인쇄 회로패턴을 설계한 후(S5), 상기 설계된 회로를 인쇄한다(S6). 상기 인쇄된 스트립에 금 도금하는 실시하고(S7), 상기 금 도금된 스트립에 복수의 홈을 가공하는 라우팅 단계를 실시한다(S8).In addition, after the printed circuit pattern is designed on the horizontally plated strip (S5), the designed circuit is printed (S6). Gold plating is performed on the printed strip (S7), and a routing step of processing a plurality of grooves on the gold-plated strip is performed (S8).
상기 라우팅이 완료된 스트립은 불량여부를 판단하는 검사단계(S9)를 실시함으로써, 반도체 칩 패키지의 제조공정을 완료한다. 이와 같은 반도체 칩 패키지의 제조공정에서 상기 단계(S5) 내지 단계(S7) 사이의 공정은 본 발명에 따른 인쇄회로기판 스트립의 도금을 위한 설계방법을 적용함으로써, 반도체 칩 패키지의 제조시에 불량률을 현저하게 감소시킬 수 있다.By performing the inspection step (S9) to determine whether the strip is completed routing, the semiconductor chip package manufacturing process is completed. In the process of manufacturing the semiconductor chip package, the process between the steps (S5) to (S7) is applied to the design method for plating of the printed circuit board strip according to the present invention, thereby reducing the defect rate at the time of manufacturing the semiconductor chip package Can be significantly reduced.
더욱이 본 발명에서는 복수의 유닛이 일정간격으로 배열되고, 회로패턴이 형성된 동박부와 와이어 본딩이 이루어지는 본드핑거부가 형성되며, 반도체 칩이 실장되는 컴포넌트면; 및 컴포넌트면의 이면으로 회로패턴을 형성하는 동박부 및 솔더볼을 융착시키는 솔더볼부를 갖는 솔더면;으로 이루어진 것에 있어서, 상기 각 동박부에는 전도성 비아랜드가 형성되고, 상기 솔더면 또는 컴포넌트면에는 전체 인쇄회로기판 스트립을 도금하기 위한 주 도금라인이 선택적으로 형성된 인쇄회로기판 스트립을 준비하는 단계를 수행한다.Furthermore, in the present invention, a plurality of units are arranged at regular intervals, a copper foil portion having a circuit pattern and a bond finger portion for wire bonding are formed, and a component surface on which a semiconductor chip is mounted; And a solder surface having a copper foil portion forming a circuit pattern on the back surface of the component surface and a solder ball portion fusion bonding the solder ball. The conductive via land is formed on each of the copper foil portions, and the entire printed surface is formed on the solder surface or the component surface. A step of preparing a printed circuit board strip on which a main plating line for plating the circuit board strip is selectively performed is performed.
상기 솔더면의 솔더볼부와 컴포넌트면의 본드핑거부는 주 도금라인 또는 각각의 비아랜드를 통해 도금되도록 도금을 실시하고, 도금이 완료된 인쇄회로기판 스트립에 반도체 칩을 컴포넌트면에 실장하고 와이어 본딩(wire bonding)을 실시하며, 솔더면에서 리드를 컷팅(cutting)하고 솔더링(soldering)을 실시하고, 절단기(sawing machine)를 이용하여 솔더면 또는 컴포넌트면의 주 도금라인을 따라 층간 편심에 의한 단락으로 발생되는 불량을 제거한 인쇄회로기판 스트립을 절단한다.The solder ball portion of the solder surface and the bond finger portion of the component surface are plated so as to be plated through the main plating line or each via land, and a semiconductor chip is mounted on the component surface on the printed circuit board strip and the wire bonding is performed. bonding), cutting the lead from the solder surface, soldering, and shorting due to eccentricity between layers along the main plating line of the solder surface or component surface using a sawing machine Cut the printed circuit board strip to eliminate any defects.
또한, 복수의 유닛이 일정간격으로 배열되고, 회로패턴이 형성된 동박부와 와이어 본딩이 이루어지는 본드핑거부가 형성되며, 반도체 칩이 실장되는 컴포넌트면; 상기 컴포넌트면의 이면으로 회로패턴이 형성된 동박부 및 솔더볼을 융착시키는 솔더볼부를 갖는 솔더면; 회로패턴이 형성되고 드릴공이 형성된 동박부에 도금을 위하여 연결된 도금라인이 형성되고, 상기 컴포넌트면과 솔더면 사이에 하나 이상으로 삽입된 내층;으로 이루어지며, 상기 각 동박부에는 전도성 비아랜드가 형성되고, 상기 컴포넌트면, 내층 또는 솔더면 중에서 어느 하나에 선택적으로 전체 인쇄회로기판 스트립을 도금하기 위한 주 도금라인이 형성되는 인쇄회로기판 스트립을 준비하는 단계는 실시한 후에 상기 솔더면의 솔더볼부, 내층 또는 컴포넌트면의 본드핑거부는 각각 주 도금라인 또는 비아랜드를 통하여 도금되도록 도금을 실시하는 단계와, 도금이 완료된 인쇄회로기판 스트립에 반도체 칩을 컴포넌트면에 실장하고 와이어 본딩(wire bonding)을 실시하는 단계와, 솔더면에서 리드를 컷팅(cutting)하고 솔더링(soldering)을 실시하는 단계, 및 절단기(sawing machine)를 이용하여 컴포넌트면, 내층 또는 솔더면 중에서 어느 하나에 형성된 주 도금라인을 따라 층간 편심에 의한 단락으로 발생되는 불량을 제거한 인쇄회로기판 스트립을 절단하는 단계를 실시한다. 상기 방법은 컴포넌트면과 솔더면 사이에 하나 이상의 내층이 삽입된 경우의 실시예이다.In addition, a plurality of units are arranged at regular intervals, a copper foil portion having a circuit pattern and a bond finger portion for wire bonding is formed, the component surface on which the semiconductor chip is mounted; A solder surface having a copper foil portion having a circuit pattern formed on the back surface of the component surface and a solder ball portion for fusion welding the solder ball; A plating pattern is formed and a plating line connected for plating is formed on the copper foil formed with the drill hole, and an inner layer inserted into at least one between the component surface and the solder surface; and the conductive via land is formed on each copper foil. And preparing a printed circuit board strip having a main plating line for selectively plating the entire printed circuit board strip on any one of the component surface, the inner layer, and the solder surface, after the solder ball portion and the inner layer of the solder surface. Alternatively, the bond finger on the component surface may be plated to be plated through the main plating line or via land, respectively. Cutting and soldering the leads at the solder surface; Using the cutting (sawing machine) performs the step of cutting the main plating line for printed circuit board strip to remove defects caused by short circuit due to the interlayer in accordance with the eccentric formed on one of a surface, the inner layer or solder surface components. The method is an embodiment where one or more inner layers are inserted between the component and solder surfaces.
이와 같이 본 발명의 인쇄회로기판 스트립의 도금을 위한 설계방법에 의하여 제조된 반도체 칩 패키지와, 반도체 칩 패키지의 제조방법에 의하여 제조된 반도체 칩 패키지도 본 발명에 포함됨은 자명하다.As described above, the semiconductor chip package manufactured by the design method for plating the printed circuit board strip and the semiconductor chip package manufactured by the method for manufacturing the semiconductor chip package are also included in the present invention.
본 발명에 따라 설계된 인쇄회로기판 스트립을 이용하여 반도체 칩 패키지를 제조하면, 인쇄회로기판 스트립의 솔더면과 컴포넌트면에 포함된 주 도금라인의 층간 편심 문제가 완전히 해결되어 절단기를 이용하여 스트립을 절단할 때에 발생 가능한 단락(short)의 문제가 없어 양품의 반도체 칩 패키지를 생산할 수 있다. 또한 인쇄회로기판 스트립의 층간 편심 문제가 없으므로 스트립의 절단시에 단락 발생이 없기 때문에 유닛 간격을 좁혀 스트립당 개취수를 향상시킬 수 있다.When manufacturing a semiconductor chip package using a printed circuit board strip designed according to the present invention, the problem of the interlayer eccentricity of the main plating line included in the solder surface and component surface of the printed circuit board strip is completely solved to cut the strip using a cutter. In this case, there is no short circuit problem that can occur, and thus a good semiconductor chip package can be produced. In addition, since there is no problem of interlayer eccentricity of the printed circuit board strip, there is no short circuit when cutting the strip, so the unit spacing can be narrowed to improve the number of pieces per strip.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of the present invention will be apparent from the appended claims.
도 1은 종래에 인쇄회로기판 스트립에 복수의 유닛이 일정간격으로 배열되어 있는 상태를 도시한 개략도,1 is a schematic diagram showing a state in which a plurality of units are conventionally arranged on a printed circuit board strip at regular intervals;
도 2는 인쇄회로기판 스트립에 배열된 복수의 유닛의 간격을 축소시켜 스트립에 대한 개취수를 향상시킨 상태를 도시한 하부면(솔더면)의 개략도,FIG. 2 is a schematic view of a bottom surface (solder surface) showing a state in which a gap between a plurality of units arranged on a printed circuit board strip is reduced to improve the number of pieces of the strip;
도 3은 도 2의 인쇄회로기판 스트립의 상부면(컴포넌트면) 개략도,3 is a schematic view of the upper surface (component surface) of the printed circuit board strip of FIG.
도 4는 도 2의 인쇄회로기판 스트립의 솔더면의 A부 확대도,4 is an enlarged view of a portion A of the solder surface of the printed circuit board strip of FIG.
도 5는 도 3의 인쇄회로기판 스트립의 컴포넌트면의 B부 확대도,5 is an enlarged view of a portion B of the component surface of the printed circuit board strip of FIG.
도 6은 도 4 및 도 5의 하부면(솔더면)과 상부면(컴포넌트면)을 갖는 인쇄회로기판 스트립을 오버랩하여 도시한 스트립 확대도,6 is an enlarged view illustrating a strip overlapping a printed circuit board strip having a lower surface (solder surface) and an upper surface (component surface) of FIGS. 4 and 5;
도 7은 컴포넌트면과 솔더면의 층간 편심(misalignment) 상태를 나타낸 측면개략도,7 is a side schematic view showing a misalignment state between a component surface and a solder surface;
도 8은 컴포넌트면과 솔더면의 층간 편심이 발생한 인쇄회로기판 스트립을 엑스레이(X-ray) 촬영한 사진,8 is an X-ray photograph of a printed circuit board strip having an interlayer eccentricity between a component surface and a solder surface;
도 9는 컴포넌트면과 솔더면의 층간 편심이 발생하지 않은 인쇄회로기판 스트립을 엑스레이(X-ray) 촬영한 사진,FIG. 9 is an X-ray photograph of a printed circuit board strip having no interlayer eccentricity between a component surface and a solder surface.
도 10은 본 발명에 따른 인쇄회로기판 스트립의 컴포넌트면의 확대도,10 is an enlarged view of a component surface of a printed circuit board strip according to the present invention;
도 11은 본 발명에 따른 인쇄회로기판 스트립의 솔더면의 확대도,11 is an enlarged view of a solder surface of a printed circuit board strip according to the present invention;
도 12는 도 10 및 도 11의 인쇄회로기판 스트립의 측면개략도,12 is a side schematic view of the printed circuit board strip of FIGS. 10 and 11;
도 13은 본 발명에 따른 다른 실시예로 인쇄회로기판 스트립의 컴포넌트면의 확대도,13 is an enlarged view of a component surface of a printed circuit board strip in another embodiment according to the present invention;
도 14는 본 발명에 따른 다른 실시예로 인쇄회로기판 스트립의 솔더면의 확대도,14 is an enlarged view of a solder surface of a printed circuit board strip according to another embodiment of the present invention;
도 15는 도 13 및 도 14의 인쇄회로기판 스트립의 측면개략도,15 is a side schematic view of the printed circuit board strips of FIGS. 13 and 14;
도 16 및 도 18은 인쇄회로기판 스트립의 내층에 주 도금라인이 형성된 경우를 나타낸 확대도,16 and 18 are enlarged views showing a case where a main plating line is formed on an inner layer of a printed circuit board strip;
도 17 및 도 19는 인쇄회로기판 스트립의 내층에 주 도금라인이 삭제된 경우를 나타낸 확대도,17 and 19 are enlarged views showing the case where the main plating line is deleted in the inner layer of the printed circuit board strip;
도 20 및 도 22는 인쇄회로기판 스트립의 컴포넌트면에 주 도금라인이 형성된 경우를 나타낸 확대도,20 and 22 are enlarged views illustrating a case where a main plating line is formed on a component surface of a printed circuit board strip;
도 21 및 도 23은 인쇄회로기판 스트립의 컴포넌트면에 주 도금라인이 삭제된 경우를 나타낸 확대도,21 and 23 are enlarged views showing the case where the main plating line is deleted on the component surface of the printed circuit board strip;
도 24 및 도 25는 인쇄회로기판 스트립의 솔더면에 도금라인을 인출하는 방법을 설계한 확대도,24 and 25 are enlarged views for designing a method for drawing a plating line to a solder surface of a printed circuit board strip;
도 26은 인쇄회로기판 스트립의 컴포넌트면에 도금라인의 설계시에 제한되는 도금라인의 조건을 제시한 확대도,FIG. 26 is an enlarged view showing the conditions of the plating line limited in the design of the plating line on the component surface of the printed circuit board strip; FIG.
도 27은 인쇄회로기판 스트립의 하나 이상의 내층이 포함된 경우의 측면개략도,27 is a schematic side view when one or more inner layers of a printed circuit board strip are included;
도 28은 본 발명에 의한 인쇄회로기판 스트립의 도금을 위한 설계방법이 적용된 반도체 칩 패키지의 제조방법을 도시한 흐름도.28 is a flowchart illustrating a method of manufacturing a semiconductor chip package to which a design method for plating a printed circuit board strip according to the present invention is applied.
♣ 도면의 주요부분에 대한 부호의 설명 ♣♣ Explanation of symbols for main part of drawing ♣
10: 인쇄회로기판 스트립(strip) 20: 인쇄회로기판 유닛(unit)10: printed circuit board strip 20: printed circuit board unit
30: 솔더면 주 도금라인 40: 동박부30: solder surface main plating line 40: copper foil
50: 비아랜드(via land) 60: 솔더볼(solder ball)부50: via land 60: solder ball portion
70: 컴포넌트면 주 도금라인 80: 본드핑거(bond finger)부70: component surface main plating line 80: bond finger portion
90: 절단부 100: 단락(short) 발생지역90: cutout 100: short-circuit generating area
110: 내층 주 도금라인110: inner layer main plating line
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