KR100482473B1 - Method for displaying a 4:3 mode picture on a 16:9 display panel - Google Patents

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Abstract

화상 데이터의 손실 없이도 16:9 디스플레이 패널에서 4:3 모드의 화상을 디스플레이하는 방법이 개시된다. 본 발명은 제1 클록으로 16:9 모드의 화면을 디스플레이하며, 고정된 1 수평 주기를 갖는 16:9 디스플레이 패널에서 4:3 모드의 화면을 디스플레이하는 방법에 있어서, 상기 1 수평 주기는 상기 제1 클록보다 작은 주파수를 갖는 제2 클록으로 RGB 신호를 상기 디스플레이 패널로 제공하는 단계와, 상기 제1 클록보다 큰 주파수를 갖는 제3 클록으로 블랭크 신호를 상기 디스플레이 패널로 제공하는 단계를 구비한다. A method of displaying an image in 4: 3 mode on a 16: 9 display panel without loss of image data is disclosed. The present invention provides a method of displaying a 16: 9 mode screen with a first clock, and displaying a 4: 3 mode screen on a 16: 9 display panel having a fixed one horizontal period. Providing an RGB signal to the display panel at a second clock having a frequency less than one clock, and providing a blank signal to the display panel at a third clock having a frequency greater than the first clock.

Description

16:9 디스플레이 패널에서 4:3 모드의 화면을 디스플레이하는 방법{METHOD FOR DISPLAYING A 4:3 MODE PICTURE ON A 16:9 DISPLAY PANEL}How to display a 4: 3 mode screen on a 16: 9 display panel {METHOD FOR DISPLAYING A 4: 3 MODE PICTURE ON A 16: 9 DISPLAY PANEL}

본 발명은 디스플레이 방법에 관한 것으로서, 특히 16:9 디스플레이 패널에서 4:3 모드의 화면을 디스플레이하는 방법에 관한 것이다. 본 발명은 16:9 와이드(WIDE) 액정 표시 장치 또는 텔레비전 등에 적용될 수 있다. The present invention relates to a display method, and more particularly, to a method of displaying a 4: 3 mode screen on a 16: 9 display panel. The present invention can be applied to a 16: 9 wide liquid crystal display or a television.

16:9 액정 표시 장치의 경우, 지금까지는 4:3 모드의 화면을 지원하지 않거나 4;3 모드의 화면을 지원하더라도 완벽히 지원하는 것이 아니라, 일부의 데이터를 버림으로써 4:3 모드를 지원하였다. In the case of a 16: 9 liquid crystal display, a 4: 3 mode screen is not supported until now, or a 4: 3 mode screen is not fully supported, but the 4: 3 mode is supported by discarding some data.

도 1은 기존의 16:9 디스플레이 패널에서 16:9 모드의 화면을 디스플레이할 때의 타이밍 관계를 도시한 도면이다. 입력신호가 NTSC(national television system committee)인 경우 1 필드(field)당 라인 수는 262.5이며, 1초당 60필드를 내보내게 된다. 그러므로 수평선 주파수는 (262.5 라인/필드) ×(60 필드/초) = 15750 라인/초가 된다. 그래서 1 라인에 할당되는 시간은 63.5㎲ 이다. 63.5㎲ 에는 수평귀선(水平歸線)을 위한 시간이 포함되어 있으므로, 실제 1 라인에서 주사되는 시간은 50.01㎲ 가 된다. 50.01㎲ 동안 480개의 픽셀에 데이터를 보내 줄려면 클록 주파수는 480/50.01㎲ = 9.59㎒ 가 필요하다. 도 1에 도시되어 있는 바와 같이, 수평동기신호(Hsync)가 뜬 후, 12.96㎲ 후에 9.59㎒ 의 속도로 데이터를 뿌려 주면 16:9 의 화면을 볼 수 있다. 1 is a diagram illustrating a timing relationship when displaying a 16: 9 mode screen on a conventional 16: 9 display panel. If the input signal is NTSC (national television system committee), the number of lines per field is 262.5, and 60 fields are emitted per second. Therefore, the horizontal frequency becomes (262.5 lines / field) x (60 fields / second) = 15750 lines / second. So the time allotted to one line is 63.5 ms. Since 63.5 ㎲ includes time for horizontal retracement, the actual time scanned in one line is 50.01 ㎲. The clock frequency needs to be 480 / 50.01 Hz = 9.59 MHz to send data to 480 pixels during 50.01 Hz. As shown in Figure 1, after the horizontal synchronization signal (Hsync) is displayed, after 12.96 kHz sprinkling data at a rate of 9.59 MHz, you can see a 16: 9 screen.

해상도가 480 ×324인 QVGA급 와이드 패널(wide panel) 액정 표시 장치의 경우, 16:9 모드의 화면을 표시할 때에는 1 수평 주기 동안 480 픽셀의 RGB 데이터를 뿌려주나, 4:3 모드의 화면을 표시할 때에는 120 픽셀의 RGB 데이터는 버리고 360 도트만의 RGB 데이터를 뿌려주었다. 따라서 방송국 등으로부터 수신되는 화상 데이터 전체를 표시 장치에 표시할 수 없는 문제점이 있었다. A QVGA-class wide panel liquid crystal display with a resolution of 480 × 324 displays 480 pixels of RGB data for one horizontal period when displaying a 16: 9 mode screen, but displays a 4: 3 mode screen. When displaying, RGB data of 120 pixels was discarded and only 360 dots of RGB data were scattered. Therefore, there has been a problem that the entire display of image data received from a broadcasting station or the like cannot be displayed on the display device.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로서, 화상 데이터의 손실 없이도 16:9 디스플레이 패널에서 4:3 모드의 화상을 디스플레이하는 방법을 제공하는 것을 목적으로 한다. An object of the present invention is to provide a method of displaying an image of 4: 3 mode on a 16: 9 display panel without losing image data.

이러한 목적을 이루기 위한 본 발명은 제1 클록으로 16:9 모드의 화면을 디스플레이하며, 고정된 1 수평 주기를 갖는 16:9 디스플레이 패널에서 4:3 모드의 화면을 디스플레이하는 방법에 있어서, 상기 1 수평 주기는 상기 제1 클록보다 작은 주파수를 갖는 제2 클록으로 RGB 신호를 상기 디스플레이 패널로 제공하는 단계와, 상기 제1 클록보다 큰 주파수를 갖는 제3 클록으로 블랭크 신호를 상기 디스플레이 패널로 제공하는 단계를 구비하는 것을 특징으로 한다. 상기 제1 수평 주기 동안 상기 디스플레이 패널의 1 수평 주사선이 상기 RGB 신호와 상기 블랭크 신호로 모두 채워질 정도로 상기 제3 클록의 주파수가 상기 제1 클록의 주파수보다 크다. According to an aspect of the present invention, there is provided a method of displaying a 16: 9 mode screen with a first clock and displaying a 4: 3 mode screen on a 16: 9 display panel having a fixed horizontal period. The horizontal period may include providing an RGB signal to the display panel as a second clock having a frequency smaller than the first clock, and providing a blank signal to the display panel as a third clock having a frequency greater than the first clock. Characterized in that it comprises a step. The frequency of the third clock is greater than the frequency of the first clock such that one horizontal scanning line of the display panel is filled with both the RGB signal and the blank signal during the first horizontal period.

이와 같은 본 발명의 구성에 의하면, 19:9 디스플레이 패널에서 RGB 데이터를 전혀 버리지 않고서도 4:3 모드의 화면을 디스플레이하는 것이 가능해진다. 이로써 4:3 모드에 익숙한 소비자들로 하여금 화면 비율을 자유롭게 선택하도록 할 수 있다. According to the configuration of the present invention as described above, it is possible to display a 4: 3 mode screen without discarding RGB data at all in the 19: 9 display panel. This allows consumers who are familiar with 4: 3 mode to freely choose the aspect ratio.

바람직하게는, 상기 제2 클록의 주파수는 상기 제1 클록의 주파수의 3/4 배이고, 상기 제3 클록의 주파수는 상기 제1 클록의 주파수의 3/2 배이다. 또한 상기 제1 수평 주기에서 상기 디스플레이 패널에 표시되는 블랭크 신호는 상기 RGB 신호의 양측에 실질적으로 균등하게 배치된다. 또한 상기 1 수평 주사선이 480 픽셀인 경우, 상기 RGB 신호는 상기 디스플레이 패널 중앙의 360 픽셀에 표시되고, 상기 블랭크 신호는 상기 디스플레이 패널의 양 측면에 60 픽셀씩 표시된다. Preferably, the frequency of the second clock is 3/4 times the frequency of the first clock and the frequency of the third clock is 3/2 times the frequency of the first clock. In addition, the blank signal displayed on the display panel in the first horizontal period is disposed substantially equally on both sides of the RGB signal. In addition, when the one horizontal scanning line is 480 pixels, the RGB signal is displayed at 360 pixels in the center of the display panel, and the blank signal is displayed at 60 pixels on both sides of the display panel.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다. 설명의 일관성을 위하여 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소 및 신호를 가리키는 것으로 사용한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; In the drawings, the same reference numerals are used to refer to the same or similar components and signals for the sake of consistency of description.

도 2는 본 발명의 일 실시예에 의해 16:9 디스플레이 패널에서 4:3 모드의 화면을 디스플레이할 때의 타이밍 관계를 도시한 도면이다. 도 1을 참조하여 설명한 바와 같은 16:9 디스플레이 패널에서 4:3 모드의 화면을 디스플레이하는 것은 360 픽셀에만 데이터를 보내고 나머지 120 픽셀은 블랭크(blank) 처리를 함으로써 구현될 수 있다. 다시 말해 신호(BLK)를 만들어 신호(BLK)가 로우인 구간에서는 기준전위(POLC)를 디스플레이 패널에 뿌려 주고, 신호(BLK)가 하이인 구간에서는 RGB 데이터를 뿌려 준다. 다만 1 라인을 위해 할당된 시간이 63.5㎲ 이고, 실제 데이터가 들어가는 시간은 50.01㎲ 이므로, 360 픽셀에 50.01㎲ 동안 데이터를 뿌려 주어야 하므로 도 2에 도시되어 있는 바와 같이, RGB 데이터는 7.2㎒ 의 속도로 뿌려 주어야 하며, 나머지 픽셀에는 13.5㎲ 동안 기준전위(POLC)가 들어가야 하므로 14.4㎒의 클록으로 뿌려 주어야 한다. FIG. 2 is a diagram illustrating a timing relationship when displaying a 4: 3 mode screen on a 16: 9 display panel according to one embodiment of the present invention. Displaying a 4: 3 mode screen in a 16: 9 display panel as described with reference to FIG. 1 may be implemented by sending data only to 360 pixels and blanking the remaining 120 pixels. In other words, the signal BLK is generated, and when the signal BLK is low, the reference potential POLC is scattered on the display panel. In the period where the signal BLK is high, the RGB data is sprayed. Since the time allotted for one line is 63.5 ms and the actual data is 50.01 ms, the data must be sprinkled for 360 pixels for 50.01 ms, so as shown in FIG. 2, the RGB data has a speed of 7.2 MHz. The remaining pixels must be clocked with a clock of 14.4 MHz, because the potential is to enter the reference potential (POLC) for 13.5 ㎲.

메인 클록으로서 28.8㎒을 이용하고, 메인 클록을 2 분주함으로써 14.4㎒을 만들고, 메인 클록을 4 분주함으로써 7.2㎒을 만든다. 그리고 메인 클록을 3 분주함으로써 16:9 모드의 화면을 표시하기 위한 9.6㎒의 클록을 만든다. 28.8 MHz is used as the main clock, 14.4 MHz is made by dividing the main clock into two, and 7.2 MHz is made by dividing the main clock into four. By dividing the main clock into three, a 9.6 MHz clock is displayed to display a 16: 9 mode screen.

하지만 신호(BLK)가 로우일 때 기준전위(POLC)를 데이터로, 신호(BLK)가 하이일 때 RGB 신호를 데이터로 취할 수 있는 논리회로가 필요하다. 이것은 도 3에 도시되어 있는 바와 같이 멀티플렉서를 이용한 논리 회로로 구현될 수 있다. 도 3은 본 발명에 따라 디스플레이 패널로 RGB 신호와 블랭크 신호를 제공하는 멀티플렉서의 회로도이다. 도 3에서 제어단자(A, B, C)에는 신호(BLK)가 인가되고, 입력단자(0X, 0Y, 0Z)에는 기준전위(POLC)가 인가되며, 입력단자(1X, 1Y, 1C)에는 R, G, B 신호가 각각 인가된다. However, a logic circuit capable of taking the reference potential POLC as data when the signal BLK is low and the RGB signal as data when the signal BLK is high is required. This may be implemented as a logic circuit using a multiplexer as shown in FIG. 3 is a circuit diagram of a multiplexer for providing RGB and blank signals to a display panel in accordance with the present invention. In FIG. 3, the signal BLK is applied to the control terminals A, B, and C, the reference potential POLC is applied to the input terminals 0X, 0Y, and 0Z, and is applied to the input terminals 1X, 1Y, and 1C. R, G, and B signals are applied respectively.

도 3에서, 인에이블 신호(INH)가 하이 레벨이면 인버터(306)에 의해 반전되어 로우 레벨의 신호가 NAND 게이트(308a 내지 308f)의 입력단자로 인가되므로 NAND 게이트(308a 내지 308f)는 신호(BLK)의 레벨에 상관없이 항상 하이 레벨의 신호를 출력하고, 이 하이 레벨의 신호는 논리 레벨 변환기(310)에 의해 적절하게 레벨이 변환되어 전송 게이트(312a 내지 312f)로 제공된다. 전송 게이트(312a 내지 312f)는 제어단자(CTR)로 하이 레벨의 신호가 인가되면 턴오프되어 입력단자(IN)로 인가되는 신호가 출력단자(OUT)로부터 출력되지 못하도록 하며, 로우 레벨의 신호가 인가되면 턴온되어 입력단자(IN)로 인가되는 신호가 출력단자(OUT)로부터 출력되도록 한다. 따라서 인에이블 신호(INH)가 하이 레벨이면 멀티플렉서(300)의 출력단자(X-COM, Y-COM, Z-COM)로 아무런 신호도 출력되지 않고, 인에이블 신호(INH)가 로우 레벨일 때 비로소 멀티플렉서(300)는 인에이블된다.In FIG. 3, when the enable signal INH is at the high level, the inverter 306 is inverted so that the low level signal is applied to the input terminals of the NAND gates 308a to 308f. Regardless of the level of BLK), a high level signal is always output, and the high level signal is appropriately level converted by the logic level converter 310 and provided to the transfer gates 312a to 312f. The transfer gates 312a to 312f are turned off when a high level signal is applied to the control terminal CTR to prevent a signal applied to the input terminal IN from being output from the output terminal OUT. When applied, the signal is turned on so that a signal applied to the input terminal IN is output from the output terminal OUT. Therefore, when the enable signal INH is at the high level, no signal is output to the output terminals X-COM, Y-COM, and Z-COM of the multiplexer 300, and when the enable signal INH is at the low level. Finally, the multiplexer 300 is enabled.

인에이블 신호(INH)가 로우 레벨인 경우, 신호(BLK)가 하이 레벨이면 인버터(302a 내지 302c)에 의해 로우 레벨로 반전된 신호가 NAND 게이트(308a, 308c, 308e)로 인가되고, 다시 인버터(304a, 304b, 304c)에 의해 하이 레벨로 반전된 신호가 NAND 게이트(308b, 308d, 308f)로 인가된다. 따라서 NAND 게이트(308a, 308c, 308e)는 하이 레벨의 신호를 출력하므로 전송 게이트(312a, 312c, 312e)는 턴오프되고, NAND 게이트(308b, 308d, 308f)는 로우 레벨의 신호를 출력하므로 전송 게이트(312b, 312d, 312f)는 턴온되어, 멀티플렉서(300)의 출력단자(X-COM, Y-COM, Z-COM)로 각각 R, G, B 신호가 출력된다. 반면 신호(BLK)가 로우 레벨이면 전송 게이트(312a, 312c, 312e)가 턴온되고, 전송 게이트(312b, 312d, 312f)가 턴오프되므로, 멀티플렉서(300)의 출력단자(X-COM, Y-COM, Z-COM)로 기준전위(POLC)가 출력된다. When the enable signal INH is at the low level, when the signal BLK is at the high level, a signal inverted to the low level by the inverters 302a to 302c is applied to the NAND gates 308a, 308c, and 308e, and then again to the inverter. The signals inverted to high levels by 304a, 304b, and 304c are applied to the NAND gates 308b, 308d, and 308f. Therefore, the NAND gates 308a, 308c, and 308e output high-level signals, so the transfer gates 312a, 312c, and 312e are turned off, and the NAND gates 308b, 308d, and 308f output low-level signals. The gates 312b, 312d, and 312f are turned on to output R, G, and B signals to the output terminals X-COM, Y-COM, and Z-COM of the multiplexer 300, respectively. On the other hand, when the signal BLK is at a low level, the transfer gates 312a, 312c, and 312e are turned on, and the transfer gates 312b, 312d, and 312f are turned off, so that the output terminals X-COM and Y− of the multiplexer 300 are turned off. The reference potential (POLC) is output to COM, Z-COM).

액정 모듈의 구동 방법이 라인 반전(line inversion)일 경우, 기준전위(POLC)는 도 4에 도시되는 바와 같이 1 수평 주기마다 반전하는 교류 형태의 파형으로 되며, 신호(BLK)가 로우 레벨일 때 하이 레벨의 기준전위가 들어오므로 기준전위(POLC)와 같은 데이터가 들어오게 된다. 하지만 소오스 구동기(source driver)에서 1 수평 주기마다 늦게 데이터를 뿌려 주므로, 실질적으로 액정에 걸리는 전압은 가장 크게 걸리게 된다. 따라서 액정 모듈이 정상 화이트 모드(Normaly White Mode)이면 블랙으로 보이게 될 것이다. 결론적으로 신호(BLK)가 로우 레벨이면 블랙 데이터가, 신호(BLK)가 하이 레벨이면 RGB 데이터가 들어오게 된다. When the driving method of the liquid crystal module is line inversion, the reference potential POLC becomes an AC waveform inverting every horizontal period as shown in FIG. 4, and when the signal BLK is at a low level. Since a high level reference potential comes in, data such as reference potential (POLC) comes in. However, since the source driver spreads data late every one horizontal period, the voltage applied to the liquid crystal is substantially the greatest. Therefore, if the liquid crystal module is in Normal White Mode, it will appear black. As a result, black data is input when the signal BLK is low level, and RGB data is input when the signal BLK is high level.

여기서 설명된 실시예들은 본 발명을 당업자가 용이하게 이해하고 실시할 수 있도록 하기 위한 것일 뿐이며, 본 발명의 범위를 한정하려는 것은 아니다. 따라서 당업자들은 본 발명의 범위 안에서 다양한 변형이나 변경이 가능함을 주목하여야 한다. 본 발명의 범위는 원칙적으로 후술하는 특허청구범위에 의하여 정하여진다.The embodiments described herein are merely intended to enable those skilled in the art to easily understand and practice the present invention, and are not intended to limit the scope of the present invention. Therefore, those skilled in the art should note that various modifications or changes are possible within the scope of the present invention. The scope of the invention is defined in principle by the claims that follow.

이와 같은 본 발명의 구성에 의하면, 19:9 디스플레이 패널에서 RGB 데이터를 전혀 버리지 않고서도 4:3 모드의 화면을 디스플레이하는 것이 가능해진다. 이로써 4:3 모드에 익숙한 소비자들로 하여금 화면 비율을 자유롭게 선택하도록 할 수 있다. According to the configuration of the present invention as described above, it is possible to display a 4: 3 mode screen without discarding RGB data at all in the 19: 9 display panel. This allows consumers who are familiar with 4: 3 mode to freely choose the aspect ratio.

도 1은 기존의 16:9 디스플레이 패널에서 16:9 모드의 화면을 디스플레이할 때의 타이밍 관계를 도시한 도면.1 is a diagram showing a timing relationship when displaying a 16: 9 mode screen on a conventional 16: 9 display panel.

도 2는 본 발명의 일 실시예에 의해 16:9 디스플레이 패널에서 4:3 모드의 화면을 디스플레이할 때의 타이밍 관계를 도시한 도면.2 is a diagram illustrating a timing relationship when displaying a 4: 3 mode screen on a 16: 9 display panel according to one embodiment of the present invention;

도 3은 본 발명에 따라 디스플레이 패널로 RGB 신호와 블랭크 신호를 제공하는 멀티플렉서의 회로도.3 is a circuit diagram of a multiplexer for providing RGB and blank signals to a display panel in accordance with the present invention.

도 4는 도 3의 기준전위(POLC)의 파형도.4 is a waveform diagram of a reference potential (POLC) of FIG. 3.

Claims (8)

제1 클록으로 16:9 모드의 화면을 디스플레이하며, 고정된 1 수평 주기를 갖는 16:9 디스플레이 패널에서 4:3 모드의 화면을 디스플레이하는 방법에 있어서,A method of displaying a 16: 9 mode screen with a first clock and displaying a 4: 3 mode screen on a 16: 9 display panel having a fixed horizontal period, the method comprising: 상기 1 수평 주기는The 1 horizontal period is 상기 제1 클록보다 작은 주파수를 갖는 제2 클록으로 RGB 신호를 상기 디스플레이 패널로 제공하는 단계와,Providing an RGB signal to the display panel at a second clock having a frequency less than the first clock; 상기 제1 클록보다 큰 주파수를 갖는 제3 클록으로 블랭크 신호를 상기 디스플레이 패널로 제공하는 단계를 구비하며, Providing a blank signal to the display panel at a third clock having a frequency greater than the first clock; 상기 제2 클록의 주파수는 상기 제1 클록의 주파수의 3/4 배이고, 상기 제3 클록의 주파수는 상기 제1 클록의 주파수의 3/2 배인 것을 특징으로 하는 디스플레이 방법.And the frequency of the second clock is 3/4 times the frequency of the first clock and the frequency of the third clock is 3/2 times the frequency of the first clock. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제1 수평 주기에서 상기 디스플레이 패널에 표시되는 블랭크 신호는 상기 RGB 신호의 양측에 실질적으로 균등하게 배치되는 것을 특징으로 하는 디스플레이 방법.And a blank signal displayed on the display panel in the first horizontal period is disposed substantially equally on both sides of the RGB signal. 제 1 항에 있어서,The method of claim 1, 상기 제1 수평 주기 동안 상기 디스플레이 패널의 1 수평 주사선이 상기 RGB 신호와 상기 블랭크 신호로 모두 채워질 정도로 상기 제3 클록의 주파수가 상기 제1 클록의 주파수보다 큰 것을 특징으로 하는 디스플레이 방법.And the frequency of the third clock is greater than the frequency of the first clock such that one horizontal scanning line of the display panel is filled with both the RGB signal and the blank signal during the first horizontal period. 제 4 항에 있어서,The method of claim 4, wherein 상기 1 수평 주사선이 480 픽셀인 경우, 상기 RGB 신호는 상기 디스플레이 패널 중앙의 360 픽셀에 표시되고, 상기 블랭크 신호는 상기 디스플레이 패널의 양 측면에 60 픽셀씩 표시되는 것을 특징으로 하는 디스플레이 방법.And when the first horizontal scanning line is 480 pixels, the RGB signal is displayed at 360 pixels in the center of the display panel, and the blank signal is displayed at 60 pixels on both sides of the display panel. 삭제delete 삭제delete 삭제delete
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