KR100477319B1 - 티원/이원 변환기 - Google Patents

Abstract

본 발명은 T1/E1 변환기에 관한 것으로, T1 신호를 E1 신호로 변환시켜 주거나 또는 E1 신호를 T1 신호로 변환시켜 주는 기능을 제공한다. 또한, 본 발명의 T1/E1 변환기는 이중화 기능이 가능하기 때문에 안정적으로 시스템을 동작시킬 수 있는 효과가 있다.

이를 구현하기 위한 본 발명에 의한 T1/E1 변환기는 T1 신호를 입/출력하고, 입력된 T1 신호로부터 기준 클럭을 추출하는 제 1 IC 칩 회로부; E1 신호를 입/출력하고, 입력된 E1 신호로부터 기준 클럭을 추출하는 제 2 IC 칩 회로부; 상기 제 1 IC 칩 회로부로부터 기준 클럭을 수신하여 장애 여부를 검출하고 장애가 발생한 기준 클럭을 자동 복구하는 기준 클럭 감시 제어부; 상기 기준 클럭 감시 제어부의 출력 신호에 의해 상기 제 1 IC 칩 회로부로부터 수신된 기준 클럭에서 기준 클럭을 선택하는 기준 클럭 선택부; 상기 제 1 또는 제 2 IC 칩 회로부를 통해 입력된 T1 신호 또는 E1 신호에 포함된 품질 정보 등급을 변환하여 상기 제 1 또는 제 2 IC 칩 회로부를 통해 출력되는 T1 신호 또는 E1 신호에 포함시켜 출력하는 품질정보 처리부; 상기 제 1 및 제 2 IC 칩 회로부의 동작을 입/출력되는 이중화 기능을 위한 신호에 의해 제어하는 출력 제어부; 상기 기준 클럭 선택부로부터 기준 클럭을 수신하여 이 기준 클럭에 동기된 클럭을 상기 제 2 IC 칩 회로부로 발생하는 제 1 동기 클럭 생성부; 및 상기 제 2 IC 칩 회로부로부터 기준 클럭을 수신하여 이 기준 클럭에 동기된 클럭을 상기 제 1 IC 칩 회로부로 발생하는 제 2 동기 클럭 생성부를 포함하는 것을 특징으로 한다.

Description

티원/이원 변환기{T1/E1 CONVERTER}

본 발명은 티원(T1)/이원(E1) 변환기(Converter)에 관한 것으로, 특히 T1 신호를 E1 신호로 변환시켜 주거나 또는 E1 신호를 T1 신호로 변환시켜 주는 T1/E1 변환기에 관한 것이다.

일반적으로, 다중화(Multiplexing)는 하나의 회선 또는 전송로를 분할하여 개별적으로 독립된 신호를 동시에 송수신할 수 있는 다수의 통신로(채널)를 구성하는 기술로서, 대표적인 다중화 방식으로는 하나의 회선을 다수의 주파수 대역으로 분할하여 다중화하는 주파수 분할 다중 방식(Frequency Division Multiplexing: FDM)과 하나의 회선을 다수의 아주 짧은 시간 간격(time interval)으로 분할하여 다중화하는 시분할 다중 방식(Time Division Multiplexing: TDM) 등이 있다.

상기 시분할 다중 방식(TDM)을 이용한 TDM 전송 시스템은 음성 전송을 기본으로 하는 디지털 전송 시스템이다. 다수의 음성을 한 개의 채널로 전송하는 TDM 시스템은 한국, 미국 및 일본 등지에서 사용하는 T1(또는 DS1: Digital Signaling 1)과 유럽 등지에서 사용하는 E1이 있다.

도 1은 T1 전송신호의 프레임 형태를 나타낸 도면으로서, T1 디지털 시스템은 24명의 사용자, 즉 통신회선을 동시에 수용할 수 있는 24채널의 음성을 다중화하는 전송 장비이다. 상기 T1 디지털 시스템은 약 4㎑의 대역폭을 갖는 음성을 8㎑로 표본화(Sampling)하고, 각각의 표본을 8비트로 부호화(Coding)하는 펄스 부호화 변조(Pulse Code Modulation: 이하'PCM) 시스템이다. 따라서 1명의 사용자가 음성 신호를 전송하는 속도는 8㎑×8bit인 64Kbps가 된다.

상기 24개의 시간 채널(또는 슬롯)이 다중화되어 한 개의 프레임을 구성하고, 각각의 채널은 8비트로 부호화된다. 이때, 한 채널의 7비트는 음성 신호의 정보이고, 1bit는 동기신호로 이용된다. 또한 각 프레임간의 동기화를 위한 프레임 동기비트가 1비트 추가되어, 결국 T1 디지털 시스템은 도 1과 같이, 24 음성 채널 × 8비트 채널 부호화를 하여 192비트가 되고, 상기 192비트와 프레임 동기비트인 1비트를 더하여 193비트가 1 프레임이 되며, 초당 8000 프레임 × 프레임 당 193비트를 하여, 1.544Mbps[=(8비트×24 + 1비트)×8㎑]가 된다. 결국 1.544Mbps의 전송 속도를 갖는 프레임의 구조를 T1 또는 DS1이라고 하며, 디지털 계층화의 가장 기본적인 형태를 구성하게 된다.

도 2는 E1 전송신호의 프레임 형태를 나타낸 도면으로서, ITU-T 표준안 G.732에서 권고되고 있는 E1 시스템은 유럽전신전화위원회(CEPT)에서 구성한 유럽식 디지털 전송 시스템이다.

상기 E1 시스템은 32채널의 음성을 다중화 하는 것으로서, 각각의 시간 채널은 8비트로 구성되고, 0번 채널(타임슬롯 0번)은 동기용으로 사용되고, 16번 채널은 통신망 제어신호 전송용으로 사용되고 있다. 그러므로 전체 채널 중에 30개 채널이 순수한 정보 전송용으로 사용되어 기본 전송 속도가 2.048Mbps(32채널×8비트×8㎑)가 된다. 상기 T1 시스템의 신호 방식과 비교하여, 상기 E1 시스템에서는 하나의 전송로 당 6개의 통신회선을 더 수용할 수 있고, 또한 그 구성에 있어서도, 통신 회선용의 데이터 전송채널과는 별도로 신호 전송용 채널을 따로 가지고 있기 때문에 완전 채널 확보(Clear Channel Capability)를 제공해주고 있다. 즉, 상기 T1 시스템에서는 별도의 신호 전송용 채널을 가지고 있지 못하기 때문에 통신 회선의 데이터 전송 중간에 신호용의 정보를 끼워 넣지 못하고 있다. 따라서 상기 E1 신호 방식은 전송로의 경제성뿐만 아니라 정보통신 사회의 실현을 위해 추진되고 있는 종합정보 통신망(ISDN)을 구현하기에도 T1 신호 방식보다 유리하기 때문에 현재 T1 방식을 사용하고 있는 국가에서도 대부분 E1의 적용을 검토하고 있다.

현재 상기 E1 시스템과 T1 시스템의 구성은 원칙적으로 상호 호환이 되지 않고, 각각 전 세계적으로 크게 구별되어 사용되고 있지만, 국내에서는 종래에는 T1 시스템을 사용하였으나, 최근에 국내 디지털 전송 시스템 표준안이 E1 계열로 전환되어 새롭게 구성되는 전화국의 음성전송 시스템은 모두 E1 계열로 설치되고 있다. 예를 들어, 국내에서 1991년 7월부로 PCM 1차군 신호 표준이 T1 신호에서 E1 신호로 전환되었고, 독자적인 T1과 E1 접속 기술을 이용하여 두 시스템간의 호환성을 모색하여 왔다.

상기 T1 신호 방식을 E1 신호 방식으로 전환하는 데에는 경제적으로나 시간적으로 가장 어려운 것이 T1 신호 전송로를 E1 신호 전송로로 교체하는 것이다. 이때 PCM 다중화 된 신호를 장거리로 보내기 위해 일정 거리마다 전송 신호의 감쇠를 보상시켜주는 라인리피터(Line Repeater)를 설치하여야 하는데, E1 신호 방식은 T1 신호 방식보다 더 높은 주파수로 정보를 보내기 때문에 전송신호의 감쇠 정도가 T1 신호 방식보다 심하다.

예를 들어, 0.65mm 케이블을 이용할 경우 전송손실은T1의 경우 14.04㏈/㎞이고, E1의 경우는 16.22㏈/㎞이기 때문에 E1 신호 방식의 라인리피터의 간격은 T1 신호 방식보다 짧은 것이 보통이고, 상기 E1을 적용하기 위해서는 종래의 라인리피터 간격을 재조정하거나, E1 신호에 맞는 전송선로를 새로 만들어야 한다. 또한 종래의 T1 라인리피터를 그대로 사용하기 위해서는 E1 신호를 보다 멀리 보내고 받을 수 있는 보다 고가 및 고 신뢰성의 E1 신호 전송 장비와 E1 라인리피터를 사용하여야 한다.

따라서, 종래에는 도 3에 도시된 바와 같이, A 중계기와 B 중계기간에 각각 T1/E1 변환장치(1)(3)를 사용하여 전송신호를 변환하여 사용하고 있다. 즉, 다수의 T1 라인리피터(2)로 연결되는 T1 전송로를 그대로 사용할 수 있는 T1/E1 변환장치(1,3)를 사용하고 있으며, 여기에서 상기 T1/E1 변환장치(1)(3)는 각각 송신부 및 수신부로 구성된다.

도 4는 종래의 기술에 T1/E1 신호 변환의 개념을 나타내는 도면으로서, 상단이 T1/E1 변환장치의 송신부(4)(5)(6)이고, 하단이 수신부(7)(8)(9)이다. 예를 들어, 송신부에서는 T1 전송로를 사용하기 위해 직렬로 전송되는 E1 신호를 디프레이머(Deframer)(4)에 의해 32 채널의 병렬데이터로 분해하고, 32 채널의 E1 신호를 T1 신호로 변환하는 T1/E1 변환부(5)를 통해 24 채널의 T1 신호로 변환하며, T1 프레이머(6)에 의해 직렬 신호로 다시 변환한 후에 T1 전송로를 통해 전송한다. 마찬가지로, 수신부에서는 T1 전송로를 통해 전송되어온 신호가 T1 디프레이머(7), T1/E1 변환부(8), E1 프레이머(9)를 거쳐 E1 신호로 변환하며, 이때 상기 T1/E1 변환부(5)(8)는 CPU의 제어신호(Control)에 의해 제어된다.

이와 같이, 종래에는 상기 E1 시스템과 T1 시스템이 상호 호환이 되지 않고, 나라별로 각각 다르게 사용하기 때문에, 외국산 광전송장비들을 국내에서 사용할 경우 장비의 입력신호들이 국내에서 사용하는 장비의 입력신호들과 부합되지 않아 국내 시장에서 사용하기 어려운 문제점이 있었다.

따라서, 외국산 장비들을 국내 광전송장비 시장에 사용 가능하도록 입력신호들을 변환해 주는 장치가 절실히 필요하였다.

본 발명의 목적은 상기 문제점을 해결하기 위하여 이루어진 것으로, T1 신호를 E1 신호로 변환시켜 주거나 또는 E1 신호를 T1 신호로 변환시켜 주는 T1/E1 변환기를 제공하는데 있다.

또한, 본 발명의 다른 목적은 T1 신호가 입력되면 이 T1 신호에 동기 된 E1 신호로 변환하고 상기 T1 신호에 실려서 전송된 품질정보(SSM)를 변환된 상기 E1 신호에 함께 실어서 출력하고, E1 신호가 입력되면 이 E1 신호에 동기 된 T1 신호로 변환하고 상기 E1 신호에 실려서 전송된 품질정보(SSM)를 변환된 상기 T1 신호에 함께 실어서 출력하는 T1/E1 변환기를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 의한 T1/E1 변환기는,

T1 신호를 입/출력하고, 입력된 T1 신호로부터 기준 클럭을 추출하는 제 1 IC 칩 회로부;

E1 신호를 입/출력하고, 입력된 E1 신호로부터 기준 클럭을 추출하는 제 2 IC 칩 회로부;

상기 제 1 IC 칩 회로부로부터 기준 클럭을 수신하여 장애 여부를 검출하고 장애가 발생한 기준 클럭을 자동 복구하는 기준 클럭 감시 제어부;

상기 기준 클럭 감시 제어부의 출력 신호에 의해 상기 제 1 IC 칩 회로부로부터 수신된 기준 클럭에서 기준 클럭을 선택하는 기준 클럭 선택부;

상기 제 1 또는 제 2 IC 칩 회로부를 통해 입력된 T1 신호 또는 E1 신호에 포함된 품질 정보 등급을 변환하여 상기 제 1 또는 제 2 IC 칩 회로부를 통해 출력되는 T1 신호 또는 E1 신호에 포함시켜 출력하는 품질정보 처리부;

상기 제 1 및 제 2 IC 칩 회로부의 동작을 입/출력되는 이중화 기능을 위한 신호에 의해 제어하는 출력 제어부;

상기 기준 클럭 선택부로부터 기준 클럭을 수신하여 이 기준 클럭에 동기된 클럭을 상기 제 2 IC 칩 회로부로 발생하는 제 1 동기 클럭 생성부; 및

상기 제 2 IC 칩 회로부로부터 기준 클럭을 수신하여 이 기준 클럭에 동기된 클럭을 상기 제 1 IC 칩 회로부로 발생하는 제 2 동기 클럭 생성부를 포함하는 것을 특징으로 한다.

상기 제 1 IC 칩 회로부는 상기 T1 신호의 데이터를 처리하고 기준으로 사용되는 기준 클럭을 추출하는 T1 프레머; 상기 T1 신호의 입력 또는 출력을 인터페이스하며 입력 신호의 장애를 검출하는 라인 인터페이스 유니트; 및 상기 T1 신호의 출력을 제어하는 릴레이를 포함하는 것을 특징으로 한다.

상기 제 2 IC 칩 회로부는 상기 E1 신호의 데이터를 처리하고 기준으로 사용되는 기준 클럭을 추출하는 E1 프레머; 상기 E1 신호의 입력 또는 출력을 인터페이스하며 입력 신호의 장애를 검출하는 라인 인터페이스 유니트; 및 상기 E1 신호의 출력을 제어하는 릴레이를 포함하는 것을 특징으로 한다.

상기 제 1 동기 클럭 생성부는 상기 기준 클럭 선택부로부터 수신된 기준 클럭의 위상차를 검출하고, 이 검출된 위상차 신호를 저 대역 여파하는 위상 오차 검출부 및 저역 통과 필터부; 상기 저역 통과 필터부로부터 수신된 기준 클럭을 아날로그 신호로 변환하는 디지털/아날로그 변환부; 상기 디지털/아날로그 변환부의 출력 신호를 수신하여 위상차를 보상하는 전압 조정 발진기; 및 상기 전압 조정 발진기의 출력 신호를 분주하여 상기 위상 오차 검출부 및 저역 통과 필터부와 상기 제 2 IC 칩 회로부로 출력하는 분주기를 포함하는 것을 특징으로 한다.

상기 제 1 동기 클럭 생성부로부터 출력된 기준 클럭을 수신하여 이 기준 클럭에 동기된 클럭을 상기 제 2 IC 칩 회로부로 발생하는 제 3 동기 클럭 생성부를 더 포함하는 것을 특징으로 한다.

상기 제 3 동기 클럭 생성부는 상기 제 1 동기 클럭 생성부의 분주기로부터 수신된 기준 클럭을 저 대역 여파하여 출력하는 저역 통과 필터부; 상기 저역 통과 필터부로부터 수신된 기준 클럭을 수신하여 위상차를 보상하는 전압 조정 발진기; 및 상기 전압 조정 발진기의 출력 신호를 분주하여 상기 제 2 IC 칩 회로부 및 상기 저역 통과 필터부로 출력하는 분주기를 포함하는 것을 특징으로 한다.

상기 제 2 동기 클럭 생성부는 상기 제 2 IC 칩 회로부로부터 제 1 기준 클럭을 수신하여 이 제 1 기준 클럭에 동기된 클럭을 상기 제 1 IC 칩 회로부로 발생하는 제 2-1 동기 클럭 생성부; 및 상기 제 2 IC 칩 회로부로부터 제 2 기준 클럭을 수신하여 이 제 2 기준 클럭에 동기된 클럭을 상기 제 1 IC 칩 회로부로 발생하는 제 2-2 동기 클럭 생성부를 포함하는 것을 특징으로 한다.

상기 제 2-1 및 제 2-2 동기 클럭 생성부는 상기 제 2 IC 칩 회로부로부터 수신된 기준 클럭을 저 대역 여파하여 출력하는 저역 통과 필터부; 상기 저역 통과 필터부로부터 수신된 기준 클럭을 수신하여 위상차를 보상하는 전압 조정 발진기; 및 상기 전압 조정 발진기의 출력 신호를 분주하여 상기 제 1 IC 칩 회로부 및 상기 저역 통과 필터부로 출력하는 분주기를 각각 포함하는 것을 특징으로 한다.

이하, 첨부도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다. 참고로, 본 발명과 종래의 도면에 있어서 동일한 기능과 구성을 갖는 구성요소에 한해서는 동일한 도면부호를 사용하기로 한다.

도 5는 본 발명에 의한 T1/E1 변환기의 구성을 나타낸 블록도이다.

본 발명에 의한 T1/E1 변환기는 도 5에 도시된 바와 같이, 제 1 IC 칩 회로부(10), 기준 클럭 선택부(11), 기준 클럭 감시 제어부(12), 품질정보 처리부(13), 출력 제어부(14), 제 2 IC 칩 회로부(20), 동기 클럭 생성부(30), 위상 오차 검출부 및 저역 통과 필터부(31), 디지털(D)/아날로그(A) 변환부(32), 전압 조정 발진기(VCO)(33), 분주기(34), 동기 클럭 생성부(40), 저역 통과 필터(LPF)(41), 전압 조정 발진기(VCO)(42), 분주기(43), 동기 클럭 생성부(50), 저역 통과 필터(LPF)(51), 전압 조정 발진기(VCO)(52), 분주기(53), 동기 클럭 생성부(60), 저역 통과 필터(LPF)(61), 전압 조정 발진기(VCO)(62), 분주기(63)를 포함하여 구성된다.

상기 제 1 IC 칩 회로부(10)는 T1 신호를 입력(T1ARX, T1BRX) 또는 출력(T1ATX, T1BTX)하고, 입력된 T1 신호로부터 기준 클럭을 추출한다. 상기 제 1 IC 칩 회로부(10)는 T1 프레머(Framer), 라인 인터페이스 유니트(Line Interface Unit), 릴레이를 포함하여 구성된다. 여기서, 상기 T1 신호(T1ARX, T1BRX)는 상기 제 1 IC 칩 회로부(10)로 입력되는 T1 2 채널 신호이고, 상기 T1 신호(T1ATX, T1BTX)는 상기 제 1 IC 칩 회로부(10)에서 출력되는 T1 2 채널 신호이다.

상기 T1 프레머(Framer)(도시되지 않음)는 T1 신호의 프레임을 처리하기 위한 부분으로, T1 신호의 데이터를 처리하고 기준으로 사용되는 기준 클럭(8KHz)을 추출하는 역할을 수행한다.

상기 라인 인터페이스 유니트(도시되지 않음)는 입, 출력되는 T1 또는 E1 신호의 인터페이스를 수행하기 위한 부분으로 입력 신호의 장애 등을 검출한다.

또한, 상기 릴레이(도시되지 않음)는 출력신호를 제어하는 기능을 수행한다.

상기 기준 클럭 선택부(11)는 상기 기준 클럭 감시 제어부(12)의 출력 신호에 의해 상기 제 1 IC 칩 회로부(10)로부터 기준 클럭 신호를 수신하여 입력 기준 클럭을 선택한다.

상기 기준 클럭 감시 제어부(12)는 상기 제 1 IC 칩 회로부(10)로부터 기준 클럭 신호를 수신하여 이 기준 클럭 신호의 장애 여부를 감시하며, 장애 여부에 의해 절체 및 위상보전 기능을 자동적으로 수행 할 수 있도록 제어한다. 또한, 장애가 발생한 기준 클럭은 그 복구여부를 감지한 후 자동으로 복구한다. 장애가 발생할 시에 E1 신호의 출력은 일정 시간(예를 들면, 10초) 이후에 제어되고, T1 신호의 출력은 즉시 제어된다.

상기 품질정보 처리부(13)는 다른 시스템으로부터 입력되어지는 E1 신호 또는 T1 신호에 실려진 품질 정보(SSM) 등급을 변환하여 출력되는 E1 신호 또는 T1 신호에 그대로 실어 보내는 기능을 수행한다.

상기 출력 제어부(14)는 이중화 기능을 위한 신호(ACTA, ACTB)를 입력 또는 출력하며, 상기 제 1 및 제 2 IC 칩 회로부(10)(20)의 동작을 제어한다. 여기서, 상기 출력 제어부(14)로 입력되는 상기 ACTA 신호는 다른 T1/E1 변환기가 정상 상태(Active) 인지를 나타내는 신호이고, 상기 출력 제어부(14)에서 출력되는 ACTB 신호는 현재 T1/E1 변환기가 정상 상태(Active) 인지를 나타내는 신호이다.

상기 이중화 기능이란 T1/E1 변환기가 고장이 생길 경우 다른 T1/E1 변환기가 그 기능을 수행하도록 기능을 절체 시키는 동작을 말한다. 이 때, 이중화 기능이 필요한 이유는 1개의 T1/E1 변환기가 고장이 발생되더라도 다른 T1/E1 변환기에 의해 시스템이 동작이 되므로 시스템을 안정적으로 동작시킬 수 있기 때문이다.

상기 제 2 IC 칩 회로부(20)는 E1 신호를 입력(E1ARX, E1BRX) 또는 출력(E1ATX, E1BTX)하고, 입력된 E1 신호로부터 기준 클럭을 추출한다. 상기 제 2 IC 칩 회로부(20)는 E1 프레머(Framer), 라인 인터페이스 유니트(Line Interface Unit), 릴레이를 포함하여 구성된다. 여기서, 상기 E1 신호(E1ARX, E1BRX)는 상기 제 1 IC 칩 회로부(10)로 입력되는 E1 2 채널 신호이고, 상기 E1 신호(E1ATX, E1BTX)는 상기 제 1 IC 칩 회로부(10)에서 출력되는 E1 2 채널 신호이다.

상기 E1 프레머(Framer)(도시되지 않음)는 E1 신호의 프레임을 처리하기 위한 부분으로, E1 신호의 데이터를 처리하고 기준으로 사용되는 기준 클럭(8KHz)을 추출하는 역할을 수행한다.

상기 라인 인터페이스 유니트(도시되지 않음)는 입, 출력되는 E1 또는 T1의 인터페이스를 수행하기 위한 부분으로 입력신호의 장애 등을 검출한다.

또한, 상기 릴레이(도시되지 않음)는 출력신호를 제어하는 기능을 수행한다.

상기 동기 클럭 생성부(30)는 상기 기준 클럭 선택부(11)에서 출력된 기준 클럭 신호를 수신하여 이 기준 클럭 신호에 동기된 클럭 신호를 생성하여 출력한다. 상기 동기 클럭 생성부(30)는 위상 오차 검출부 및 저역 통과 필터부(31), 디지털(D)/아날로그(A) 변환부(32), 전압 조정 발진기(VCO)(33), 분주기(34)를 포함하며, 정상(Normal) 상태 모드, 위상 보전(Holdover) 모드, 자체 발진(Free running) 모드로 동작한다.

상기 정상(Normal) 상태 모드에서는 수신된 두 개의 T1 신호 중에서 상기 기준 클럭 선택부(11)에서 선택된 기준 클럭 신호에 동기된 클럭 신호를 발생한다.

상기 위상 보전(Holdover) 모드에서는 기준 클럭 신호에 이상이 발생되었을 때 더 이상의 위상 추적 없이 지금까지의 위상을 가진 클럭 신호를 발생한다.

상기 자체 발진(Free running) 모드에서는 외부로부터 입력되는 기준 클럭 신호가 없을 때에는 상기 전압 조정 발진기(33)에서 고정된 클럭 신호를 발생한다.

상기 위상 오차 검출부(31)는 상기 기준클럭 선택부(11)에서 출력된 기준 클럭 신호와 상기 분주기(34)에서 출력된 동기 클럭 신호를 수신하여 이 두 신호의 위상차를 검출한 신호를 발생한다.

상기 위상 오차 검출부(31)에서 위상차를 검출하는 방법은 상기 기준 클럭 신호와 상기 동기 클럭 신호를 각각 분주하여 1 Kb/s의 비교 클럭을 생성하고, 두 클럭간의 위상차를 38.88 Mb/s의 클럭으로 검출하여 16 비트(Bits)로 보고한다. 이 때, 검출 주기는 1 msec가 되며, 1 KHz마다 인터럽트를 발생하여 검출된 오차를 보고한다. 1 KHz로 분주된 두 클럭의 상승 모서리를 비교하여 동기 클럭이 빠르면 'LEAD' 신호를, 느리면 'LAG' 신호를 발생한다. 오차 계수기는 비교 신호가 'LEAD(LAG)' 신호일 때 정(부) 계수를 수행하며, 그 값을 씨피유(CPU)(도시되지 않음)에서 읽어 가면 초기화된다.

그리고, 상기 저역 통과 필터부(31)는 상기 위상 오차 검출부(14)에서 검출된 위상차 신호를 저 대역 여파하여 출력한다.

상기 저역 통과 필터부(31)는 일차의 디지털 필터로 구현되며, 필터의 표본 주기는 상기 위상 오차 검출부(31)의 검출 주기와 같으며 필터의 계수는 상기 동기 클럭 생성부(30)의 동작 모드에 따라 선택되어진다. 초기 시동시 기준 클럭과 동기 클럭간에 발생되는 큰 위상차를 방지하기 위하여 상기 저역 통과 필터부(31)는 비교적 큰 값의 비례 계수와 적분 계수를 가져야 하며, 검출된 위상 오차가 일정 범위 내로 작아지면 계수 값을 작게 하여 동기 클럭을 안정화한다.

상기 디지털(D)/아날로그(A) 변환부(32)는 상기 위상 오차 검출부 및 저역 통과 필터부(31)에서 출력된 디지털 신호를 수신하여 아날로그 신호로 변환한 후 출력한다.

상기 전압 조정 발진기(VCO)(33)는 상기 디지털(D)/아날로그(A) 변환부(32)에서 출력된 신호를 수신하여 상기 위상 오차 검출부(31)에서 검출된 위상차를 보상하여 출력한다. 상기 전압 조정 발진기(VCO)(33)는 예를 들어 12V의 전원으로 구동되어 38.88 Mb/sec의 중심 주파수와 15 ppm의 주파수 조정 범위를 갖는다.

상기 분주기(34)는 상기 전압 조정 발진기(33)의 출력 신호를 수신하여 n 분주 시킨 신호를 상기 위상 오차 검출부 및 저역 통과 필터부(31)로 출력한다.

상기 동기 클럭 생성부(30)는 상기 위상 오차 검출부(31)에서 검출된 위상차를 보상하기 위하여, 위상차를 상기 저역 통과 필터부(31)에서 저 대역 여파한 후 상기 디지털(D)/아날로그(A) 변환부(32)를 통하여 전압 조정 발진기(33)의 조정 전압을 생성한다.

상기 동기 클럭 생성부(40)는 상기 동기 클럭 생성부(30)의 분주기(34)와 상기 제 2 IC 칩 회로부(20) 사이에 접속되며, 저역 통과 필터(41), 전압 조정 발진기(VCO)(42), 분주기(43)로 구성된다. 상기 동기 클럭 생성부(40)는 상기 위상 오차 검출부(31)에서 검출된 위상차를 보상하기 위하여, 상기 분주기(34)로부터 수신된 신호를 상기 저역 통과 필터부(41)에서 저 대역 여파한 후 상기 전압 조정 발진기(42)에서 조정 전압을 생성한 다음 상기 분주기(43)를 통해 분주하여 상기 제 2 IC 칩 회로부(20)로 출력한다. 상기 분주기(43)의 출력 신호는 상기 저역 통과 필터부(41)에 피드백되어 입력된다.

상기 동기 클럭 생성부(50)는 상기 제 2 IC 칩 회로부(20)와 상기 제 1 IC 칩 회로부(10) 사이에 접속되며, 저역 통과 필터(51), 전압 조정 발진기(VCO)(52), 분주기(53)로 구성된다. 상기 동기 클럭 생성부(50)는 상기 제 2 IC 칩 회로부(20)에서 출력된 E1 신호를 상기 저역 통과 필터부(51), 상기 전압 조정 발진기(52) 및 상기 분주기(53)를 통해 상기 제 1 IC 칩 회로부(10)로 출력한다. 그리고, 상기 분주기(53)의 출력 신호는 상기 저역 통과 필터부(51)에 피드백되어 입력된다.

끝으로, 상기 동기 클럭 생성부(60)는 상기 제 2 IC 칩 회로부(20)와 상기 제 1 IC 칩 회로부(10) 사이에 접속되며, 저역 통과 필터(61), 전압 조정 발진기(VCO)(62), 분주기(63)로 구성된다. 상기 동기 클럭 생성부(60)는 상기 제 2 IC 칩 회로부(20)에서 출력된 E1 신호를 상기 저역 통과 필터부(61), 상기 전압 조정 발진기(62) 및 상기 분주기(63)를 통해 상기 제 1 IC 칩 회로부(10)로 출력한다. 그리고, 상기 분주기(63)의 출력 신호는 상기 저역 통과 필터부(61)에 피드백되어 입력된다.

본 발명에 의한 T1/E1 변환기는 두 개의 T1 입력 신호에 실려 있는 클럭을 상기 기준 클럭 선택부(11)에 의해 선택하여 상기 동기 클럭 생성부(30)를 거쳐 이에 동기된 두 개의 E1 신호로 출력한다. 또한, 두 개의 E1 입력 신호에 실려 있는 클럭을 각각 T1 신호로 동기 변환하여 출력한다. 이 때, T1 또는 E1 신호에 포함되어있는 품질 정보(SSM)는 품질순위에 준하여 각각 변환된다.

그리고, T1 또는 E1 입력 신호는 장애여부, 품질순위에 따라 자동으로 비복귀 절체가 이루어진다.

이상과 같은 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

이상에서 설명한 바와 같이, 본 발명에 의한 T1/E1 변환기는, T1 신호가 입력되면 이 T1 신호에 동기 된 E1 신호로 변환하고 상기 T1 신호에 실려서 전송된 품질정보(SSM)를 변환된 상기 E1 신호에 함께 실어서 출력하고, E1 신호가 입력되면 이 E1 신호에 동기 된 T1 신호로 변환하고 상기 E1 신호에 실려서 전송된 품질정보(SSM)를 변환된 상기 T1 신호에 함께 실어서 출력한다. 따라서, T1 신호를 E1 신호로 변환시켜 주거나 또는 E1 신호를 T1 신호로 변환시켜 줄 수 있는 효과가 있다.

또한, 본 발명에 의한 T1/E1 변환기는 이중화 기능이 가능하기 때문에 안정적으로 시스템을 동작시킬 수 있는 효과가 있다.

도 1은 일반적인 T1 전송신호의 프레임 형태를 나타낸 도면

도 2는 일반적인 E1 전송신호의 프레임 형태를 나타낸 도면

도 3은 종래의 T1/E1 변환기를 통해 두 중계국이 신호를 전송하는 것을 설명하기 위한 블록도

도 4는 종래의 T1/E1 변환기의 동작을 설명하기 위한 블록도

도 5는 본 발명에 의한 T1/E1 변환기의 구성을 나타낸 블록도

<도면의 주요 부분에 대한 부호의 설명>

10 : 제 1 IC 칩 회로부 11 : 기준 클럭 선택부

12 : 기준 클럭 감시 제어부 13 : 품질정보 처리부

14 : 출력 제어부 20 : 제 2 IC 칩 회로부

30 : 동기 클럭 생성부

31 : 위상 오차 검출부 및 저역 통과 필터부

32 : 디지털(D)/아날로그(A) 변환부 33 : 전압 조정 발진기(VCO)

40 : 동기 클럭 생성부 41 : 저역 통과 필터(LPF)

42 : 전압 조정 발진기(VCO) 43 : 분주기

50 : 동기 클럭 생성부 51 : 저역 통과 필터(LPF)

52 : 전압 조정 발진기(VCO) 53 : 분주기

60 : 동기 클럭 생성부 61 : 저역 통과 필터(LPF)

62 : 전압 조정 발진기(VCO) 63 : 분주기

Claims (8)

1. T1/E1 변환기에 있어서,

   T1 신호를 입/출력하고, 입력된 T1 신호로부터 기준 클럭을 추출하는 제 1 IC 칩 회로부;

   E1 신호를 입/출력하고, 입력된 E1 신호로부터 기준 클럭을 추출하는 제 2 IC 칩 회로부;

   상기 제 1 IC 칩 회로부로부터 기준 클럭을 수신하여 장애 여부를 검출하고 장애가 발생한 기준 클럭을 자동 복구하는 기준 클럭 감시 제어부;

   상기 기준 클럭 감시 제어부의 출력 신호에 의해 상기 제 1 IC 칩 회로부로부터 수신된 기준 클럭에서 기준 클럭을 선택하는 기준 클럭 선택부;

   상기 제 1 또는 제 2 IC 칩 회로부를 통해 입력된 T1 신호 또는 E1 신호에 포함된 품질 정보 등급을 변환하여 상기 제 1 또는 제 2 IC 칩 회로부를 통해 출력되는 T1 신호 또는 E1 신호에 포함시켜 출력하는 품질정보 처리부;

   상기 제 1 및 제 2 IC 칩 회로부의 동작을 입/출력되는 이중화 기능을 위한 신호에 의해 제어하는 출력 제어부;

   상기 기준 클럭 선택부로부터 기준 클럭을 수신하여 이 기준 클럭에 동기된 클럭을 상기 제 2 IC 칩 회로부로 발생하는 제 1 동기 클럭 생성부; 및

   상기 제 2 IC 칩 회로부로부터 기준 클럭을 수신하여 이 기준 클럭에 동기된 클럭을 상기 제 1 IC 칩 회로부로 발생하는 제 2 동기 클럭 생성부를 포함하는 것을 특징으로 하는 T1/E1 변환기.
2. 제 1 항에 있어서, 상기 제 1 IC 칩 회로부는,

   상기 T1 신호의 데이터를 처리하고 기준으로 사용되는 기준 클럭을 추출하는 T1 프레머;

   상기 T1 신호의 입력 또는 출력을 인터페이스하며 입력 신호의 장애를 검출하는 라인 인터페이스 유니트; 및

   상기 T1 신호의 출력을 제어하는 릴레이를 포함하는 것을 특징으로 하는 T1/E1 변환기.
3. 제 1 항에 있어서, 상기 제 2 IC 칩 회로부는,

   상기 E1 신호의 데이터를 처리하고 기준으로 사용되는 기준 클럭을 추출하는 E1 프레머;

   상기 E1 신호의 입력 또는 출력을 인터페이스하며 입력 신호의 장애를 검출하는 라인 인터페이스 유니트; 및

   상기 E1 신호의 출력을 제어하는 릴레이를 포함하는 것을 특징으로 하는 T1/E1 변환기.
4. 제 1 항에 있어서, 상기 제 1 동기 클럭 생성부는,

   상기 기준 클럭 선택부로부터 수신된 기준 클럭의 위상차를 검출하고, 이 검출된 위상차 신호를 저 대역 여파하는 위상 오차 검출부 및 저역 통과 필터부;

   상기 저역 통과 필터부로부터 수신된 기준 클럭을 아날로그 신호로 변환하는 디지털/아날로그 변환부;

   상기 디지털/아날로그 변환부의 출력 신호를 수신하여 위상차를 보상하는 전압 조정 발진기; 및

   상기 전압 조정 발진기의 출력 신호를 분주하여 상기 위상 오차 검출부 및 저역 통과 필터부와 상기 제 2 IC 칩 회로부로 출력하는 분주기를 포함하는 것을 특징으로 하는 T1/E1 변환기.
5. 제 1 항에 있어서,

   상기 제 1 동기 클럭 생성부로부터 출력된 기준 클럭을 수신하여 이 기준 클럭에 동기된 클럭을 상기 제 2 IC 칩 회로부로 발생하는 제 3 동기 클럭 생성부를 더 포함하는 것을 특징으로 하는 T1/E1 변환기.
6. 제 4 항 또는 제 5 항에 있어서, 상기 제 3 동기 클럭 생성부는,

   상기 제 1 동기 클럭 생성부의 분주기로부터 수신된 기준 클럭을 저 대역 여파하여 출력하는 저역 통과 필터부;

   상기 저역 통과 필터부로부터 수신된 기준 클럭을 수신하여 위상차를 보상하는 전압 조정 발진기; 및

   상기 전압 조정 발진기의 출력 신호를 분주하여 상기 제 2 IC 칩 회로부 및 상기 저역 통과 필터부로 출력하는 분주기를 포함하는 것을 특징으로 하는 T1/E1 변환기.
7. 제 1 항에 있어서, 상기 제 2 동기 클럭 생성부는,

   상기 제 2 IC 칩 회로부로부터 제 1 기준 클럭을 수신하여 이 제 1 기준 클럭에 동기된 클럭을 상기 제 1 IC 칩 회로부로 발생하는 제 2-1 동기 클럭 생성부; 및

   상기 제 2 IC 칩 회로부로부터 제 2 기준 클럭을 수신하여 이 제 2 기준 클럭에 동기된 클럭을 상기 제 1 IC 칩 회로부로 발생하는 제 2-2 동기 클럭 생성부를 포함하는 것을 특징으로 하는 T1/E1 변환기.
8. 제 7 항에 있어서, 상기 제 2-1 및 제 2-2 동기 클럭 생성부는,

   상기 제 2 IC 칩 회로부로부터 수신된 기준 클럭을 저 대역 여파하여 출력하는 저역 통과 필터부;

   상기 저역 통과 필터부로부터 수신된 기준 클럭을 수신하여 위상차를 보상하는 전압 조정 발진기; 및

   상기 전압 조정 발진기의 출력 신호를 분주하여 상기 제 1 IC 칩 회로부 및 상기 저역 통과 필터부로 출력하는 분주기를 각각 포함하는 것을 특징으로 하는 T1/E1 변환기.