KR100475937B1 - Method for estimating yield of intergrated circuit device - Google Patents

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KR100475937B1
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 집적회로장치를 제조함에 있어서, 투입 웨이퍼 수에 대하여 얻어지는 양품 디바이스 수를 결정하기 위한 수율의 추정방법에 관한 것으로, 집적회로장치의 예측수율을 고정밀도로 추정하기 위한 것이다. The present invention relates to the production of an integrated circuit device, relates to the yield estimation method for determining the number of non-defective devices can be obtained with respect to input wafer, and is used to estimate the predicted yield of the integrated circuit device with high precision.
칩면적(A), 소자수, 결함밀도(D) 등의 필요한 정보를 입력하여 소자밀도(TD), 평균소자밀도(TDM)를 산출한다. Enter the necessary information such as chip area (A), element number, a defect density (D) to calculate the element density (TD), an average density devices (TDM). 결함밀도(D) 및 칩면적(A) 에 대한 수율의 의존특성을 나타내는 스테퍼의 식 등의 추정식 Y= f(A)로부터 역 칩면적(A´) 을 산출한다. Calculates a defect density (D) and a chip area (A) the estimate equation Y = f inverse chip area (A') from (A) of the formula such as a stepper showing the dependence of yield on. 다음에, 확산공정에서의 각종 집적회로장치에 대하여 비(A´/A) 와 비(TD/TDM)의 관계 데이터로부터 가장 적정하다고 생각되는 함수관계 g(TD/TDM)를 결정하고, 이 관계식 g (TD/TDM)로부터 보정계수(K)를 산출한다. Next, a variety of integrated circuit devices in the non-diffusion process (A'/ A) and the ratio (TD / TDM) the function of determining g (TD / TDM), and a relational expression that we believe are the most appropriate from the relationship of the data from g (TD / TDM) and calculates a correction coefficient (K). 그리고, Y= f (A* K) 에 보정계수(K), 칩면적(A)의 값을 도입하여 예측수율(Y)을 산출한다. Then, the introduction of the value of Y = f correction coefficient (K), the chip area (A) to (A * K) to calculate the predicted yield (Y).

Description

집적회로장치의 수율 추정방법{METHOD FOR ESTIMATING YIELD OF INTERGRATED CIRCUIT DEVICE} Yield estimation method of an integrated circuit device {FOR ESTIMATING METHOD YIELD OF INTERGRATED CIRCUIT DEVICE}

본 발명은 집적회로장치를 제조함에 있어서, 투입 웨이퍼 수에 대하여 얻어지는 양호한 품질(양품)의 디바이스 수를 결정하기 위한 수율의 추정방법에 관한 것이다. The present invention is an integrated circuit in the device as manufactured, to a method for estimating the yield of the device for determining the number of good quality (non-defective) may be obtained with respect to input wafer.

일반적으로, 로직, 마이크로 컴퓨터, ASIC 등의 새로이 프로세스를 개발하는 것이 많은 다품종 소량생산용의 디바이스에 있어서는, 생산된 양품 디바이스수가 필요한 수만큼 되지 않는다면 큰 문제가 되기 때문에, 어떻게 하든 일정한 여유를 갖는 다수의 웨이퍼를 투입하게 된다. In general, in that devices for many small quantity batch production, the newly developed process of logic, microcomputer, ASIC or the like, unless the required number of the number of produced non-defective devices since a large problem, a number of how matter having a predetermined margin of the wafer is put. 그 결과, 필요한 수를 초과하는 많은 양품 디바이스가 만들어지는 등의 낭비가 생기게 된다. As a result, it is causing a lot of good products, such as a device that exceeds the number required to be made waste.

따라서, 반도체 웨이퍼로부터 집적회로장치를 제조함에 있어서, 투입한 웨이퍼수로부터 최종적으로 얻어질 양품 디바이스의 수를 정확히 추정함으로써, 투입 웨이퍼수의 여유를 작게 하여 쓸데없는 웨이퍼의 삭감과, 디바이스의 제조에 필요한 쓸데없는 시간, 자재의 절약을 도모하는 것은 중요한 과제이다. Therefore, in manufacturing the integrated circuit device from a semiconductor wafer, reduction of by accurately estimate the number of quality non-defective devices finally obtained from the number of wafer input, unnecessary to reduce the margin of the number of input wafer wafer and, in the manufacture of the device It is an important task to promote the saving of time and materials required useless.

따라서, 종래부터 집적회로장치의 제조공정에 있어서 수율을 추정하는 방법으로서, 확산공정 등의 결함밀도를 이용하는 방법이 있었다. Accordingly, there is provided a method for estimating the yield in the manufacturing process of the integrated circuit device, conventionally, there is a method using a defect density such as a diffusion process. 이것은, 집적회로의 각각의 칩면적과, 해당 집적회로장치가 제조되는 확산공정 등의 결함밀도를 이용하여 집적회로장치의 예측수율을 산출하는 것으로, 예를 들면 다음과 같은 순서에 의하여 이루어지고 있다. This, as with each of the chip area and the defect density, such as the integrated circuit device, the diffusion process is the manufacture of integrated circuits for calculating the predicted yield of the integrated circuit device, for example, have been made by the following sequence: .

집적회로장치의 칩면적을 A(단위 : ㎠), 제조에 사용되는 확산공정의 결함밀도를 D(단위: 개/ ㎠)로 하면 예측수율 Y(단위:%)는 예를 들면, 다음의 각 식을 기초로 산출된다. The integrated circuit chip area of ​​the apparatus A when a: (dog / ㎠ unit) predict yield Y (unit ㎠), the defect density in the diffusion process used for producing D (unit:%), for example, each of the following: It is calculated on the basis of the expression.

Y = {exp (-A * D)}* 100 (포아송(Poisson)의 식) (Poisson equation (Poisson)) Y = {exp (-A * D)} * 100

Y = {1/(1 + A * D)}* 100 (시즈(Seeds)의 식) (Wherein the sheath (Seeds)) Y = {1 / (1 + A * D)} * 100

Y = l/ {(1 + A * D * S) 1/s }* 100 (스테퍼(Stapper)의 식) Y = (expression of a stepper (Stapper)) l / {( 1 + A * D * S) 1 / s} * 100

(단, S는 공정변동 허용도임) (However, S will also process variation being allowed)

Y = [{1-exp(-A * D)} / (A * D)] 2 * 100 (머피(Murphy)의 식) Y = (formula Murphy (Murphy)) [{1- exp (-A * D)} / (A * D)] 2 * 100

Y = exp {-√(A * D)} * 100 (무어(Moore)의 식) (Wherein Moore (Moore)) Y = exp {-√ (A * D)} * 100

단지, 결함은 산화막의 핀홀, 마스크 불량, 오염, 결정결함 등의 점 형상결함을 의미한다. Only, the fault refers to a point-like defects such as pin holes, mask defect, contamination, crystal defects in the oxide film.

여기서, 상기 포아송(Poisson)의 식은 이하의 순서에 의해 산출된다. Here, the order is calculated by the following expression of the Poisson (Poisson).

다수의 제조공정에서 발생하는 결함발생 확률에 대하여, 각 공정에서의 사상이 독립이라는 가정에 근거하여 X 개의 결함이 발생하는 확률 P를 나타내는 2항분포를 산출하고, 이것에 공정수가 충분히 크고 결함의 발생확률이 충분히 작으며, 결함의 분포가 웨이퍼 면내, 웨이퍼 사이, 로트 사이에서 똑같은 것으로 가정하면 결함밀도(D)는 정수가 되기 때문에, 확률(P)은 다음과 같은 포아송 분포로 나타난다. For a number of fault occurrence probability generated in the manufacturing process, based on the assumption that the spirit is independently at each step to yield a 2 distribution representing the probability P that the X number of defects, and the process is large enough and the defect number thereto It was the occurrence probability is small enough, since between the distribution of the defective wafer surface, the wafer, if it is assumed to be the same between lots defect density (D) will be a constant, a probability (P) is represented by the following Poisson distribution like.

P {X = x} = {(A * D) x /x !} exp (-A * D) P {X = x} = { (A * D) x / x!} Exp (-A * D)

따라서, 수율(Y)은 다음의 포아송의 식으로 나타난다. Thus, the yield (Y) is represented by the following Poisson's equation.

Y = P{X = 0}={exp(-A * D)} * 100 Y = P {X = 0} = {exp (-A * D)} * 100

다만, 일반적으로는 상기 포아송의 식에 따라서 산출한 수율은 실제의 수율보다도 작아지는 경향이 있다고 본다. However, in general, the yield was calculated according to the Poisson's equation is seen that this tendency becomes smaller than the actual yield.

한편, 상기 포아송 분포의 평균값(A * D)에 분포가 있다고 하고 상기의 분포함수를 감마함수로 가정함으로써 다음과 같은 스테퍼의 식을 얻을 수 있다. On the other hand, by that the distribution to the average value (A * D) of the Poisson distribution is assumed for the distribution function of a gamma function can be obtained in the following expression stepper.

Y = 1/{(1 + A * D * S) 1/s } * 100 Y = 1 / {(1 + A * D * S) 1 / s} * 100

또한, 상기 스테퍼의 식에 있어서 S= 1로 함으로써 다음의 시즈(Seeds)의 식을 얻을 수 있다. Further, by a S = 1 in the expression of the stepper it can be obtained by the expression: seeds (Seeds) of.

Y = {1/(1 + A * D)} * 100 Y = {1 / (1 + A * D)} * 100

따라서, 이 시즈의 식은, 광의로 스테퍼의 식에 포함된다. Thus, expression of the sheath, is included in the stepper type in a broad sense. 이하의 설명에서는, 이 시즈의 식을 스테퍼의 식의 특수한 경우로 파악하여, 이들을 스테퍼의 식으로 총칭하기로 한다. In the following description, to identify the expression of the sheath as a special case of a stepper type, it will be collectively referred to for the stepper type.

이와 같이, 종래 방법에서는 상술한 각 추정식을 사용하여 예측수율을 추정하고, 그 추정결과에 따라서 투입하는 웨이퍼 매수를 결정함으로써, 쓸데없는 웨이퍼, 처리시간, 원료의 소비를 될 수 있는 한 회피하도록 하였다. Thus, in the conventional way to estimate the predicted yield using each estimation expression described above, by determining the input wafer number, which according to the estimation result, so that the avoiding which may be a free wafers, processing time, consumption of material unnecessarily It was.

그러나, 상기 종래의 각 식을 이용하여 수율을 추정하는 경우, 칩면적이 작은 경우, 혹은 마스크 회수가 적은 경우에는 실제의 수율과 비교적 잘 일치하지만, 칩면적이 커지면 실제값과 크게 어긋나는 문제점이 있었다. However, in the case of estimating the yield by using the equations of the prior art, when the chip area is small, or if the mask number is small, matching of the actual yield and relatively well, but the larger the chip size was significantly deviated problems and actual value . 도 7은 상기 각 식에 있어서의 수율의 칩면적 의존특성을 나타내는 특성곡선이다. 7 is a characteristic curve showing the chip area dependence of the yield in the above each formula. 포아송의 식, 스테퍼의 식(시즈의 식), 머피(Murphy)의 식은 칩면적이 작은 경우에는 서로 근사한 예측수율의 값을 나타내지만, 칩면적이 커지면 서로 크게 틀려지는 것을 알 수 있다. If the Poisson's equation, expression of a stepper (wherein the sheath), expression chip area of ​​the Murphy (Murphy) is small, each represents a value of the approximate predicted yield, larger chip area can be seen that significantly twisted from each other. 이 특성곡선의 형상으로부터도 칩면적이 커지면 추정값과 실제의 수율이 크게 어긋날 것으로 예측된다. The larger the area of ​​a chip from the shape of the characteristic curve of the estimated value and the actual yield is expected to significantly deviated.

일례로서, 상기 스테퍼의 식을 이용하여 수율을 추정하는 경우의 추정값과 실제값의 비교를 이하에 행하기로 한다. As an example, in performing a comparison of the estimated value and the actual value in the case of estimating the yield using an expression of the stepper in the following. 단, S=1로 한다. However, as will be S = 1.

결함밀도가 D = 0.63(단위 : 개/㎠)인 확산공정에서, 이하의 각종의 집적회로장치(A∼C)를 제조하는 경우를 고려한다. Consider the case of producing a spread In the process, various integrated circuit device in the following (A~C): defect density D = 0.63 (one / ㎠ unit).

집적회로장치 A 칩면적 0.44 (단위 : ㎠) The integrated circuit device A Chip area 0.44 (unit: ㎠)

집적회로장치 B 칩면적 0.79 (단위 : ㎠) Integrated circuit device B Chip area 0.79 (unit: ㎠)

집적회로장치 C 칩면적 O.3O (단위 : ㎠) Integrated circuit device C Chip area O.3O (unit: ㎠)

상기 각 집적회로장치(A∼C)에 대하여 상기 스테퍼의 식을 이용하여 예측수율을 산출하면 아래와 같다. Wherein, for each integrated circuit device (A~C) as follows: When calculating a predicted yield using an expression of the stepper.

집적회로장치 A 예측수율 Yal = {1/(1 + 0.44 * 0.63)}* 100 = 78.3% A integrated circuit device yield prediction Yal = {1 / (1 + 0.44 * 0.63)} * 100 = 78.3%

집적회로장치 B 예측수율 Yb1 = {1/(1 + 0.79 * 0.63)}* 100 = 66.8% Integrated circuit device B predicted yield Yb1 = {1 / (1 + 0.79 * 0.63)} * 100 = 66.8%

집적회로장치 C 예측수율 Yc1 = {1/(1 + 0.30 * 0.63)}* 100 = 84.1% Integrated circuit device C predicted yield Yc1 = {1 / (1 + 0.30 * 0.63)} * 100 = 84.1%

로 산출된다. It is calculated as.

도 5는 상기 종래의 산출방법의 일례인 스테퍼의 식을 이용하여 산출하는 경우의 예측수율의 칩면적 의존곡선(y1)과, 상기 집적회로장치(A∼C)를 실제로 제조하였을 때의 수율(Za1∼Zc1)을 도시한 그래프이다. The yield at the time 5 is hayeoteul actually producing the predicted yield of the chip area dependence curve (y1) and the integrated circuit device (A~C) in the case of calculating using the formula of the stepper example of the calculation method of the prior art ( It shows a Za1~Zc1) is a graph. 도 5에 도시된 바와 같이, 실제의 수율(Za1∼Zc1)은 스테퍼의 식에 근거하는 추정값 곡선(y1)에 일치하지 않으며 곡선(y1)의 상하로 분포된다. 5, the yield (Za1~Zc1) of the actual curve does not match the estimated value (y1) based on the expression of a stepper are distributed up and down in the curve (y1).

그 때문에, 종래의 수율 추정에 있어서는 어느 쪽의 추정식을 사용한다고 해도 상당히 큰 여유를 갖는 웨이퍼를 투입시킬 수 밖에 없으며, 쓸데없는 웨이퍼나 시간 등을 절약하는 것이 곤란하였다. Therefore, not only even if In use the estimation of either the conventional yield estimate can be input to the wafer having a considerably large room, and it is difficult to save wasteful wafers, time, and so on.

특히, 제품수명이 짧은 집적회로장치에 있어서는 개발단계에서 이미 필요한 웨이퍼의 수량을 예측해야만 하지만, 예측한 수율로부터 크게 빗나가는 집적회로장치가 다수 존재하였다. In particular, the lifetime must estimate the number of wafers necessary already in the development stage in the integrated circuit device is short, however, it was present in a significant number of missing integrated circuit device from the predicted yield.

따라서, 본 발명자는 상기 도 5에 도시된 바와 같은 수율의 추정값과 실제값과의 상위를 발생시키는 원인의 해명과 그 해결을 시도한 결과, 그 주된 원인이 집적회로장치 내에 설치된 트랜지스터 등의 소자 밀도의 상위에 의한 것임을 발견하였다. Thus, the device density of the present inventors as a result attempt to cause explanation and the resolution for generating the top of the estimated value and the actual value of the yield as shown in the Figure 5, the main cause of the integrated circuit transistors provided within the devices it was found that due to the parent.

본 발명은, 이러한 점을 감안하여 이루어진 것으로, 그 목적은 집적회로장치 내에 배치되는 소자밀도를 고려하여 수율을 추정함으로써 칩면적의 크기에 관계없이 정밀도 높은 집적회로장치의 예측수율을 산출할 수 있는 통일적인 수율 추정방법을 제공하기 위한 것이다. The present invention has been made in view of the above points, and its object is an integrated circuit, taking into account the element density is arranged in the apparatus that estimates the yield by possible to calculate the predicted yield of the high-precision integrated circuit device, regardless of the size of the chip area to provide a unified method for estimating the yield.

상기 목적을 달성하기 위하여, 본 발명이 강구한 수단은 집적회로장치의 수율 추정방법으로서, 칩면적으로부터 수율을 예측하는 추정식을 이용할 때 소자밀도를 고려하여 보정된 칩면적으로부터 수율을 추정하는 것이다. To order to achieve the above object, a yield estimation method for a means by which the present invention take the integrated circuit device, estimating the yield from the chip area corrected taking into account the element density when using the estimation equation for predicting the yield from the chip area .

구체적으로는, 다음과 같이 집적회로장치의 수율 추정방법에 관한 수단을 강구하고 있다. Specifically, there are provided with means on the yield estimation method of an integrated circuit device, as follows:

본 발명의 집적회로장치의 수율 추정방법은, 집적회로장치내의 소자수와 상기 집적회로장치의 칩면적과 상기 집적회로장치의 제조공정에 있어서의 결함밀도를 입력하는 단계와, 상기 소자의 단위 면적당의 수인 소자밀도를 산출하는 단계와, 예상되는 수율의 결함밀도 및 칩면적에 대한 의존특성을 나타내는 추정식을 선택하는 단계와, 상기 단계에서 산출된 상기 소자밀도에 따라서 칩면적을 보정하는 단계와, 상기 보정된 칩면적과 상기 결함밀도를 상기 추정식에 대입하여, 상기 집적회로장치의 예측되는 수율을 산출하는 단계를 구비한다. Yield estimation method of an integrated circuit device of the invention, the method for inputting the defect density in the manufacturing process of the integrated circuit can be elements in the device and the integrated circuit chip area and the integrated circuit device, per unit area of ​​the device calculating a number element density, indicating the dependence on the expected yield of the defect density and the chip area, the method comprising: selecting an estimation equation, and a step of correcting the chip area, according to the said element density calculated in said step and , by substituting the corrected chip area and the defect density in the estimate equation, and a step of calculating a predicted yield is of the integrated circuit device.

이 방법에 의해, 동일한 칩면적을 갖는 다수의 집적회로장치가 있다고 하면, 소자밀도가 큰 집적회로장치일수록 그 칩면적이 커지도록 보정된다. In this method, if there is a plurality of integrated circuit device having the same chip area, the larger the element density integrated circuit device are corrected so as to increase the area of ​​the chip. 즉, 소자밀도가 커지면 배선밀도도 커지기 때문에 같은 수의 결함에 대한 고장의 발생확률이 높아지고, 즉 수율이 저하하는 것으로부터 이와 같이 칩면적이 보정됨으로써, 칩면적의 크기에 관계없이 고정밀도의 수율을 추정할 수 있다. That is, the larger the device density increases the probability of occurrence of a failure of the defects of the same number, because larger Fig wiring density, that is, by being thus chip area corrected from that yield is decreased, the yield of high accuracy regardless of the size of the chip area the can be estimated.

또한, 상기 제조공정에서 제조되는 집적회로장치의 소자수를 기초로 하여 얻은 평균 소자밀도를 산출하는 단계를 추가로 구비하고, 상기 칩면적을 보정하는 단계에서는 상기 소자밀도를 평균 소자밀도로 나눈값의 함수로서 보정계수를 결정하고, 이 보정계수를 입력된 칩면적에 곱함으로써 칩면적을 보정할 수 있다. Further, in the step of having, and correcting the chip area, the further step of calculating the mean element density obtained based on the number of elements of an integrated circuit device manufactured in said manufacturing process by dividing the element density by the average element density value by determining a correction coefficient as a function of, and multiplied by the chip area, type the correction coefficient can correct the chip area.

이 방법에 의해, 보정값을 결정하기 위한 변수를 더욱 적정하게 설정할 수 있어, 수율 추정을 위한 통일적인 방법을 확립할 수 있다. By this method, it is possible to more appropriate to set the variable for determining a correction value, it is possible to establish a unified method for estimating the yield.

또한, 상기 칩면적을 보정하는 단계에서는 상기 사용하는 추정함수로부터 역산하여 얻어지는 역산 칩면적을 칩면적으로 나눈 값과, 소자밀도를 평균 소자밀도로 나눈 값의 상관관계를 나타내는 각종 집적회로장치에 대한 데이터에 기초하여, 보정계수를 소자밀도를 평균 소자밀도로 나눈 값의 가장 확실한 함수로서 결정할 수 있다. Further, for various types of integrated circuit devices showing the in the step of correcting the chip area, any of divided inversion chip area which is obtained by inversion from the estimation function for the use of chip area value, obtained by dividing the element density by the average element density value relationship based on the data, it is possible to determine the correction factor as the most obvious function of the value obtained by dividing the element density by the average density element.

이 방법에 의해, 현실의 집적회로장치를 제조하는 공정에서의 데이터에 기초한 정확한 수율을 추정할 수 있다. In this method, it is possible to estimate an accurate yield based on the data in the process of manufacturing the integrated circuit device in reality.

또, 상기 집적회로장치 내에 다른 종류의 회로가 설치된 경우에는, 상기 소자밀도를 산출하는 단계에서, 상기 회로의 종류에 따른 가중을 하고 소자밀도를 산출하는 것이 바람직하다. Also, when a different type of circuit provided in the integrated circuit device, in the step of calculating the element density, it is preferable that the weight according to the type of said circuit elements, and calculating the density.

이 방법에 의해, 소자밀도뿐만 아니라 회로의 종류에 의해서 다른 배선밀도의 상위를 반영한 수율을 추정할 수 있어, 수율의 추정 정밀도가 향상된다. In this method, device density, as well as it is possible to estimate the yield reflecting the higher of the different wiring density by type of circuit, thereby improving the estimation accuracy of the yield.

또한, 상기 집적회로장치 내에 논리회로 영역과 메모리셀 영역이 설치되는 경우에는 상기 소자밀도를 산출하는 단계에서 상기 메모리셀 영역의 소자수에 0보다 크고 1보다 작은 가중 계수를 곱하여 소자밀도를 산출하는 것이 바람직하다. Further, when the logic circuit region and a memory cell area, provided in the integrated circuit device is multiplied by a smaller weighting factor greater than 1, greater than 0 to the number of elements in the memory cell region in the step of calculating the element density to calculate the element density it is desirable.

이 방법에 의해, 메모리셀 영역의 트랜지스터에서는 1 트랜지스터당의 배선이 적은 사실을 반영한 수율을 추정할 수 있다. In this method, the transistor of the memory cell area can estimate the yield reflecting the fact that less per one transistor wiring.

또, 상기 집적회로장치 내에 디지털 회로영역과 아날로그 회로영역이 설치된 경우에는, 상기 아날로그 회로영역의 소자수에 1보다도 큰 가중을 하여 소자밀도를 산출하는 것이 바람직하다. In addition, the integrated circuit in the case where the digital circuit region and an analog circuit region provided in the device, it is preferable to calculate the element density by a large weighting in the device than the first number of the analog circuit region.

이 방법에 의해, 아날로그 회로내의 트랜지스터는 1 트랜지스터당의 배선량이 많은 등의 사실을 반영한 수율을 추정할 수 있다. By this method, a transistor in the analog circuit may estimate the yield reflecting the fact that such a first transistor baeseonryang party number.

또한, 상기 집적회로장치내의 각 소자의 확산층간을 접속하는 배선층의 형성상태에 의해, 동일한 개수의 결함이 주는 고장확률이 서로 다른 복수종류의 소자가 설치되는 경우에는, 상기 소자밀도를 산출하는 단계에서 상기 각 소자와 배선의 접속부에서의 결함이 주는 고장확률에 따라서 상기 소자수에 가중하여 소자밀도를 산출하는 것이 바람직하다. In the case that the failure probability of one another a plurality of types of other devices by the formation state of the wiring for connecting the diffusion layers of each element, which is defective in the same number in the integrated circuit device is installed, comprising the steps of calculating the element density in accordance with the fault to a fault in said each of the elements and the wiring connection probability is preferable to calculate the element density by weighting the number of the device.

이 방법에 의해, 예를 들면 ALROM 셀과 CWROM 셀과 같이 배선구조의 상위에 의해서 동일한 결함수가 가져오는 고장의 확률이 다른 경우에 있어서도, 이것을 고려한 고정밀도의 수율 추정을 할 수 있다. In this method, for example, the probability of failure to obtain the same number of defects from the host cell and of the wiring structure as ALROM CWROM cells can yield estimated with high accuracy even in consideration, this in other cases. 여기서, ALROM 이란 기억시키는 데이터의 형성에 알루미늄 배선을 이용하는 형식의 ROM을 말하고, CWROM이란 기억시키는 데이터의 형성에 비아 홀(콘택트)의 유무를 이용하는 형식의 ROM을 말한다. Here, ALROM is to say the ROM of using aluminum wiring for the formation of the data type to be stored, in the form of data to be stored is CWROM refers to ROM of the form using the presence or absence of the via hole (contact).

또, 상기 결함밀도의 추정을 해당 집적회로장치의 제조공정에 있어서의 각종집적회로장치에 대해서의 칩면적 및 결함밀도와 실제의 수율과의 관계를 나타내는 데이터에 기초하여 행할 수 있다. In addition, it is possible on the basis of the estimation of the defect density in the integrated circuit device, data representing a variety of chip area and the relationship between the defect density and the actual yield for the integrated circuit device in a manufacturing process of the.

이 방법에 의해, 직접결함을 관찰하여 실제의 수율을 산출하는 것이 곤란한 것을 회피하면서, 각 제조라인 및 각종 집적회로장치 특유의 조건에 좌우되는 것이 많은 실제의 수율에 기초한 정확한 결함밀도의 파악이 가능하다. In this method, can be directly, each manufactured by observing defect avoiding difficult to calculate the actual yield of the lines and the identification of that exact defect density based on the yield of the number of actual which depends on the variety of integrated circuit device-specific condition Do.

또한, 상기 칩면적으로서 각 집적회로장치에 있어서의 소자밀도에 따라 소자밀도가 클수록 칩면적을 크게 하도록 보정한 것을 이용하는 것이 바람직하다. Further, as the chip area, it is preferable to use a density element is corrected so as to increase the larger the chip size according to the element density in each integrated circuit device.

이 방법에 의해, 결함밀도의 추정 정밀도도 비약적으로 향상하기 때문에, 최종적인 수율 추정 정밀도도 더욱 높게된다. In this method, because it is also remarkably improved estimation accuracy of the defect density, the final yield estimation accuracy may be further increased.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다. The features and advantages of the object of the present invention, the above objects and others will become more apparent from the following detailed description relating to the accompanying drawings.

(실시예) (Example)

(제 1 실시예) (Example 1)

이하, 본 발명의 제 1 실시예에 대하여, 도 1∼도 3을 참조하여 설명하기로 한다. Or less, with respect to the first embodiment of the present invention, will be described with reference to FIG. 1 to FIG. 본 실시예에서는 상기 「발명이 이루고자 하는 기술적 과제」의 란에서 예시한 3종류의 집적회로장치(A∼C)에 관해서, 트랜지스터 밀도를 고려하면서 스테퍼의 식을 이용하여 수율을 추정한다. In this embodiment, as to an integrated circuit device (A~C) of three types exemplified in the column of "SUMMARY OF THE INVENTION" above, by taking into account the transistor density using the expression to estimate the yield of the stepper. 단, 본 실시예에서는, 설명을 단순화하기 위하여 집적회로장치(A∼C)가 메모리를 포함하지 않는 랜덤 로직만을 설치한 집적회로장치인 경우에 대하여 설명한다. However, the present embodiment describes a case of integrated circuit devices (A~C) an integrated circuit device is installed only random logic that does not include a memory in order to simplify the description.

도 1은 본 실시예에 따른 수율의 추정방법의 순서를 나타내는 흐름도이다. 1 is a flow chart showing a procedure of estimation of the yield in the present embodiment.

우선, 단계 ST1에서, 집적회로장치(A∼C)의 칩면적, Tr 수, 결함밀도를 입력한다. First, in step ST1, the integrated circuit device (A~C) of the chip area, the number of Tr, and inputs the defect density. 단, 각 집적회로장치의 Tr 수는 이하와 같다. However, the number Tr of each integrated circuit device is as follows.

집적회로장치 A 칩면적 0.44㎠ Tr 수 140,840개, One integrated circuit device A Chip area 0.44㎠ Tr number 140 840,

집적회로장치 B 칩면적 0.79㎠ Tr 수 739,851개, One integrated circuit device B Chip area 0.79㎠ Tr number 739 851,

집적회로장치 C 칩면적 0.30㎠ Tr 수 154,387개 Integrated circuit device C Chip area may 0.30㎠ Tr 154 387 Dog

집적회로장치 A는, 단위 면적당의 Tr 수가 적은(트랜지스터밀도가 작음)것이고, 집적회로장치 B는 단위면적당의 Tr 수가 많은 것이며, 집적회로장치 C는 단위 면적당의 Tr 수가 평균값인 것이다. The integrated circuit device A, Tr will be small (the transistor density is small) per unit area, the integrated circuit device B will be much Tr per unit area, the integrated circuit device C is the average number per unit area Tr.

또한, 상기 집적회로장치(A∼C)의 제조 공정중에서 확산공정의 결함밀도(D)는, 예를 들면 반도체 기판면을 관찰하여 결정 결함수, 파티클수 등을 검출함으로써 직접적으로 구해진다. Further, the obtained defect density (D) of the diffusion process in a manufacturing process of the integrated circuit device (A~C) are, for example directly by detecting the number of crystal defects by observing the semiconductor substrate surface, the number of particles and the like. 단, 현실적으로 디바이스의 불량으로 이어지는 결함과 실제로 검출되는 결함은 반드시 일치하지는 않는다는 것이나, 다수의 공정에서 1개의 결함을 중첩하여 세는 것 등을 고려하여, 경험적으로 결함밀도(D)를 구할 수도 있다. However, the defects that in reality is actually detected and the defect leads to a device failure is would not necessarily match, in consideration of that counting to overlap one defect in a number of processes, it may be empirically determined for the defect density (D). 예를 들면, 사용하는 제조라인에 있어서는 스테퍼의 식 등으로 나타내는 수율의 칩면적 의존특성이 결함밀도(D)를 파라미터로서 변하는 것을 이용하여, 실험으로 얻어진 칩면적과 수율의 데이터로부터 최소 2 제곱법 등에 의해 결함밀도(D)를 비교적 정확히 결정할 수 있다. For example, in the chip area dependence of the yield represented by the following formula, such as a stepper is used to change the defect density (D) as a parameter, at least two square method from the chip area and yield of the data obtained in the experiments in the production line that can be used the defect density (D) or the like can be relatively accurately determined. 예를 들면, 도 6에 나타낸 데이터가 있는 경우에는, D = 1.1로 결정할 수 있다. For example, in the case where the data shown in Figure 6, can be determined as D = 1.1. 단, 후술하는 바와 같이, 이 결함밀도(D)를 결정할 때에도, 칩면적을 트랜지스터 밀도로 보정하는 것이 바람직하다. However, as will be described later, when determining the defect density (D), it is preferable to correct the chip area in transistor density. 또한, 도 6에 있어서, 각 집적회로장치에 있어서 실제의 데이터를 나타내는 각 점이 추정곡선으로부터 크게 차이가 나는 것에 대해서는, 상술한 트랜지스터 밀도의 상위 이외에, 설계 잘못이나 공정수의 상위 등의 많은 요인이 영향을 끼치고 있다. Further, in Figure 6, with respect to each showing the actual data in the respective integrated circuit device, point I is very different from the estimation curve, in addition to the top of the above-described transistor density, the number of factors of the parent such as the number of design error or process It has had an impact.

본 실시예에서는, 상기 「발명이 이루고자 하는 기술적 과제」의 란에서와 같이, 결함밀도(D)가 마찬가지로 0.63(개/㎠)인 것으로 한다. In this embodiment, as is in the "SUMMARY OF THE INVENTION" above, it is assumed that a defect density (D) is similarly 0.63 (dog / ㎠).

다음에, 단계 ST2에서, 집적회로장치의 단위 면적당의 Tr 수인 트랜지스터 밀도 TD(단위: 개/㎠)를, 하기 식으로부터 산출한다. Calculates, from the following equation: Next, in step ST2, an integrated circuit transistor Tr number density per unit area of ​​the device TD (dog / ㎠ unit).

TD = Tr 수/칩면적 TD = Tr number / chip area

또한, 실제로 제조하고 있는 각종 집적회로장치의 트랜지스터 밀도(TD)의 평균값인 평균 트랜지스터 밀도(TDM)(단위: 개/㎠)도 마찬가지로 산출한다. Further, actually it produced, and the average value of the transistor density (TD) of a variety of integrated circuit devices that mean transistor density (TDM): and (in one / ㎠) also calculated similarly. 본 실시예에서는, 상기 확산공정에서 실제로 제조하고 있는 각종 집적회로장치의 평균 트랜지스터 밀도(TDM)가 5400(개/㎠)으로 산출되었다고 하자. In this embodiment, the mean transistor density (TDM) of the various integrated circuit device that is actually produced in the diffusion process is defective in that the output 5400 (dog / ㎠).

다음에, 단계 ST3에서, 사용할 추정식 Y= f(A)를 선택한다. Next, in step ST3, and choose the estimate equation Y = f (A) used. 본 실시예에서는 스테퍼의 식인 하기 수학식 1을 이용한다. Expression, to the stepper in this embodiment uses the equation (1).

Figure pat00001

여기에서, 본 발명의 수율 추정방법에서는, 상기 수학식 1에 있어서의 칩면적(A)을 집적회로장치 내에서의 트랜지스터 밀도를 고려하여 보정하는 것이 최대의 특징이다. Here, the yield estimation method of the present invention, is characterized by a maximum of correcting the chip area (A) in the above equation (1), taking into account the transistor density in an integrated circuit device. 예를 들면 트랜지스터 밀도가 커지면 배선밀도도 높아지고, 동일한 결함밀도에 대한 고장의 발생확률이 높아지기 때문이다. For example, because the larger the transistor density also increases the wiring density becomes higher the probability of failure for the same defect density. 그 때문에, 본 실시예에서는 칩면적(A)의 보정계수를 K로 하여, 상기 수학식 1을 하기 수학식 2로 변형한다. Therefore, in the present embodiment, a modified correction factor of the chip area (A) in the mathematical formula (1) to the equation (2), with a K.

Figure pat00002

여기에서, 상기 수학식 2 중의 K값은 실제의 집적회로장치 마다의 Tr 수를 반영하도록 칩면적(A)을 보정하는 계수이지만, 이 보정계수 K를 결정하기 위하여 이하의 처리를 한다. Here, the equation 2 K value of the coefficient, but to correct the chip area (A) to reflect the number Tr of every actual integrated circuit device, and the following process to determine the correction coefficient K.

우선, 단계 ST4에서, 상기 수학식 1로부터, 그 역함수인 A= f -1 (Y)을 산출한다. First, in step ST4, from the equation (1), and it calculates the inverse of A = f -1 (Y). 본 실시예에서는, 실제로 제조하는 각 집적회로장치의 실제의 확산공정의 수율 Y(단위:%)와, 확산공정의 결함밀도 D(단위: 개/㎠)로부터 스테퍼의 식을 이용하여 역산한다. In this embodiment, actually it prepared each integrated circuit the actual diffusion process yield Y of the apparatus to the inversion by using the expression of a stepper from (unit:%) and the defect density D in the diffusion process (dog / ㎠ unit). 즉, 역산 칩면적 A´(단위: ㎠)는 하기 수학식 3으로 나타내고, 이 수학식 3에 결함밀도(D)를 대입한다. That is, the inversion A'chip area (unit: ㎠) is represented by Equation (3), and is substituted for the defect density (D) in equation (3).

Figure pat00003

상기 수학식 3에 있어서의 예측수율(Y)이 최종적으로 트랜지스터 밀도(TD)를 고려하여 보정되는 것을 고려하면, 이와 같이 산출된 역산 칩면적(A´)은 보정된 칩면적으로 생각할 수 있기 때문에, K= A´/A로 생각하여도 된다. Considering the mathematics predict that the yield (Y) of the equation (3) is corrected by considering the final density of the transistor (TD), so the calculated inverse chip area (A') is because it can be thought of as the corrected chip area and it is even thought to be K = A'/ a.

본 발명에서는, 이 보정계수(K)가 트랜지스터 밀도(TD)에 의존하여 변화하는 함수이다. In the present invention, a function which is a correction coefficient (K) varies depending on the transistor density (TD). 즉, K값은 트랜지스터 밀도(TD)와 평균 트랜지스터 밀도(TDM)의 비 (TD/TDM)의 함수가 되는 것을 고려하여, 하기 수학식 4를 결정하기 위하여 이하의 처리를 행한다. That is, K value, perform the following processing in order to consider that a function of the ratio (TD / TDM) of the transistor density (TD) and the mean transistor density (TDM), determining an equation (4).

Figure pat00004

도 3은 역산 칩면적(A´)과 실 칩면적(A)의 비 (A´/A)와, 집적회로장치의 트랜지스터 밀도(TD)와, 상기 집적회로장치를 제조하는 확산공정에서 실제로 제조하는 각종 집적회로장치의 TD의 평균값인 평균 트랜지스터 밀도(TDM)의 비(TD/TDM)의 관계를 도시한 그래프이다. Figure 3 is actually produced in the diffusion process for manufacturing the chip area inversion (A') and the actual chip area (A) ratio (A'/ A) and the integrated circuit of the transistor density (TD) of the device, said integrated circuit device is a graph showing the relationship between the ratio (TD / TDM) the various integrated circuit transistor having an average density (TDM) the mean value of TD of the apparatus. 도 3에 도시된 바와 같이, 비 (A´/A)와 비(TD/TDM)와의 사이에는, 개략적으로 이하와 같은 경향이 있다. In between, the ratio (A'/ A) and the ratio (TD / TDM) as shown in Figure 3, there is a tendency as follows. FIG.

(1) 트랜지스터 밀도(TD)가 평균 트랜지스터 밀도(TDM)보다 큰 경우 (1) When the transistor density (TD) is greater than the mean transistor density (TDM)

이 경우에는 Tr 상호의 위치관계가 가깝게 됨으로써 수율에 영향을 미치는 1 Tr 당의 평균 배선길이가 감소하기 때문에 (A´/A)(TD/TDM)로 된다. This case, as (A'/ A) (TD / TDM) because it reduces the average wire length per 1 Tr affects the yield by being close to the position of the correlation Tr. 즉, 도 3에 있어서, A´/A= TD/TDM으로 하였을 때의 직선(g1)보다도 아래쪽에 있는 점이 많다. That is, the lot to be at the bottom than the straight line (g1) at the time 3, as hayeoteul A'/ A = TD / TDM. 또한, 트랜지스터 밀도(TD)가 평균 트랜지스터 밀도(TDM)보다 커지면 커질수록 상기 부등식의 좌변과 우변의 차는 커진다. Further, the larger the transistor density (TD) greater than the average density of the transistors (TDM) the greater the difference between the left side and right side of the inequality.

(2) 트랜지스터 밀도(TD)가 평균 트랜지스터 밀도(TDM)보다 작은 경우 (2) When the transistor density (TD) is smaller than the mean transistor density (TDM)

이 경우에는 수율에 영향을 미치는 1 Tr 당의 평균 배선길이가 증가하기 때문에, (A´/A) (TD/TDM)으로 되고, 트랜지스터 밀도(TD)가 평균 트랜지스터 밀도(TDM)보다 작아지면 작아질수록 좌변과 우변의 차는 커진다. In this case, since the increase in the average per 1 Tr wiring length affecting the yield, (A'/ A) (TD / TDM) as being, transistor density (TD) is smaller, is smaller than the mean transistor density (TDM) the greater the difference between the left and right sides. 즉, 도 3에 있어서, A´/A= TD/TDM으로 하였을 때의 직선(g1)보다도 위쪽에 있는 점이 많다. That is, the lot to be at the top than the straight line (g1) at the time 3, as hayeoteul A'/ A = TD / TDM.

또, 실제로 설계되는 집적회로장치에 있어서는, 비 (TD/TDM)의 값은 0.3∼4정도가 되기 때문에, 이 정의역에 있어서 데이터로 적합한 함수관계를 결정하면 된다. It is noted that in the integrated circuit device is actually designed, the value of the ratio (TD / TDM) is because a degree of from 0.3 to 4, be determined by the appropriate function of the data in this domain.

따라서, 상술의 관계를 만족하고 또한 도 3의 데이터에 적합하도록 함수관계 K = g(TD/TDM)를 결정한다. Therefore, to determine the functional relation K = g (TD / TDM) satisfy the relationship described above and also to fit the data in Fig. 여기서는, 도 3의 각 점의 분포상태로부터 보아, 도 3에 나타내는 곡선(g2)이 데이터에 가장 가까운 함수를 나타내도록 한다. Here, the curve (g2) showing the bore, Figure 3 from the distribution state of each point of Fig. 3 is to represent the closest function to the data. 즉, 보정계수(K)를, 비(TD/TDM)의 평방근의 함수로서 하기 수학식 5에 근사한다. That is, a correction coefficient (K), as a function of the square root of the ratio (TD / TDM) is approximated to equation (5).

Figure pat00005

이것은, 실용상 충분히 근사한 것을 알 수 있다. It can be seen that practically sufficiently cool.

다음에, 단계 ST6에서, 상기 수학식 5로부터 보정계수(K)를 산출한다. Next, in step ST6, and calculates a correction coefficient (K) from the equation (5). 예를 들면, 상기 집적회로장치(A∼C)의 K값은 아래와 같이 산출된다. For example, K values ​​of said integrated circuit device (A~C) is calculated as follows.

집적회로장치 A Ka = SQRT(TD/TDM) = SQRT {(140,840/0.44)/5400} = 0.770 The integrated circuit device A Ka = SQRT (TD / TDM) = SQRT {(140,840 / 0.44) / 5400} = 0.770

집적회로장치 B Kb = SQRT(TD/TDM) = SQRT {(739,851/0.79)/5400} = 1.317 Integrated circuit device B Kb = SQRT (TD / TDM) = SQRT {(739,851 / 0.79) / 5400} = 1.317

집적회로장치 C Kc = SQRT(TD/TDM) = SQRT {(154,387/0.30)/5400} = 0.976 Integrated circuit device C Kc = SQRT (TD / TDM) = SQRT {(154,387 / 0.30) / 5400} = 0.976

다음에, 단계 ST7에서, 상기 Ka, Kb, Kc를 상기 수학식 2에 대입함으로써, 예측수율을 산출한다. Next, in step ST7, and by substituting the above Ka, Kb, Kc in Equation (2), calculating a predicted yield. 예를 들면, 상기 각 집적회로장치(A∼C)의 예측수율은 아래와 같이 산출된다. For example, the predicted yield of each integrated circuit device (A~C) is calculated as follows.

집적회로장치 A Ya2 = {1/(1 + 0.44 * 0.770 * 0.63)}* 100= 82.4% The integrated circuit device A Ya2 = {1 / (1 + 0.44 * 0.770 * 0.63)} * 100 = 82.4%

집적회로장치 B Yb2 = {1/(1 + 0.79 * 1.317 * 0.63)}* 100= 60.4% Integrated circuit device B Yb2 = {1 / (1 + 0.79 * 1.317 * 0.63)} * 100 = 60.4%

집적회로장치 C Yc2 = {1/(1 + 0.30 * 0.976 * 0.63)}* 100= 84.4% Integrated circuit device C Yc2 = {1 / (1 + 0.30 * 0.976 * 0.63)} * 100 = 84.4%

도 2는 보정된 칩면적(A* K)과 수율(Y)의 관계를 나타낸다. 2 shows a relationship between the corrected chip area (A * K) and the yield (Y). 도 2중 실선으로 나타내는 점(Ya2∼Yc2)은 상술한 산출결과를 나타낸다. Point (Ya2~Yc2) shown by the solid line in Fig. 2 indicate the above-mentioned calculation result. 또한, 점선으로 표시되는 점(Za1∼Zc1)은 보정되지 않은 칩면적(A)에 대하여 실제의 수율을 표시한 점이고, 실선으로 표시되는 점(Za2∼Zc2)은 실제의 수율을 보정된 칩면적(A * K)에 대하여 표시한 점이다. In addition, the point (Za1~Zc1) represented by the dashed line jeomyigo display the actual yield for the chip area (A) is not correct, the point (Za2~Zc2) represented by the solid line is corrected to the real yield of the chip area It is a point display with respect to (a * K). 도 2에 도시된 바와 같이 보정된 칩면적(A* K)을 이용하여 비교하면, 실제의 수율과 예측수율은 각 집적회로장치(A∼C)에 대하여 잘 일치된다. [0068] Compared with the chip area (A * K) correction, as shown in Figure 2, the yield and the actual yield of the prediction is good agreement for each integrated circuit device (A~C).

또한, 곡선(y1)은 보정계수를 K = 1로 하였을 때의 상기 수학식 1, 즉 스테퍼의 식으로부터 산출되는 곡선이고, 상기 도 5에 도시하는 바와 같은 곡선이다. Further, the curve (y1) is a curve calculated from the equation (1), i.e. expression of a stepper at the time when the correction coefficient to K = 1, a plot such as that shown in the FIG. 도 2에 도시된 바와 같이, 예측수율(Ya2∼Yc2)은 곡선(y1)에 거의 가깝게 된다. 2, the predicted yield (Ya2~Yc2) is almost close to the curve (y1). 즉, 칩면적을 보정함으로써 스테퍼의 식 등의 기본적인 추정식을 이용한 수율의 추정을 정확히 할 수 있는 것을 알게 된다. That is, it is learned that to the estimation of the yield by correcting the chip area, using the estimate equation, such as the basic formula of a stepper accurately.

이상 설명한 바와 같이, 본 실시예에 의하면 트랜지스터 밀도를 고려하여 보정된 추정식(본 실시예에서는 스테퍼의 식)으로부터 예측수율을 산출함으로써, 실제값에 거의 일치하는 수율을 산출할 수가 있어, 대단히 높은 추정 정밀도를 얻을 수 있다. As described above, (in this embodiment, expression of a stepper) of this embodiment according to the example estimation of taking into account the transistor density is corrected by calculating a predicted yield from, it is possible to calculate a yield almost identical to the actual value, very high estimation accuracy can be obtained.

즉, 트랜지스터 밀도가 크면 그만큼 배선밀도도 높아지기 때문에, 단위 면적내에 동일한 수의 결함이 있다고 해도, 그 결함에 의해서 집적회로장치가 고장나는 확률도 증대한다. In other words, even if that since the transistor density much greater wiring density becomes higher, the defects of the same number in the unit area, but also increase the integrated circuit device is failed by the probability that the defect. 따라서, 트랜지스터 밀도(TD)가 큰 것으로서는 이 칩면적을 외견상 실제의 값(A)보다도 크도록 보정함으로써 추정식을 이용하면서 추정 정밀도를 높일 수 있는 것이다. Thus, as the transistor density (TD) is large to increase the estimation accuracy while using the estimate equation by correction to be larger than the value (A) of the actual appearance of the chip area.

또, 그 경우, 반드시 본 실시예와 같이, 보정계수(K)를 비 (TD/TDM)의 함수로서 나타낼 필요는 없고, 실험 등으로부터 보정계수(K)를 트랜지스터 밀도(TD)의 함수로서 결정하여도 된다. Further, in that case, be determined as a function of the present embodiment, as in the example, the correction coefficient (K) the ratio (TD / TDM) the correction factor (K) the transistor density (TD) from the required, experiment or the like not represented as a function of and it may be used.

다만, 본 실시예와 같이, 각종 집적회로장치에 있어서의 평균 트랜지스터 밀도(TDM)를 구하여, 비(TD/TDM)에 따라 보정계수(K)를 결정함으로써 보정계수(K)를 결정하기 위한 변수를 더욱 적정하게 설정할 수 있고, 그 결과, K값을 구하기 위한 통일적인 방법을 확립할 수 있다. However, the parameters for determining the mean transistor density correction coefficient (K) by determining a correction coefficient (K) in accordance with a ratio (TD / TDM) obtaining the (TDM) in, a variety of integrated circuit device as in this embodiment a can be set even more appropriate, and as a result, it is possible to establish a unified method for determining the K value.

또한, 역산 칩면적(A´)을 산출하여, 각종 집적회로장치에 있어서의 비 (TD/TDM)와 비 (A´/A)와의 상관관계로부터 비 (TD/TDM)와 보정계수(K)의 함수관계를 결정함으로써, 현실의 데이터에 의거하여 더욱 확실한 함수관계(g)를 구할 수 있다. Further, by calculating the inverse chip area (A'), ratio (TD / TDM) and the correction coefficient (K) from the correlation between the ratio (TD / TDM) and the ratio (A'/ A) in various kinds of integrated circuit devices by the function of determining, on the basis of the data of reality can be obtained a more reliable function of (g).

또한, 도 6에 도시한 바와 같이 결함밀도(D)의 결정시에도, 본 실시예의 수법을 이용하여 칩면적을 트랜지스터 밀도(TD)로서 보정하는 것이 바람직하다. In addition, in determination of a defect density (D) as it is shown in Figure 6, by using the example method of this embodiment it is preferred to correct the chip area as the transistor density (TD). 예를 들면 도 6에 도시된 점(A, B, C)은 보정전의 칩면적이지만, 이들을 트랜지스터 밀도(TD)와 평균 트랜지스터 밀도(TDM)의 비로 보정함으로써, 각각 도 6에 도시된 점(A´, B´, C´)과 같이 추정곡선에 가까운 점으로 이동하기 때문에, 예를 들면 최소 2 제곱법을 이용하여 파라미터인 결함밀도(D)의 결정을 할 때에도, 더욱 정확한 추정을 할 수 있게 된다. For the points (A, B, C) shown in FIG. 6 example is but the chip area prior to correction, these transistor density (TD) and the mean transistor density (TDM) with point (A shown in each of Fig. 6, by correcting the ratio of the ', since transport to the nearest point on the estimated curve as B', C'), for example when using the least squares method 2 to determine the defect density (D) parameters, and allows a more accurate estimate do.

(제 2 실시예) (Example 2)

다음에, 메모리를 포함하는 집적회로장치의 예측수율에 관한 제 2 실시예에 관해서 설명하기로 한다. Next, a description will be given first to the second embodiment of the predicted yield of the integrated circuit device including memory. 본 실시예에서는, 메모리로서 ROM을 포함하는 집적회로장치(D)의 수율을 추정하는 방법에 관해서 설명한다. In this embodiment, description will be given to a method for estimating the yield of an integrated circuit device (D) comprising a ROM as a memory.

본 실시예에서 사용하는 집적회로장치(D)에 관한 데이터는 이하와 같다. Data relating to the integrated circuit device (D) used in the present embodiment is as follows.

칩면적 A= 0.46㎠, Chip area A = 0.46㎠,

Tr 수 Can Tr

집적회로장치내의 ROM 부분의 Tr 수를 Tr R0M(단위 : 개)으로 하면, If the (one unit), the number Tr of the ROM part in the integrated circuit device Tr R0M

Tr R0M = 524,288개, Tr R0M = 524,288 dogs,

집적회로장치내의 ROM 이외의 Tr 수를 Tr L0G(단위 : 개)로 하면, When a (one unit), the number of Tr other than the ROM in the integrated circuit device Tr L0G

Tr L0G= 130,000개, Tr L0G = 130,000 dogs,

집적회로장치(D)를 제조하는 확산공정의 결함밀도 Defect density in the diffusion process for manufacturing the integrated circuit device (D)

D = 0.63 (개/㎠) D = 0.63 (one / ㎠)

상기 확산공정에서 실제로 제조하는 각종 집적회로장치의 TD의 평균값 The average value of TD of various kinds of integrated circuit devices actually being manufactured by the diffusion process

TDM= 5400(개/㎠) TDM = 5400 (pcs / ㎠)

본 실시예에 있어서도, 도 1의 흐름도의 각 단계(ST1∼ST7)에 따라 수율을 추정하는 점은 동일하다. Also in this embodiment, it is the same as that for estimating the yield according to the steps (ST1~ST7) of the flow chart of FIG. 단, 본 실시예에서는 수율에 영향을 주는 결함으로서는 파티클의 존재에 따라 생기는 배선의 쇼트나 단선이 불량의 대부분을 차지하는 것을 고려하여, 다음과 같은 수정을 한다. However, in the present embodiment taking into account that a short or disconnection of the wire caused by the existence of defects might affect the yield of particles account for most of the defects, and the following modifications.

단계 ST1에서는, Tr 수로서 Tr ROM과 Tr L0G를 입력하고, 단계 ST2에서는 이하의 고려에 기초하여 트랜지스터 밀도(TD)를 산출한다. In step ST1, as the number, type Tr Tr Tr L0G and ROM, and in step ST2 based on the following consideration to calculate the transistor density (TD).

일반적으로, 랜덤 로직 회로내의 Tr과 ROM 내의 Tr에서는 1 Tr 당의 배선수(단, 전원과의 접속배선을 제외함)에 이하와 같은 차이가 있다. In general, there are differences as described below in the random Tr Tr in the ROM in the logic circuit 1 (except for the connecting wiring of the single power source) Tr times per player.

랜덤로직 2개 (드레인과 게이트) Random logic 2 (drain and gate)

ROM 1개 (드레인) ROM 1 pieces (drain)

그리고, 1 Tr 당의 배선수에 차이가 있기 때문에 배선부분에서 같은 결함밀도가 존재하더라도, 그 결함밀도의 집적회로장치의 수율로의 영향이 달라지는 것을 고려하여, 트랜지스터 밀도(TD)를 산출함에 있어서, ROM 부분의 Tr 수를 상기 배선수의 비를 이용하여 보정한다. According as and, first, even if Tr is the defect density of the wiring portion due to the difference in per-fold was present, taking into account that the varying yield influence to the integrated circuit device of the defect density, and calculating the transistor density (TD), the number Tr of the ROM part is corrected using the ratio of the times the player. 즉, 하기식 That is, the following formula

TD = (TrL0G + 0. 5 * TrR0M)/A TD = (TrL0G + 0. 5 * TrR0M) / A

에 의해, 트랜지스터 밀도(TD)를 산출한다. By calculates the transistor density (TD). 바꾸어 말하면, 트랜지스터 등의 소자의 종류에 따라서 가중한다. In other words, the weighting according to the type of device of the transistor.

그리고, 도 1의 흐름도의 각 단계(ST1∼ST7)에 따라, 보정계수(K)의 산출, 예측수율(Y)의 산출을 실행한 결과, 하기의 값을 얻게 된다. And, you get a value of one to the result, execute the calculation of the correction factor (K) calculated, predicted yield (Y) in accordance with each step (ST1~ST7) of the flow chart of FIG.

TD = (130,000 + 0.5 * 524,288)/0.46 = 8,525 TD = (130,000 + 0.5 * 524,288) /0.46 = 8,525

K = SQRT (8525/5400) = 1.256 K = SQRT (8525/5400) = 1.256

Yd = {1/ (1 + 0.46 * 1.256 * 0.63)} * 100 = 73.3 (%) Yd = {1 / (1 + 0.46 * 1.256 * 0.63)} * 100 = 73.3 (%)

도 2의 점 Yd는 그 결과 얻어진 예측수율이다. Dot Yd in FIG. 2 is the resultant prediction yield. 도 2에 도시된 바와 같이, 점 Yd는 곡선 y1에 매우 가까운 값을 보이고 있다. 2, the dot Yd is showing a value very close to the curve y1.

즉, 본 실시예의 수율 추정방법에 의하면, 메모리 Tr과 로직 Tr에서는 1 Tr 당의 배선 수 상위가 있는 점에 착안하고, 그것에 따라서 가중한 트랜지스터 밀도(TD)를 이용하여 수율을 추정함으로써, 메모리와 로직을 구비한 집적회로장치에 대하여도 높은 수율을 추정할 수 있다. In other words, according to this embodiment, the yield estimation method, the memory Tr and logic Tr in 1 Tr paying attention to the point that the parent be the party line, and by estimating the thus yield using a weighting the transistor density (TD) thereto, memory and logic with respect to the integrated circuit device with a high yield it may also be estimated.

단, 가중의 값 그 자체는 본 실시예에 있어서의 가중의 값에 한정되는 것은 아니다. However, the value of weighting itself is not limited to the value of weighting in this embodiment.

(제 3 실시예) (Example 3)

다음에, 제 3 실시예에 대하여 설명하기로 한다. Next, a will be described with respect to the third embodiment. 본 실시예에서는 상기 제 2 실시예와 같은 Tr의 배선수의 상위뿐만 아니라, 배선의 구조에 의한 불량의 발생확률의 상위도 고려한다. In this embodiment, the second embodiment as well as the top of the boat was of the same Tr, considered the top of the probability of occurrence of defects due to the structure of the wiring.

도 4의 (a) 및 (b)는 ALROM 셀과 CWROM 셀에 있어서 불량의 발생확률의 상위를 설명하기 위한 평면도이다. (A) and (b) of Figure 4 is a plan view illustrating the top of the probability of occurrence of defects in the cell and ALROM CWROM cell. 여기서, ALROM이란 기억시키는 데이터의 형성에 알루미늄 배선을 이용하는 형식의 ROM을 말하고, CWROM이란 비아 홀(콘택트)의 유무를 이용하는 형식의 ROM을 말한다. Here, ALROM is to say the ROM of using aluminum wiring for the formation of the data type to be stored, CWROM refers to the form using the presence or absence of the via hole (contact) ROM. ALROM 셀과 CWROM 셀에 있어서, 같은 4개의 파티클이 같은 위치에 존재하고 있다고 할 경우, 도 4의 (a)에 도시된 ALROM 셀에 있어서는 3지점에서 쇼트가 발생하는 데 대하여, CWROM 에서는, 2지점밖에 쇼트가 발생하지 않는다. The in ALROM cell CWROM cell, relative to a short circuit occurs in the case be said that the four particles are present in the same position, the 3 points In the ALROM cell shown in (a) of Figure 4, CWROM, 2 points just do not short circuit occurs. 즉, 배선의 형성방법이 다르기 때문에 CWROM 셀에 있어서는 X 방향만에 있어서 AL간 쇼트가 문제가 되는 데 대하여, ALROM 셀에 있어서는 콘택트에 있어서의 알루미늄 데이터가 각각 고립되고 있기 때문에 X, Y 방향중 어디에서도 쇼트가 문제가 되기 때문이다. That is, since with respect to in the CWROM cell since the forming method of the wiring differ and short inter AL in only the X direction to be a problem, and In isolated each aluminum data in contacts are in ALROM cells X, Y, where one direction in short, because it is a problem.

따라서, 본 실시예에서는, 메모리셀 영역에서의 ALROM 셀의 수를 TRALR0M으로 하고, CWROM 셀의 수를 TRCWROM으로 하고, 트랜지스터 밀도(TD)(실질적으로는 배선밀도)를 하기식에 기초하여 산출한다. Therefore, in the present embodiment, it calculates the number of the memory cell region ALROM cell and CWROM cell with TRALR0M number of in the TRCWROM, and the transistor density (TD) on the basis of to the (substantially wiring density) of formula .

TD = (TrL0G + O. 5 * (TrALROM + TrCWROM * 0.55)}/A TD = (TrL0G + O. 5 * (TrALROM + TrCWROM * 0.55)} / A

또, 상기 도 1의 흐름도에 따라 처리를 하는 것은, 상기 제 1,제 2 실시예와 동일하다. In addition, It is also the treatment in accordance with the flow diagram of Figure 1, the same as the aforementioned first and second embodiments.

본 실시예에 의하면, 각 Tr의 확산층간을 접속하는 배선의 형성방법에 의해서, 같은 수의 결함에 대한 고장확률이 다른 것에 착안하고, 그것에 따라서 소자수에 가중을 하여 트랜지스터 밀도(TD)를 산출함으로써, 더욱 높은 정밀도로 수율을 추정할 수 있다. According to this embodiment, by the forming method of the wiring for connecting the diffusion layers of the respective Tr, paying attention to the probability of failure for a defect it can be the same different, and calculating the transistor density (TD) by a weighting device may thus it Thereby, it is possible to estimate the yield even more high precision.

단, 가중 값 그 자체는 본 실시예에 있어서의 가중 값에 한정되는 것은 아니다. However, the weighting value itself is not limited to the weighted value of the present embodiment.

(기타 실시예) (Other embodiments)

상기 제 2, 제 3 실시예에서는, 어느 것이나 디지털 회로만이 배치된 것을 전제로 설명하였지만, 디지털 회로와 바이폴러 트랜지스터 등을 갖는 아날로그 회로가 배치된 경우에 대해서도, 1 Tr 당의 배선수 등을 고려한 Tr 수의 가중을 할 수 있다. The second, the third embodiment, whichever digital circuit only but on the assumption described that the arrangement, considering also the case where an analog circuit having a digital circuit and a bipolar transistor are arranged, such as 1 Tr party times player It may be the weight of the Tr. 그 경우, Tr의 크기와 배선량을 고려하여, 예를 들면 아날로그 회로의 Tr 수를 TrANA로 하면, TrANA에는 4배 정도의 가중을 함으로써, 하기 식과 같이 트랜지스터 밀도(TD)를 산출할 수가 있다. In this case, in consideration of the size and baeseonryang of Tr, for example, when the number Tr of the analog circuit to TrANA, TrANA there can be calculated the transistor density (TD) as to the expression, by the weight of the four times.

TD = (TrLOG + 4 * TrANA)/A TD = (TrLOG + 4 * TrANA) / A

상기 각 실시예에서는, 공정변동 허용도(S)가 1인 경우의 스테퍼의 식(좁게는 시즈의 식)을 이용하여 수율을 추정하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 공정변동 허용도(S)가 1이 아닌 스테퍼의 식에 있어서, 칩면적 A 대신에 A* K를 이용하여도 된다. Wherein in each embodiment, the process variation tolerance but estimating the yield by using (S) is a stepper expression of the case of 1 (narrowly expression of the sheath), the present invention is not limited to such an embodiment, the process variable tolerances in the expression of a stepper (S) is not 1, it is also possible to use the a * K in place of the chip area a.

Y = 1/{(1+ A * D * S) 1/s } * 100 Y = 1 / {(1+ A * D * S) 1 / s} * 100

또한, 포아송의 식, 머피의 식, 무어의 식, 혹은 다른 추정식을 이용할 수가 있는 것은 물론이다. It goes without saying that the number of use of the Poisson equation, Murphy's way, way of Moore, or other estimation as well.

또한, 상기 각 실시예에 있어서의 소자는 어느 것이나 트랜지스터이지만, 본 발명의 소자는 이러한 실시예에 한정되는 것이 아니라, 다이오드 등의 트랜지스터 이외의 능동소자나, 저항소자, 용량소자 등의 수동 소자에 대해서도 본 발명을 적용할 수 있다. In addition, the passive elements such as the elements in each embodiment, but whichever transistor, a device of the present invention is not limited to such an embodiment, the active elements other than a transistor diode or a resistor element, a capacitor element also the present invention can be applied.

상술한 바와 같이 본 발명에 의한 집적회로장치의 수율 추정방법에 의하면, 결함밀도 및 칩 면적에 대한 수율의 의존 특성을 나타내는 추정식을 이용하여 집적회로장치의 수율을 추정하는 방법으로서, 칩면적을 트랜지스터 밀도에 따라서 보정하도록 하였기 때문에, 수많은 종류의 집적회로장치를 동일한 제조공정으로 제조하는 집적회로장치 제조사업에 있어서, 해당 집적회로장치의 레이아웃 설계 완료 전에 정확한 수율 예측이 가능하고, 따라서, 집적회로장치의 제조공정의 투입 웨이퍼 등의 낭비를 삭감할 수가 있다. According to the yield estimation method of an integrated circuit device according to the present invention, as described above, a method using an estimation equation representing the dependence of the yield on the defect density and the chip area for estimating the yield of an integrated circuit device, the chip area because it is corrected in accordance with the transistor density, in a large variety of integrated circuit devices in the apparatus the business of manufacturing an integrated circuit manufactured by the same manufacturing process, an accurate yield prediction before designing layout completion of the integrated circuit device, and can, therefore, an integrated circuit it is possible to reduce the waste, such as in the wafer of the process of manufacturing the device.

특히, 소자밀도와 평균소자밀도의 비에 따라서 칩면적을 보정하고 있기 때문에, 수율의 추정 정밀도를 한층 더 향상시킬 수 있다. In particular, since the chip area is corrected according to the ratio of the density element to the average density device, it may even further improve the estimation accuracy of the yield.

또한, 소자의 종류에 따라 배선밀도가 다른 것이나, 배선의 종류에 따라 결함이 주는 고장확률이 다른 것을 고려하여 소자밀도를 산출할 때의 소자수에 가중하도록 하였기 때문에, 수율의 추정 정밀도를 한층 더 향상시킬 수 있다. Further, would the wiring density in accordance with the type of device other, since for weighting the number of elements at which the failure probability that a defect in accordance with the type of wire to calculate the element density in consideration of the other, further the estimation accuracy of the yield It can be improved.

또한, 결함밀도를 산출할 때에도 소자밀도에 따라 칩면적을 보정하도록 하였기 때문에, 수율의 추정 정밀도를 한층 더 향상시킬 수 있다. In addition, since the chip area to correct the density in accordance with the device, even when calculating the defect density can be even further improve the estimation accuracy of the yield.

상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다. A preferred embodiment of the present invention described examples are disclosed for illustrative purposes, those skilled in the art will from the spirit and scope of the invention as set forth in the appended claims be various modifications, alterations, substitutions and additions.

도 1은 각 실시예에 따른 집적회로장치의 수율 추정의 순서를 나타낸 흐름도. Figure 1 is a flow chart showing the procedure of estimating the yield of an integrated circuit device according to each embodiment.

도 2는 제 1 실시예에 의한 예측수율과 실제의 수율 결과를 비교 도시한 그래프. Figure 2 is the predicted yield and a graph showing comparison results of the actual yield according to the first embodiment.

도 3은 제 1 실시예에 있어서 이용한 각종 집적회로장치의 A´/A와 TD/TDM의 상관관계를 도시한 그래프. Figure 3 is a graph showing the correlation between the various integrated circuit devices A'/ A and TD / TDM relationship with the first embodiment.

도 4는 제 2 실시예에 의한 집적회로장치의 ALROM 셀과 CWROM 셀에서의 배선구조의 상위를 나타내기 위한 평면도. Figure 4 is a plan view for showing the top of a wiring structure in an integrated circuit device ALROM cells and cells of CWROM according to the second embodiment.

도 5는 종래의 스테퍼의 식을 이용한 산출방법에 의한 예측수율과 실제의 수율 결과를 도시한 그래프. Figure 5 is showing the prediction result of the yield and the actual yield due to the calculation method using the equation of a conventional stepper graph.

도 6은 칩면적과 수율의 상관관계를 나타내는 데이터로부터 결함밀도를 결정하는 방법을 설명하는 설명도. 6 is an explanatory view for explaining a method of determining the defect density from the data showing the correlation between the chip area and yield.

도 7은 칩면적으로부터 수율을 추정하기 위한 각 모델을 기술하는 추정곡선을 도시한 특성도. 7 is a characteristic diagram showing an estimation curve describing each model estimating the yield from the chip area.

* 도면의 주요부분에 대한 부호의 설명 * * Description of the Related Art *

Za1, Zb1, Zc1 : 수율의 실제값 Za1, Zb1, Zc1: actual value of the yield

Za2, Zb2, Zc2 : 실제값의 보정점 Za2, Zb2, Zc2: calibration point of the actual value

Ya1, Yb1, Yc1 : 미보정된 예측수율 Ya1, Yb1, Yc1: an uncorrected prediction yield

Ya2, Yb2, Yc2 : 보정후의 예측수율 Ya2, Yb2, Yc2: predicted yield after correction

g1 : A´/A = TD/TDM의 함수 곡선 g1: the function of the curve A'/ A = TD / TDM

g2 : A´/A = SQRT(TD/TDM)의 함수 곡선 g2: the function of the curve A'/ A = SQRT (TD / TDM)

y1 : 스테퍼의 추정곡선 y1: estimated curve of a stepper

Claims (14)

  1. 집적회로 장치내의 소자수와, 상기 집적회로 장치의 칩면적과, 상기 집적회로장치의 제조공정에 있어서의 결함밀도를 입력하는 단계와, And inputting the defect density in the manufacturing process of the integrated circuit device and the number of elements in the integrated circuit chip area of ​​the device and the integrated circuit device,
    상기 소자의 단위 면적당의 수인 소자밀도를 산출하는 단계와, And the step of calculating the element density which is the number of units per unit area of ​​the device,
    예상되는 수율의 결함밀도 및 칩면적에 대한 의존특성을 나타내는 추정식을 선택하는 단계와, And the step of selecting an estimation equation representing the dependence of the expected yield on the defect density and the chip area,
    상기 단계에서 산출된 상기 소자밀도에 따라서 칩면적을 보정하는 단계와, And a step of correcting the chip area, according to the said element density calculated in the step,
    상기 보정된 칩면적과 상기 결함밀도를 상기 추정식에 대입하여, 상기 집적회로장치의 예측되는 수율을 산출하는 단계를 구비하는 것을 특징으로 하는 집적회로장치의 수율 추정방법. By substituting the corrected chip area and the defect density in the estimate equation, yield estimation method of an integrated circuit device comprising the steps of: calculating a predicted yield is of the integrated circuit device.
  2. 제 1항에 있어서, According to claim 1,
    상기 제조공정으로 제조되는 집적회로장치의 소자수를 기초로 하여 얻은 평균 소자밀도를 산출하는 단계를 추가로 구비하고, On the basis of the number of elements of an integrated circuit device manufactured by the above manufacturing process comprises the further step of calculating the mean element density obtained,
    상기 칩면적을 보정하는 단계에서는 상기 소자밀도를 평균 소자밀도로 나눈 값의 함수로서 보정계수를 결정하고, 상기 보정계수를 입력된 칩면적에 곱함으로써 칩면적을 보정하는 것을 특징으로 하는 집적회로장치의 수율 추정방법. The step of correcting the chip area of ​​the integrated circuit device, characterized in that to determine the correction factor as a function of the value obtained by dividing the element density by the average element density and correcting the chip area by multiplying the chip area inputting the correction factor estimation of the yield.
  3. (정정) (correction)
    제 2항에 있어서, 3. The method of claim 2,
    상기 칩면적을 보정하는 단계에서는, 상기 사용하는 추정함수로부터 역산하여 얻어지는 역산 칩면적을 칩면적으로 나눈 값과 소자밀도를 평균 소자밀도로 나눈 값의 상관관계를 나타내는 각종 집적회로장치에 대한 데이터에 기초하여, 보정계수를 소자밀도를 평균 소자밀도로 나눈 값의 가장 확실한 함수로서 결정하는 것을 특징으로 하는 집적회로장치의 수율 추정방법. The data for a variety of integrated circuit devices showing the in the step of correcting the chip area, the correlation of the inversion from the estimation function used to divide the value of the element density by dividing the obtained inverse chip area in the chip area by the average element density value relationship to yield estimates of the integrated circuit device, characterized in that to determine the correction factor as the most obvious function of the value obtained by dividing the element density to an average density of basic elements.
  4. (정정) (correction)
    제 1항에 있어서, According to claim 1,
    상기 집적회로 장치 내에는 다른 종류의 회로가 설치되고, In the integrated circuit device is provided with a different type of circuit,
    상기 소자밀도를 산출하는 단계에서는, 상기 회로의 종류에 따른 가중을 하여 소자밀도를 산출하는 것을 특징으로 하는 집적회로장치의 수율 추정방법. The step of calculating the element density, the method for estimating the yield of an integrated circuit device, characterized in that for calculating the element density by the weight corresponding to the type of the circuit.
  5. 제 4항에 있어서, 5. The method of claim 4,
    상기 집적회로장치 내에는 로직회로 영역과 메모리셀 영역이 설정되고, In the integrated circuit device is set, the logic circuit region and a memory cell area,
    상기 소자밀도를 산출하는 단계에서는 상기 메모리셀 영역의 소자수에 0보다 크고 1보다 작은 가중 계수를 곱하여 소자밀도를 산출하는 것을 특징으로 하는 집적회로장치의 수율 추정방법. Yield estimation method in the step of calculating the element density of an integrated circuit device, characterized in that for calculating the element density by multiplying the small weighting factor to the element number larger than 0 and 1 of the memory cell region.
  6. 제 4항에 있어서, 5. The method of claim 4,
    상기 집적회로장치 내에는 디지털회로 영역과 아날로그회로 영역이 설정되고, In the integrated circuit device is to be set up digital circuit region and an analog circuit area,
    상기 아날로그회로 영역의 소자수에 1보다도 큰 가중을 하여 소자밀도를 산출하는 것을 특징으로 하는 집적회로장치의 수율 추정방법. Yield estimation method of an integrated circuit device, characterized in that for calculating the element density, the larger weight to be more than one element of the analog circuit region.
  7. (정정) (correction)
    제 1항 내지 제 3항, 제 5항, 제 6항 중 어느 한 항에 있어서, According to claim 1 to claim 3, claim 5, either one of claim 6,
    상기 집적회로 장치내의 각 소자의 확산층간을 접속하는 배선층의 형성상태에 의해, 동일한 개수의 결함이 주는 고장확률이 서로 다른 복수종류의 소자가 설정되고, The failure probability of one another a plurality of types of other devices by the formation state of the wiring for connecting the diffusion layers of each element, which is the same number of defects in the integrated circuit device is set,
    상기 소자밀도를 산출하는 단계에서는 상기 각 소자와 배선의 접속부에서의 결함이 주는 고장확률에 따라 상기 소자수에 가중하여 소자밀도를 산출하는 것을 특징으로 하는 집적회로장치의 수율 추정방법. Yield estimation method in the step of calculating the element density of an integrated circuit device, characterized in that for calculating the element density, weighting a number of said elements according to the respective element and the failure probability that a defect in the connection of the wirings.
  8. (삭제) (delete)
  9. (정정) (correction)
    제 1항 내지 제 3항, 제 5항, 제 6항 중 어느 한 항에 있어서, According to claim 1 to claim 3, claim 5, either one of claim 6,
    상기 결함밀도의 추정은 해당 집적회로장치의 제조공정에 있어서의 각종 집적회로장치에 대해서의 칩면적 및 결함밀도와 실제의 수율과의 관계를 나타내는 데이터에 기초하여 행하는 것을 특징으로 하는 집적회로장치의 수율 추정방법. The estimation of the defect density of the integrated circuit device, characterized in that for performing the basis of the data showing the relationship between the integrated circuit chip area and the defect density for a variety of integrated circuit device in a manufacturing process of the device and the actual yield yield estimation.
  10. (삭제) (delete)
  11. (삭제) (delete)
  12. 제 9항에 있어서, 10. The method of claim 9,
    상기 칩면적으로서, 각 집적회로장치에 있어서의 소자밀도에 따라 소자밀도가 클수록 칩면적이 크게 되도록 보정하는 것을 이용하는 것을 특징으로 하는 집적회로장치의 수율 추정방법. Yield estimation method of an integrated circuit device characterized by using as said chip area, according to the element density in each integrated circuit device, the greater the density element to the correction so that the chip area significantly.
  13. (삭제) (delete)
  14. (신설) (newly open)
    제 2항 또는 제 3항에 있어서, 3. The method of claim 2 or 3,
    상기 집적회로 장치 내에는 다른 종류의 회로가 설치되고, In the integrated circuit device is provided with a different type of circuit,
    상기 소자밀도를 산출하는 단계에서는, 상기 회로의 종류에 따른 가중을 하여 소자밀도를 산출하는 것을 특징으로 하는 집적회로장치의 수율 추정방법. The step of calculating the element density, the method for estimating the yield of an integrated circuit device, characterized in that for calculating the element density by the weight corresponding to the type of the circuit.
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