KR100475937B1 - Method for estimating yield of intergrated circuit device - Google Patents
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Abstract
본 발명은 집적회로장치를 제조함에 있어서, 투입 웨이퍼 수에 대하여 얻어지는 양품 디바이스 수를 결정하기 위한 수율의 추정방법에 관한 것으로, 집적회로장치의 예측수율을 고정밀도로 추정하기 위한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for estimating yield for determining the number of good devices obtained with respect to the number of input wafers in manufacturing an integrated circuit device, and to accurately estimate the predicted yield of the integrated circuit device.
칩면적(A), 소자수, 결함밀도(D) 등의 필요한 정보를 입력하여 소자밀도(TD), 평균소자밀도(TDM)를 산출한다. 결함밀도(D) 및 칩면적(A) 에 대한 수율의 의존특성을 나타내는 스테퍼의 식 등의 추정식 Y= f(A)로부터 역 칩면적(A´) 을 산출한다. 다음에, 확산공정에서의 각종 집적회로장치에 대하여 비(A´/A) 와 비(TD/TDM)의 관계 데이터로부터 가장 적정하다고 생각되는 함수관계 g(TD/TDM)를 결정하고, 이 관계식 g (TD/TDM)로부터 보정계수(K)를 산출한다. 그리고, Y= f (A* K) 에 보정계수(K), 칩면적(A)의 값을 도입하여 예측수율(Y)을 산출한다.The device density TD and the average device density TDM are calculated by inputting necessary information such as the chip area A, the number of elements, the defect density D, and the like. The inverse chip area A 'is calculated from the estimated equation Y = f (A) such as the stepper equation indicating the dependence of the yield on the defect density D and the chip area A. Next, the functional relation g (TD / TDM) deemed most appropriate is determined from the relationship data of ratio A '/ A and ratio TD / TDM for various integrated circuit devices in the diffusion process. The correction coefficient K is calculated from g (TD / TDM). Then, the predicted yield Y is calculated by introducing the values of the correction coefficient K and the chip area A into Y = f (A * K).
Description
본 발명은 집적회로장치를 제조함에 있어서, 투입 웨이퍼 수에 대하여 얻어지는 양호한 품질(양품)의 디바이스 수를 결정하기 위한 수율의 추정방법에 관한 것이다.The present invention relates to a method of estimating yield for determining the number of devices of good quality (good quality) obtained with respect to the number of wafers input in manufacturing an integrated circuit device.
일반적으로, 로직, 마이크로 컴퓨터, ASIC 등의 새로이 프로세스를 개발하는 것이 많은 다품종 소량생산용의 디바이스에 있어서는, 생산된 양품 디바이스수가 필요한 수만큼 되지 않는다면 큰 문제가 되기 때문에, 어떻게 하든 일정한 여유를 갖는 다수의 웨이퍼를 투입하게 된다. 그 결과, 필요한 수를 초과하는 많은 양품 디바이스가 만들어지는 등의 낭비가 생기게 된다.In general, developing a new process such as logic, microcomputer, or ASIC is a big problem for many small-volume production devices because it is a big problem if the number of produced good-quality devices is not as many as necessary. The wafer is put. As a result, there is a waste of producing many good quality devices in excess of the required number.
따라서, 반도체 웨이퍼로부터 집적회로장치를 제조함에 있어서, 투입한 웨이퍼수로부터 최종적으로 얻어질 양품 디바이스의 수를 정확히 추정함으로써, 투입 웨이퍼수의 여유를 작게 하여 쓸데없는 웨이퍼의 삭감과, 디바이스의 제조에 필요한 쓸데없는 시간, 자재의 절약을 도모하는 것은 중요한 과제이다.Therefore, in manufacturing an integrated circuit device from a semiconductor wafer, by accurately estimating the number of good devices to be finally obtained from the number of wafers inserted, the amount of wafers to be inserted is reduced to reduce unnecessary waste and to manufacture devices. It is important to save unnecessary time and materials required.
따라서, 종래부터 집적회로장치의 제조공정에 있어서 수율을 추정하는 방법으로서, 확산공정 등의 결함밀도를 이용하는 방법이 있었다. 이것은, 집적회로의 각각의 칩면적과, 해당 집적회로장치가 제조되는 확산공정 등의 결함밀도를 이용하여 집적회로장치의 예측수율을 산출하는 것으로, 예를 들면 다음과 같은 순서에 의하여 이루어지고 있다.Therefore, conventionally, as a method for estimating the yield in the manufacturing process of an integrated circuit device, there has been a method of using a defect density such as a diffusion process. This is performed by calculating the predicted yield of the integrated circuit device using each chip area of the integrated circuit and the defect density such as the diffusion process in which the integrated circuit device is manufactured. .
집적회로장치의 칩면적을 A(단위 : ㎠), 제조에 사용되는 확산공정의 결함밀도를 D(단위: 개/ ㎠)로 하면 예측수율 Y(단위:%)는 예를 들면, 다음의 각 식을 기초로 산출된다.If the chip area of the integrated circuit device is A (unit: cm 2) and the defect density of the diffusion process used for manufacturing is D (unit: cm / cm 2), the predicted yield Y (unit:%) is, for example, Calculated based on the equation.
Y = ｛exp (-A * D)}* 100 (포아송(Poisson)의 식)Y = ｛exp (-A * D)} * 100 (Poisson's equation)
Y = {1/(1 + A * D)}* 100 (시즈(Seeds)의 식)Y = {1 / (1 + A * D)} * 100 (Seeds' expression)
Y = l/ {(1 + A * D * S)1/s}* 100 (스테퍼(Stapper)의 식)Y = l / {(1 + A * D * S) 1 / s } * 100 (stepper expression)
(단, S는 공정변동 허용도임)(Where S is the tolerance of process variation)
Y = [{1-exp(-A * D)} / (A * D)]2 * 100 (머피(Murphy)의 식)Y = [{1-exp (-A * D)} / (A * D)] 2 * 100 (Murphy's equation)
Y = exp {-√(A * D)} * 100 (무어(Moore)의 식)Y = exp {-√ (A * D)} * 100 (Moore's expression)
단지, 결함은 산화막의 핀홀, 마스크 불량, 오염, 결정결함 등의 점 형상결함을 의미한다.Only defects mean point shape defects such as pinholes, mask defects, contamination, crystal defects, and the like of the oxide film.
여기서, 상기 포아송(Poisson)의 식은 이하의 순서에 의해 산출된다.Here, the formula of Poisson is calculated by the following procedure.
다수의 제조공정에서 발생하는 결함발생 확률에 대하여, 각 공정에서의 사상이 독립이라는 가정에 근거하여 X 개의 결함이 발생하는 확률 P를 나타내는 2항분포를 산출하고, 이것에 공정수가 충분히 크고 결함의 발생확률이 충분히 작으며, 결함의 분포가 웨이퍼 면내, 웨이퍼 사이, 로트 사이에서 똑같은 것으로 가정하면 결함밀도(D)는 정수가 되기 때문에, 확률(P)은 다음과 같은 포아송 분포로 나타난다.Regarding the probability of defects occurring in a number of manufacturing processes, a binary term distribution representing the probability P of occurrence of X defects is calculated based on the assumption that the events in each process are independent. If the probability of occurrence is small enough and the distribution of defects is the same in-plane, between wafers, and between lots, the defect density D becomes an integer, so the probability P is expressed by the Poisson distribution as follows.
P {X = x} = {(A * D)x/x !} exp (-A * D)P {X = x} = {(A * D) x / x!} Exp (-A * D)
따라서, 수율(Y)은 다음의 포아송의 식으로 나타난다.Therefore, the yield Y is represented by the following Poisson's formula.
Y = P{X = 0}={exp(-A * D)} * 100Y = P {X = 0} = {exp (-A * D)} * 100
다만, 일반적으로는 상기 포아송의 식에 따라서 산출한 수율은 실제의 수율보다도 작아지는 경향이 있다고 본다.In general, however, it is assumed that the yield calculated according to the Poisson's formula tends to be smaller than the actual yield.
한편, 상기 포아송 분포의 평균값(A * D)에 분포가 있다고 하고 상기의 분포함수를 감마함수로 가정함으로써 다음과 같은 스테퍼의 식을 얻을 수 있다.On the other hand, assuming that there is a distribution in the average value A * D of the Poisson distribution, and assuming that the distribution function is a gamma function, the following stepper equation can be obtained.
Y = 1/{(1 + A * D * S)1/s} * 100Y = 1 / {(1 + A * D * S) 1 / s } * 100
또한, 상기 스테퍼의 식에 있어서 S= 1로 함으로써 다음의 시즈(Seeds)의 식을 얻을 수 있다.In the stepper equation, S = 1, the following Seeds equation can be obtained.
Y = {1/(1 + A * D)} * 100Y = {1 / (1 + A * D)} * 100
따라서, 이 시즈의 식은, 광의로 스테퍼의 식에 포함된다. 이하의 설명에서는, 이 시즈의 식을 스테퍼의 식의 특수한 경우로 파악하여, 이들을 스테퍼의 식으로 총칭하기로 한다.Therefore, this siege expression is broadly included in the stepper equation. In the following description, the expression of this siege is regarded as a special case of the stepper equation, and these are collectively referred to as the stepper equation.
이와 같이, 종래 방법에서는 상술한 각 추정식을 사용하여 예측수율을 추정하고, 그 추정결과에 따라서 투입하는 웨이퍼 매수를 결정함으로써, 쓸데없는 웨이퍼, 처리시간, 원료의 소비를 될 수 있는 한 회피하도록 하였다.As described above, in the conventional method, the estimated yield is estimated using each of the above-described equations, and the number of wafers to be input is determined according to the estimated result, so as to avoid wasteful use of wafers, processing time, and raw materials as much as possible. It was.
그러나, 상기 종래의 각 식을 이용하여 수율을 추정하는 경우, 칩면적이 작은 경우, 혹은 마스크 회수가 적은 경우에는 실제의 수율과 비교적 잘 일치하지만, 칩면적이 커지면 실제값과 크게 어긋나는 문제점이 있었다. 도 7은 상기 각 식에 있어서의 수율의 칩면적 의존특성을 나타내는 특성곡선이다. 포아송의 식, 스테퍼의 식(시즈의 식), 머피(Murphy)의 식은 칩면적이 작은 경우에는 서로 근사한 예측수율의 값을 나타내지만, 칩면적이 커지면 서로 크게 틀려지는 것을 알 수 있다. 이 특성곡선의 형상으로부터도 칩면적이 커지면 추정값과 실제의 수율이 크게 어긋날 것으로 예측된다.However, in the case of estimating the yield using each of the above conventional equations, when the chip area is small or the number of masks is small, the yield is relatively well matched with the actual yield. . Fig. 7 is a characteristic curve showing chip area dependence characteristics of yields in the above equations. Poisson's formula, stepper's formula (see's formula) and Murphy's formula show approximate yields when the chip area is small, but the chip area is greatly different from each other when the chip area is large. From the shape of this characteristic curve, it is predicted that the larger the chip area, the larger the estimated value and the actual yield will be.
일례로서, 상기 스테퍼의 식을 이용하여 수율을 추정하는 경우의 추정값과 실제값의 비교를 이하에 행하기로 한다. 단, S=1로 한다.As an example, a comparison between the estimated value and the actual value in the case of estimating the yield using the stepper equation will be made below. However, let S = 1.
결함밀도가 D = 0.63(단위 : 개/㎠)인 확산공정에서, 이하의 각종의 집적회로장치(A∼C)를 제조하는 경우를 고려한다.In the diffusion process in which the defect density is D = 0.63 (unit: piece / cm 2), the case where the following various integrated circuit devices A to C are manufactured is considered.
집적회로장치 A 칩면적 0.44 (단위 : ㎠)Integrated circuit device A chip area 0.44 (unit: ㎠)
집적회로장치 B 칩면적 0.79 (단위 : ㎠)Integrated Circuit Device B Chip Area 0.79 (Unit: ㎠)
집적회로장치 C 칩면적 O.3O (단위 : ㎠)Integrated circuit device C chip area O.3O (unit: ㎠)
상기 각 집적회로장치(A∼C)에 대하여 상기 스테퍼의 식을 이용하여 예측수율을 산출하면 아래와 같다.For the integrated circuit devices A to C, the prediction yield is calculated using the stepper equation as follows.
집적회로장치 A 예측수율 Yal = {1/(1 + 0.44 * 0.63)｝* 100 = 78.3%Integrated Circuit Device A Forecast Yield Yal = {1 / (1 + 0.44 * 0.63) 3 * 100 = 78.3%
집적회로장치 B 예측수율 Yb1 = {1/(1 + 0.79 * 0.63)｝* 100 = 66.8%Integrated circuit device B predicted yield Yb1 = (1 / (1 + 0.79 * 0.63)｝ * 100 = 66.8%
집적회로장치 C 예측수율 Yc1 = {1/(1 + 0.30 * 0.63)｝* 100 = 84.1%Integrated circuit device C predicted yield Yc1 = (1 / (1 + 0.30 * 0.63) 0.6 * 100 = 84.1%
로 산출된다.Is calculated.
도 5는 상기 종래의 산출방법의 일례인 스테퍼의 식을 이용하여 산출하는 경우의 예측수율의 칩면적 의존곡선(y1)과, 상기 집적회로장치(A∼C)를 실제로 제조하였을 때의 수율(Za1∼Zc1)을 도시한 그래프이다. 도 5에 도시된 바와 같이, 실제의 수율(Za1∼Zc1)은 스테퍼의 식에 근거하는 추정값 곡선(y1)에 일치하지 않으며 곡선(y1)의 상하로 분포된다.Fig. 5 shows the chip area dependency curve y1 of the predicted yield when calculated using the stepper equation, which is an example of the conventional calculation method, and the yield when the integrated circuit devices A to C are actually manufactured ( It is a graph which shows Za1-Zc1). As shown in Fig. 5, the actual yields Za1 to Zc1 do not coincide with the estimated value curve y1 based on the stepper equation and are distributed above and below the curve y1.
그 때문에, 종래의 수율 추정에 있어서는 어느 쪽의 추정식을 사용한다고 해도 상당히 큰 여유를 갖는 웨이퍼를 투입시킬 수 밖에 없으며, 쓸데없는 웨이퍼나 시간 등을 절약하는 것이 곤란하였다.For this reason, in any conventional estimation of yield, it is inevitable to inject a wafer having a considerably large margin even if either of the estimation equations is used, and it is difficult to save useless wafers and time.
특히, 제품수명이 짧은 집적회로장치에 있어서는 개발단계에서 이미 필요한 웨이퍼의 수량을 예측해야만 하지만, 예측한 수율로부터 크게 빗나가는 집적회로장치가 다수 존재하였다.In particular, in the integrated circuit device having a short product life, it is necessary to estimate the number of wafers already required in the development stage, but there are many integrated circuit devices that deviate greatly from the expected yield.
따라서, 본 발명자는 상기 도 5에 도시된 바와 같은 수율의 추정값과 실제값과의 상위를 발생시키는 원인의 해명과 그 해결을 시도한 결과, 그 주된 원인이 집적회로장치 내에 설치된 트랜지스터 등의 소자 밀도의 상위에 의한 것임을 발견하였다.Accordingly, the present inventors have attempted to clarify and solve the cause of the difference between the estimated value and the actual value of the yield as shown in FIG. It was found to be due to a high rank.
본 발명은, 이러한 점을 감안하여 이루어진 것으로, 그 목적은 집적회로장치 내에 배치되는 소자밀도를 고려하여 수율을 추정함으로써 칩면적의 크기에 관계없이 정밀도 높은 집적회로장치의 예측수율을 산출할 수 있는 통일적인 수율 추정방법을 제공하기 위한 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of this point, and an object thereof is to estimate the yield in consideration of the device density disposed in the integrated circuit device, so that the predicted yield of a highly accurate integrated circuit device can be calculated regardless of the size of the chip area. It is to provide a uniform yield estimation method.
상기 목적을 달성하기 위하여, 본 발명이 강구한 수단은 집적회로장치의 수율 추정방법으로서, 칩면적으로부터 수율을 예측하는 추정식을 이용할 때 소자밀도를 고려하여 보정된 칩면적으로부터 수율을 추정하는 것이다.In order to achieve the above object, the present invention seeks to estimate the yield from the chip area corrected in consideration of the device density when using the estimation formula for estimating the yield from the chip area as a yield estimation method of an integrated circuit device. .
구체적으로는, 다음과 같이 집적회로장치의 수율 추정방법에 관한 수단을 강구하고 있다.Specifically, a means relating to a method for estimating the yield of an integrated circuit device is devised as follows.
본 발명의 집적회로장치의 수율 추정방법은, 집적회로장치내의 소자수와 상기 집적회로장치의 칩면적과 상기 집적회로장치의 제조공정에 있어서의 결함밀도를 입력하는 단계와, 상기 소자의 단위 면적당의 수인 소자밀도를 산출하는 단계와, 예상되는 수율의 결함밀도 및 칩면적에 대한 의존특성을 나타내는 추정식을 선택하는 단계와, 상기 단계에서 산출된 상기 소자밀도에 따라서 칩면적을 보정하는 단계와, 상기 보정된 칩면적과 상기 결함밀도를 상기 추정식에 대입하여, 상기 집적회로장치의 예측되는 수율을 산출하는 단계를 구비한다.A method for estimating the yield of an integrated circuit device according to the present invention comprises the steps of inputting the number of elements in the integrated circuit device, the chip area of the integrated circuit device, and the defect density in the manufacturing process of the integrated circuit device, and per unit area of the device. Calculating a device density, which is the number of?, Selecting an estimation formula indicating a dependent characteristic of the expected yield of the defect density and the chip area; correcting the chip area according to the device density calculated in the step; And calculating the predicted yield of the integrated circuit device by substituting the corrected chip area and the defect density into the estimation equation.
이 방법에 의해, 동일한 칩면적을 갖는 다수의 집적회로장치가 있다고 하면, 소자밀도가 큰 집적회로장치일수록 그 칩면적이 커지도록 보정된다. 즉, 소자밀도가 커지면 배선밀도도 커지기 때문에 같은 수의 결함에 대한 고장의 발생확률이 높아지고, 즉 수율이 저하하는 것으로부터 이와 같이 칩면적이 보정됨으로써, 칩면적의 크기에 관계없이 고정밀도의 수율을 추정할 수 있다.According to this method, if there are a large number of integrated circuit devices having the same chip area, the integrated chip device having a higher device density is corrected so as to have a larger chip area. In other words, as the device density increases, the wiring density also increases, so that the probability of occurrence of failures for the same number of defects increases, that is, the chip area is corrected in this way because the yield decreases. Can be estimated.
또한, 상기 제조공정에서 제조되는 집적회로장치의 소자수를 기초로 하여 얻은 평균 소자밀도를 산출하는 단계를 추가로 구비하고, 상기 칩면적을 보정하는 단계에서는 상기 소자밀도를 평균 소자밀도로 나눈값의 함수로서 보정계수를 결정하고, 이 보정계수를 입력된 칩면적에 곱함으로써 칩면적을 보정할 수 있다.The method may further include calculating an average device density obtained based on the number of devices of the integrated circuit device manufactured in the manufacturing process, and in the correcting the chip area, the device density divided by the average device density. The chip area can be corrected by determining a correction factor as a function of and multiplying the correction factor by the input chip area.
이 방법에 의해, 보정값을 결정하기 위한 변수를 더욱 적정하게 설정할 수 있어, 수율 추정을 위한 통일적인 방법을 확립할 수 있다.By this method, the variable for determining the correction value can be set more appropriately, and a unified method for yield estimation can be established.
또한, 상기 칩면적을 보정하는 단계에서는 상기 사용하는 추정함수로부터 역산하여 얻어지는 역산 칩면적을 칩면적으로 나눈 값과, 소자밀도를 평균 소자밀도로 나눈 값의 상관관계를 나타내는 각종 집적회로장치에 대한 데이터에 기초하여, 보정계수를 소자밀도를 평균 소자밀도로 나눈 값의 가장 확실한 함수로서 결정할 수 있다.In the step of correcting the chip area, for various integrated circuit devices which show a correlation between the inverse chip area obtained by inversion from the estimation function used, divided by the chip area, and the device density divided by the average device density. Based on the data, the correction coefficient can be determined as the most reliable function of the device density divided by the average device density.
이 방법에 의해, 현실의 집적회로장치를 제조하는 공정에서의 데이터에 기초한 정확한 수율을 추정할 수 있다.By this method, it is possible to estimate an accurate yield based on the data in the process of manufacturing a real integrated circuit device.
또, 상기 집적회로장치 내에 다른 종류의 회로가 설치된 경우에는, 상기 소자밀도를 산출하는 단계에서, 상기 회로의 종류에 따른 가중을 하고 소자밀도를 산출하는 것이 바람직하다.In the case where other types of circuits are provided in the integrated circuit device, the device density is preferably calculated by weighting according to the type of the circuit and calculating the device density.
이 방법에 의해, 소자밀도뿐만 아니라 회로의 종류에 의해서 다른 배선밀도의 상위를 반영한 수율을 추정할 수 있어, 수율의 추정 정밀도가 향상된다.By this method, it is possible to estimate the yield reflecting the difference in wiring density which differs not only by the device density but also by the type of the circuit, and the accuracy of estimating the yield is improved.
또한, 상기 집적회로장치 내에 논리회로 영역과 메모리셀 영역이 설치되는 경우에는 상기 소자밀도를 산출하는 단계에서 상기 메모리셀 영역의 소자수에 0보다 크고 1보다 작은 가중 계수를 곱하여 소자밀도를 산출하는 것이 바람직하다.In the case where the logic circuit region and the memory cell region are provided in the integrated circuit device, the device density is calculated by multiplying the number of elements of the memory cell region by a weighting factor greater than 0 and less than 1 in the calculating of the device density. It is preferable.
이 방법에 의해, 메모리셀 영역의 트랜지스터에서는 1 트랜지스터당의 배선이 적은 사실을 반영한 수율을 추정할 수 있다.By this method, it is possible to estimate the yield reflecting the fact that the wirings per transistor are small in the transistors in the memory cell region.
또, 상기 집적회로장치 내에 디지털 회로영역과 아날로그 회로영역이 설치된 경우에는, 상기 아날로그 회로영역의 소자수에 1보다도 큰 가중을 하여 소자밀도를 산출하는 것이 바람직하다.In the case where the digital circuit area and the analog circuit area are provided in the integrated circuit device, it is preferable to calculate the device density by applying a weight greater than 1 to the number of devices in the analog circuit area.
이 방법에 의해, 아날로그 회로내의 트랜지스터는 1 트랜지스터당의 배선량이 많은 등의 사실을 반영한 수율을 추정할 수 있다.By this method, the transistor in the analog circuit can estimate the yield reflecting the fact that the wiring amount per transistor is large.
또한, 상기 집적회로장치내의 각 소자의 확산층간을 접속하는 배선층의 형성상태에 의해, 동일한 개수의 결함이 주는 고장확률이 서로 다른 복수종류의 소자가 설치되는 경우에는, 상기 소자밀도를 산출하는 단계에서 상기 각 소자와 배선의 접속부에서의 결함이 주는 고장확률에 따라서 상기 소자수에 가중하여 소자밀도를 산출하는 것이 바람직하다.And calculating the device density when a plurality of kinds of devices having different failure probabilities given by the same number of defects are provided by the formation states of the wiring layers connecting the diffusion layers of the respective elements in the integrated circuit device. It is preferable to calculate the device density by weighting the number of elements according to the failure probability of the defect in the connection portion of each element and the wiring.
이 방법에 의해, 예를 들면 ALROM 셀과 CWROM 셀과 같이 배선구조의 상위에 의해서 동일한 결함수가 가져오는 고장의 확률이 다른 경우에 있어서도, 이것을 고려한 고정밀도의 수율 추정을 할 수 있다. 여기서, ALROM 이란 기억시키는 데이터의 형성에 알루미늄 배선을 이용하는 형식의 ROM을 말하고, CWROM이란 기억시키는 데이터의 형성에 비아 홀(콘택트)의 유무를 이용하는 형식의 ROM을 말한다.According to this method, even in the case where the probability of failure resulting from the same number of defects is different due to the difference in the wiring structure, for example, in the ALROM cell and the CWROM cell, a high-precision yield estimation considering this can be performed. Here, ALROM refers to a ROM of a type using aluminum wiring to form data to be stored, and CWROM refers to a ROM of a type to use the presence or absence of via holes (contacts) to form data to be stored.
또, 상기 결함밀도의 추정을 해당 집적회로장치의 제조공정에 있어서의 각종집적회로장치에 대해서의 칩면적 및 결함밀도와 실제의 수율과의 관계를 나타내는 데이터에 기초하여 행할 수 있다.The defect density can be estimated based on data indicating the relationship between the chip area and the defect density and the actual yield for the various integrated circuit devices in the manufacturing process of the integrated circuit device.
이 방법에 의해, 직접결함을 관찰하여 실제의 수율을 산출하는 것이 곤란한 것을 회피하면서, 각 제조라인 및 각종 집적회로장치 특유의 조건에 좌우되는 것이 많은 실제의 수율에 기초한 정확한 결함밀도의 파악이 가능하다.By this method, it is possible to grasp the exact defect density based on the actual yield which is often dependent on the conditions peculiar to each manufacturing line and various integrated circuit devices, while avoiding the difficulty of calculating the actual yield by observing direct defects. Do.
또한, 상기 칩면적으로서 각 집적회로장치에 있어서의 소자밀도에 따라 소자밀도가 클수록 칩면적을 크게 하도록 보정한 것을 이용하는 것이 바람직하다.In addition, it is preferable to use the chip area corrected so as to increase the chip area according to the device density in each integrated circuit device.
이 방법에 의해, 결함밀도의 추정 정밀도도 비약적으로 향상하기 때문에, 최종적인 수율 추정 정밀도도 더욱 높게된다.By this method, the accuracy of estimating defect density is greatly improved, so that the final yield estimation precision is further increased.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
(실시예)(Example)
(제 1 실시예)(First embodiment)
이하, 본 발명의 제 1 실시예에 대하여, 도 1∼도 3을 참조하여 설명하기로 한다. 본 실시예에서는 상기 「발명이 이루고자 하는 기술적 과제」의 란에서 예시한 3종류의 집적회로장치(A∼C)에 관해서, 트랜지스터 밀도를 고려하면서 스테퍼의 식을 이용하여 수율을 추정한다. 단, 본 실시예에서는, 설명을 단순화하기 위하여 집적회로장치(A∼C)가 메모리를 포함하지 않는 랜덤 로직만을 설치한 집적회로장치인 경우에 대하여 설명한다.Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. In this embodiment, the three types of integrated circuit devices A to C exemplified in the above-mentioned "Technical Problems to be Invented" are estimated using the stepper equation while considering the transistor density. However, in the present embodiment, for the sake of simplicity, the case where the integrated circuit devices A to C are integrated circuit devices provided with only random logic without a memory will be described.
도 1은 본 실시예에 따른 수율의 추정방법의 순서를 나타내는 흐름도이다.1 is a flowchart showing a procedure of a method of estimating yield according to the present embodiment.
우선, 단계 ST1에서, 집적회로장치(A∼C)의 칩면적, Tr 수, 결함밀도를 입력한다. 단, 각 집적회로장치의 Tr 수는 이하와 같다.First, in step ST1, the chip area, the number of Tr, and the defect density of the integrated circuit devices A to C are input. However, the number of Tr of each integrated circuit device is as follows.
집적회로장치 A 칩면적 0.44㎠ Tr 수 140,840개,Integrated circuit device A chip area 0.44㎠ Tr number 140,840
집적회로장치 B 칩면적 0.79㎠ Tr 수 739,851개,Integrated circuit device B chip area 0.79㎠ Tr number 739,851
집적회로장치 C 칩면적 0.30㎠ Tr 수 154,387개Integrated circuit device C chip area 0.30㎠ Tr 154,387
집적회로장치 A는, 단위 면적당의 Tr 수가 적은(트랜지스터밀도가 작음)것이고, 집적회로장치 B는 단위면적당의 Tr 수가 많은 것이며, 집적회로장치 C는 단위 면적당의 Tr 수가 평균값인 것이다.The integrated circuit device A has a small number of Tr per unit area (small transistor density), the integrated circuit device B has a large Tr number per unit area, and the integrated circuit device C has an average value of Tr per unit area.
또한, 상기 집적회로장치(A∼C)의 제조 공정중에서 확산공정의 결함밀도(D)는, 예를 들면 반도체 기판면을 관찰하여 결정 결함수, 파티클수 등을 검출함으로써 직접적으로 구해진다. 단, 현실적으로 디바이스의 불량으로 이어지는 결함과 실제로 검출되는 결함은 반드시 일치하지는 않는다는 것이나, 다수의 공정에서 1개의 결함을 중첩하여 세는 것 등을 고려하여, 경험적으로 결함밀도(D)를 구할 수도 있다. 예를 들면, 사용하는 제조라인에 있어서는 스테퍼의 식 등으로 나타내는 수율의 칩면적 의존특성이 결함밀도(D)를 파라미터로서 변하는 것을 이용하여, 실험으로 얻어진 칩면적과 수율의 데이터로부터 최소 2 제곱법 등에 의해 결함밀도(D)를 비교적 정확히 결정할 수 있다. 예를 들면, 도 6에 나타낸 데이터가 있는 경우에는, D = 1.1로 결정할 수 있다. 단, 후술하는 바와 같이, 이 결함밀도(D)를 결정할 때에도, 칩면적을 트랜지스터 밀도로 보정하는 것이 바람직하다. 또한, 도 6에 있어서, 각 집적회로장치에 있어서 실제의 데이터를 나타내는 각 점이 추정곡선으로부터 크게 차이가 나는 것에 대해서는, 상술한 트랜지스터 밀도의 상위 이외에, 설계 잘못이나 공정수의 상위 등의 많은 요인이 영향을 끼치고 있다.In addition, the defect density D of the diffusion process in the manufacturing processes of the integrated circuit devices A to C is directly obtained by observing the semiconductor substrate surface and detecting the number of crystal defects, particles, and the like, for example. However, in reality, the defect density D may be determined empirically in consideration of the fact that the defect leading to the defect of the device and the defect actually detected do not necessarily coincide with each other. For example, in the manufacturing line to be used, the chip area dependence characteristic of the yield expressed by the stepper equation or the like changes the defect density (D) as a parameter, and the least square method is obtained from the data of the chip area and the yield obtained in the experiment. Etc., the defect density D can be determined relatively accurately. For example, if there is data shown in Fig. 6, it can be determined as D = 1.1. However, as will be described later, the chip area is preferably corrected to the transistor density even when the defect density D is determined. In Fig. 6, in regard to the fact that each point representing the actual data in each integrated circuit device is significantly different from the estimated curve, there are many factors, such as a design error and a difference in the number of steps, in addition to the difference in transistor density described above. It is affecting.
본 실시예에서는, 상기 「발명이 이루고자 하는 기술적 과제」의 란에서와 같이, 결함밀도(D)가 마찬가지로 0.63(개/㎠)인 것으로 한다.In this embodiment, as in the above-mentioned "Technical Problems to be Invented" column, the density of defects D is assumed to be 0.63 (piece / cm 2).
다음에, 단계 ST2에서, 집적회로장치의 단위 면적당의 Tr 수인 트랜지스터 밀도 TD(단위: 개/㎠)를, 하기 식으로부터 산출한다.Next, in step ST2, the transistor density TD (unit: piece / cm 2), which is the number of Tr per unit area of the integrated circuit device, is calculated from the following equation.
TD = Tr 수/칩면적TD = Tr number / chip area
또한, 실제로 제조하고 있는 각종 집적회로장치의 트랜지스터 밀도(TD)의 평균값인 평균 트랜지스터 밀도(TDM)(단위: 개/㎠)도 마찬가지로 산출한다. 본 실시예에서는, 상기 확산공정에서 실제로 제조하고 있는 각종 집적회로장치의 평균 트랜지스터 밀도(TDM)가 5400(개/㎠)으로 산출되었다고 하자.In addition, the average transistor density TDM (unit: cm / cm 2), which is an average value of the transistor densities TD of the various integrated circuit devices actually manufactured, is similarly calculated. In this embodiment, it is assumed that the average transistor density (TDM) of the various integrated circuit devices actually manufactured in the diffusion process is calculated to be 5400 (piece / cm 2).
다음에, 단계 ST3에서, 사용할 추정식 Y= f(A)를 선택한다. 본 실시예에서는 스테퍼의 식인 하기 수학식 1을 이용한다.Next, in step ST3, the estimation equation Y = f (A) to be used is selected. In the present embodiment,
여기에서, 본 발명의 수율 추정방법에서는, 상기 수학식 1에 있어서의 칩면적(A)을 집적회로장치 내에서의 트랜지스터 밀도를 고려하여 보정하는 것이 최대의 특징이다. 예를 들면 트랜지스터 밀도가 커지면 배선밀도도 높아지고, 동일한 결함밀도에 대한 고장의 발생확률이 높아지기 때문이다. 그 때문에, 본 실시예에서는 칩면적(A)의 보정계수를 K로 하여, 상기 수학식 1을 하기 수학식 2로 변형한다.In the yield estimation method of the present invention, the maximum feature is that the chip area A in the above formula (1) is corrected in consideration of the transistor density in the integrated circuit device. For example, the larger the transistor density, the higher the wiring density and the higher the probability of occurrence of failure for the same defect density. Therefore, in the present embodiment, the
여기에서, 상기 수학식 2 중의 K값은 실제의 집적회로장치 마다의 Tr 수를 반영하도록 칩면적(A)을 보정하는 계수이지만, 이 보정계수 K를 결정하기 위하여 이하의 처리를 한다.Here, the K value in the above expression (2) is a coefficient for correcting the chip area A to reflect the actual Tr number for each integrated circuit device, but the following processing is performed to determine this correction coefficient K.
우선, 단계 ST4에서, 상기 수학식 1로부터, 그 역함수인 A= f-1(Y)을 산출한다. 본 실시예에서는, 실제로 제조하는 각 집적회로장치의 실제의 확산공정의 수율 Y(단위:%)와, 확산공정의 결함밀도 D(단위: 개/㎠)로부터 스테퍼의 식을 이용하여 역산한다. 즉, 역산 칩면적 A´(단위: ㎠)는 하기 수학식 3으로 나타내고, 이 수학식 3에 결함밀도(D)를 대입한다.First, in step ST4, the inverse function A = f- 1 (Y) is calculated from the above equation (1). In this embodiment, a stepper equation is inverted from the yield Y (unit:%) of the actual diffusion process of each integrated circuit device actually manufactured, and the defect density D (unit: piece / cm <2>) of the diffusion process. That is, the inversion chip area A '(unit: cm <2>) is represented by following formula (3), and substitutes the defect density (D) in this formula (3).
상기 수학식 3에 있어서의 예측수율(Y)이 최종적으로 트랜지스터 밀도(TD)를 고려하여 보정되는 것을 고려하면, 이와 같이 산출된 역산 칩면적(A´)은 보정된 칩면적으로 생각할 수 있기 때문에, K= A´/A로 생각하여도 된다.Considering that the predicted yield Y in Equation 3 is finally corrected in consideration of the transistor density TD, the calculated inverse chip area A 'can be considered as the corrected chip area. You can think of it as K = A´ / A.
본 발명에서는, 이 보정계수(K)가 트랜지스터 밀도(TD)에 의존하여 변화하는 함수이다. 즉, K값은 트랜지스터 밀도(TD)와 평균 트랜지스터 밀도(TDM)의 비 (TD/TDM)의 함수가 되는 것을 고려하여, 하기 수학식 4를 결정하기 위하여 이하의 처리를 행한다.In the present invention, this correction coefficient K is a function that changes depending on the transistor density TD. That is, considering that the K value becomes a function of the ratio (TD / TDM) of the transistor density TD and the average transistor density TDM, the following processing is performed to determine the following equation (4).
도 3은 역산 칩면적(A´)과 실 칩면적(A)의 비 (A´/A)와, 집적회로장치의 트랜지스터 밀도(TD)와, 상기 집적회로장치를 제조하는 확산공정에서 실제로 제조하는 각종 집적회로장치의 TD의 평균값인 평균 트랜지스터 밀도(TDM)의 비(TD/TDM)의 관계를 도시한 그래프이다. 도 3에 도시된 바와 같이, 비 (A´/A)와 비(TD/TDM)와의 사이에는, 개략적으로 이하와 같은 경향이 있다.FIG. 3 shows the ratio of the inversion chip area A 'to the actual chip area A' / A, the transistor density TD of the integrated circuit device, and the diffusion process for manufacturing the integrated circuit device. Is a graph showing the relationship between the ratio (TD / TDM) of the average transistor density (TDM), which is an average value of TD of various integrated circuit devices. As shown in FIG. 3, there exists a tendency as follows roughly between ratio (A '/ A) and ratio (TD / TDM).
(1) 트랜지스터 밀도(TD)가 평균 트랜지스터 밀도(TDM)보다 큰 경우 (1) When the transistor density (TD) is greater than the average transistor density (TDM)
이 경우에는 Tr 상호의 위치관계가 가깝게 됨으로써 수율에 영향을 미치는 1 Tr 당의 평균 배선길이가 감소하기 때문에 (A´/A)(TD/TDM)로 된다. 즉, 도 3에 있어서, A´/A= TD/TDM으로 하였을 때의 직선(g1)보다도 아래쪽에 있는 점이 많다. 또한, 트랜지스터 밀도(TD)가 평균 트랜지스터 밀도(TDM)보다 커지면 커질수록 상기 부등식의 좌변과 우변의 차는 커진다.In this case, since the positional relationship between Tr is close, the average wiring length per 1 Tr affecting the yield is reduced, resulting in (A '/ A) (TD / TDM). That is, in FIG. 3, there are many points below the straight line g1 when A '/ A = TD / TDM. Further, as the transistor density TD becomes larger than the average transistor density TDM, the difference between the left side and the right side of the inequality becomes larger.
(2) 트랜지스터 밀도(TD)가 평균 트랜지스터 밀도(TDM)보다 작은 경우(2) When the transistor density TD is smaller than the average transistor density TDM
이 경우에는 수율에 영향을 미치는 1 Tr 당의 평균 배선길이가 증가하기 때문에, (A´/A) (TD/TDM)으로 되고, 트랜지스터 밀도(TD)가 평균 트랜지스터 밀도(TDM)보다 작아지면 작아질수록 좌변과 우변의 차는 커진다. 즉, 도 3에 있어서, A´/A= TD/TDM으로 하였을 때의 직선(g1)보다도 위쪽에 있는 점이 많다.In this case, since the average wiring length per 1 Tr affecting the yield increases, it becomes (A '/ A) (TD / TDM) and becomes smaller when the transistor density TD becomes smaller than the average transistor density TDM. The greater the difference between the left and right sides. That is, in FIG. 3, there are many points above the straight line g1 when A '/ A = TD / TDM.
또, 실제로 설계되는 집적회로장치에 있어서는, 비 (TD/TDM)의 값은 0.3∼4정도가 되기 때문에, 이 정의역에 있어서 데이터로 적합한 함수관계를 결정하면 된다.In an integrated circuit device that is actually designed, the value of the ratio (TD / TDM) is about 0.3 to 4, so it is sufficient to determine a functional relationship suitable for data in this domain.
따라서, 상술의 관계를 만족하고 또한 도 3의 데이터에 적합하도록 함수관계 K = g(TD/TDM)를 결정한다. 여기서는, 도 3의 각 점의 분포상태로부터 보아, 도 3에 나타내는 곡선(g2)이 데이터에 가장 가까운 함수를 나타내도록 한다. 즉, 보정계수(K)를, 비(TD/TDM)의 평방근의 함수로서 하기 수학식 5에 근사한다.Therefore, the functional relationship K = g (TD / TDM) is determined to satisfy the above-described relationship and to fit the data of FIG. Here, from the distribution state of each point of FIG. 3, the curve g2 shown in FIG. 3 shows the function closest to data. In other words, the correction coefficient K is approximated to the following equation (5) as a function of the square root of the ratio (TD / TDM).
이것은, 실용상 충분히 근사한 것을 알 수 있다.It turns out that this is approximate enough practically.
다음에, 단계 ST6에서, 상기 수학식 5로부터 보정계수(K)를 산출한다. 예를 들면, 상기 집적회로장치(A∼C)의 K값은 아래와 같이 산출된다.Next, in step ST6, the correction coefficient K is calculated from the above equation (5). For example, the K value of the integrated circuit devices A to C is calculated as follows.
집적회로장치 A Ka = SQRT(TD/TDM) = SQRT ｛(140,840/0.44)/5400} = 0.770Integrated Circuit Device A Ka = SQRT (TD / TDM) = SQRT ｛(140,840 / 0.44) / 5400} = 0.770
집적회로장치 B Kb = SQRT(TD/TDM) = SQRT ｛(739,851/0.79)/5400} = 1.317Integrated Circuit Device B Kb = SQRT (TD / TDM) = SQRT ｛(739,851 / 0.79) / 5400} = 1.317
집적회로장치 C Kc = SQRT(TD/TDM) = SQRT ｛(154,387/0.30)/5400} = 0.976Integrated Circuit Device C Kc = SQRT (TD / TDM) = SQRT ｛(154,387 / 0.30) / 5400} = 0.976
다음에, 단계 ST7에서, 상기 Ka, Kb, Kc를 상기 수학식 2에 대입함으로써, 예측수율을 산출한다. 예를 들면, 상기 각 집적회로장치(A∼C)의 예측수율은 아래와 같이 산출된다.Next, in step ST7, the prediction yield is calculated by substituting the Ka, Kb, and Kc into the above equation (2). For example, the predicted yields of the integrated circuit devices A to C are calculated as follows.
집적회로장치 A Ya2 = ｛1/(1 + 0.44 * 0.770 * 0.63)｝* 100= 82.4%Integrated circuit device A Ya2 = ｛1 / (1 + 0.44 * 0.770 * 0.63)｝ * 100 = 82.4%
집적회로장치 B Yb2 = ｛1/(1 + 0.79 * 1.317 * 0.63)｝* 100= 60.4%Integrated circuit device B Yb2 = ｛1 / (1 + 0.79 * 1.317 * 0.63)｝ * 100 = 60.4%
집적회로장치 C Yc2 = ｛1/(1 + 0.30 * 0.976 * 0.63)｝* 100= 84.4%Integrated circuit device C Yc2 = ｛1 / (1 + 0.30 * 0.976 * 0.63)｝ * 100 = 84.4%
도 2는 보정된 칩면적(A* K)과 수율(Y)의 관계를 나타낸다. 도 2중 실선으로 나타내는 점(Ya2∼Yc2)은 상술한 산출결과를 나타낸다. 또한, 점선으로 표시되는 점(Za1∼Zc1)은 보정되지 않은 칩면적(A)에 대하여 실제의 수율을 표시한 점이고, 실선으로 표시되는 점(Za2∼Zc2)은 실제의 수율을 보정된 칩면적(A * K)에 대하여 표시한 점이다. 도 2에 도시된 바와 같이 보정된 칩면적(A* K)을 이용하여 비교하면, 실제의 수율과 예측수율은 각 집적회로장치(A∼C)에 대하여 잘 일치된다.2 shows the relationship between the corrected chip area A * K and the yield Y. FIG. The points Ya2 to Yc2 shown by the solid line in FIG. 2 represent the above calculation results. In addition, the points Za1 to Zc1 indicated by dotted lines indicate actual yields with respect to the chip area A that is not corrected, and the points Za2 to Zc2 indicated by solid lines indicate chip areas whose actual yields are corrected. This is the point indicated for (A * K). Compared using the corrected chip area A * K as shown in Fig. 2, the actual yield and the predicted yield agree well for each integrated circuit device A to C.
또한, 곡선(y1)은 보정계수를 K = 1로 하였을 때의 상기 수학식 1, 즉 스테퍼의 식으로부터 산출되는 곡선이고, 상기 도 5에 도시하는 바와 같은 곡선이다. 도 2에 도시된 바와 같이, 예측수율(Ya2∼Yc2)은 곡선(y1)에 거의 가깝게 된다. 즉, 칩면적을 보정함으로써 스테퍼의 식 등의 기본적인 추정식을 이용한 수율의 추정을 정확히 할 수 있는 것을 알게 된다.The curve y1 is a curve calculated from the above equation (1), namely, the stepper equation when the correction coefficient is K = 1, and is a curve as shown in FIG. As shown in Fig. 2, the prediction yields Ya2 to Yc2 are almost close to the curve y1. In other words, it is found that by correcting the chip area, it is possible to accurately estimate the yield using basic estimation equations such as the stepper equation.
이상 설명한 바와 같이, 본 실시예에 의하면 트랜지스터 밀도를 고려하여 보정된 추정식(본 실시예에서는 스테퍼의 식)으로부터 예측수율을 산출함으로써, 실제값에 거의 일치하는 수율을 산출할 수가 있어, 대단히 높은 추정 정밀도를 얻을 수 있다.As described above, according to the present embodiment, by calculating the predicted yield from the estimated formula corrected in consideration of the transistor density (stepper formula in the present embodiment), a yield almost identical to the actual value can be calculated, which is very high. Estimation precision can be obtained.
즉, 트랜지스터 밀도가 크면 그만큼 배선밀도도 높아지기 때문에, 단위 면적내에 동일한 수의 결함이 있다고 해도, 그 결함에 의해서 집적회로장치가 고장나는 확률도 증대한다. 따라서, 트랜지스터 밀도(TD)가 큰 것으로서는 이 칩면적을 외견상 실제의 값(A)보다도 크도록 보정함으로써 추정식을 이용하면서 추정 정밀도를 높일 수 있는 것이다.In other words, the larger the transistor density, the higher the wiring density. Thus, even if there are the same number of defects in the unit area, the probability of failure of the integrated circuit device due to the defect also increases. Therefore, if the transistor density TD is large, the chip area is corrected to be larger than the actual value A in appearance, so that the estimation accuracy can be increased while using the estimation equation.
또, 그 경우, 반드시 본 실시예와 같이, 보정계수(K)를 비 (TD/TDM)의 함수로서 나타낼 필요는 없고, 실험 등으로부터 보정계수(K)를 트랜지스터 밀도(TD)의 함수로서 결정하여도 된다.In that case, the correction coefficient K does not necessarily have to be expressed as a function of the ratio (TD / TDM), as in the present embodiment, and the correction coefficient K is determined as a function of the transistor density TD from experiments or the like. You may also do it.
다만, 본 실시예와 같이, 각종 집적회로장치에 있어서의 평균 트랜지스터 밀도(TDM)를 구하여, 비(TD/TDM)에 따라 보정계수(K)를 결정함으로써 보정계수(K)를 결정하기 위한 변수를 더욱 적정하게 설정할 수 있고, 그 결과, K값을 구하기 위한 통일적인 방법을 확립할 수 있다.However, as in the present embodiment, a variable for determining the correction coefficient K by obtaining the average transistor density TDM in various integrated circuit devices and determining the correction coefficient K according to the ratio TD / TDM. Can be set more appropriately, and as a result, a unified method for obtaining the K value can be established.
또한, 역산 칩면적(A´)을 산출하여, 각종 집적회로장치에 있어서의 비 (TD/TDM)와 비 (A´/A)와의 상관관계로부터 비 (TD/TDM)와 보정계수(K)의 함수관계를 결정함으로써, 현실의 데이터에 의거하여 더욱 확실한 함수관계(g)를 구할 수 있다.In addition, the inversion chip area A 'is calculated and the ratio TD / TDM and the correction coefficient K are calculated from the correlation between the ratio TD / TDM and the ratio A' / A in various integrated circuit devices. By determining the functional relationship of, the more reliable functional relationship g can be obtained based on the actual data.
또한, 도 6에 도시한 바와 같이 결함밀도(D)의 결정시에도, 본 실시예의 수법을 이용하여 칩면적을 트랜지스터 밀도(TD)로서 보정하는 것이 바람직하다. 예를 들면 도 6에 도시된 점(A, B, C)은 보정전의 칩면적이지만, 이들을 트랜지스터 밀도(TD)와 평균 트랜지스터 밀도(TDM)의 비로 보정함으로써, 각각 도 6에 도시된 점(A´, B´, C´)과 같이 추정곡선에 가까운 점으로 이동하기 때문에, 예를 들면 최소 2 제곱법을 이용하여 파라미터인 결함밀도(D)의 결정을 할 때에도, 더욱 정확한 추정을 할 수 있게 된다.In addition, as shown in Fig. 6, it is also preferable to correct the chip area as the transistor density TD using the method of the present embodiment even when the defect density D is determined. For example, the points A, B, and C shown in FIG. 6 are the chip areas before correction, but are corrected by the ratio of the transistor density TD and the average transistor density TDM, so that the points A shown in FIG. Since it moves to a point close to the estimation curve as in ´, B´, C´), it is possible to make a more accurate estimation even when determining the parameter defect density (D) using, for example, the least square method. do.
(제 2 실시예)(Second embodiment)
다음에, 메모리를 포함하는 집적회로장치의 예측수율에 관한 제 2 실시예에 관해서 설명하기로 한다. 본 실시예에서는, 메모리로서 ROM을 포함하는 집적회로장치(D)의 수율을 추정하는 방법에 관해서 설명한다.Next, a second embodiment relating to the predicted yield of an integrated circuit device including a memory will be described. In this embodiment, a method of estimating the yield of the integrated circuit device D including the ROM as a memory will be described.
본 실시예에서 사용하는 집적회로장치(D)에 관한 데이터는 이하와 같다.Data relating to the integrated circuit device D used in the present embodiment is as follows.
칩면적 A= 0.46㎠,Chip area A = 0.46
Tr 수Tr number
집적회로장치내의 ROM 부분의 Tr 수를 Tr R0M(단위 : 개)으로 하면,If the number of Tr of the ROM portion in the integrated circuit device is Tr R0M (unit: pieces),
Tr R0M = 524,288개,Tr R0M = 524,288,
집적회로장치내의 ROM 이외의 Tr 수를 Tr L0G(단위 : 개)로 하면,If the number of Tr other than ROM in the integrated circuit device is Tr L0G (unit: pieces),
Tr L0G= 130,000개,Tr L0G = 130,000
집적회로장치(D)를 제조하는 확산공정의 결함밀도Defect Density of Diffusion Process in Manufacturing Integrated Circuit Device (D)
D = 0.63 (개/㎠)D = 0.63 (pcs / cm 2)
상기 확산공정에서 실제로 제조하는 각종 집적회로장치의 TD의 평균값Average value of TD of various integrated circuit devices actually manufactured in the diffusion process
TDM= 5400(개/㎠)TDM = 5400 (pieces / ㎠)
본 실시예에 있어서도, 도 1의 흐름도의 각 단계(ST1∼ST7)에 따라 수율을 추정하는 점은 동일하다. 단, 본 실시예에서는 수율에 영향을 주는 결함으로서는 파티클의 존재에 따라 생기는 배선의 쇼트나 단선이 불량의 대부분을 차지하는 것을 고려하여, 다음과 같은 수정을 한다.Also in this embodiment, the point of estimating a yield according to each step ST1 to ST7 of the flowchart of FIG. 1 is the same. In this embodiment, however, the following correction is made in consideration of the fact that the short circuit or disconnection of wiring caused by the presence of particles occupies most of the defects as a defect affecting the yield.
단계 ST1에서는, Tr 수로서 Tr ROM과 Tr L0G를 입력하고, 단계 ST2에서는 이하의 고려에 기초하여 트랜지스터 밀도(TD)를 산출한다.In step ST1, Tr ROM and Tr L0G are input as the number of Tr, and in step ST2, the transistor density TD is calculated based on the following considerations.
일반적으로, 랜덤 로직 회로내의 Tr과 ROM 내의 Tr에서는 1 Tr 당의 배선수(단, 전원과의 접속배선을 제외함)에 이하와 같은 차이가 있다.In general, Tr in a random logic circuit and Tr in ROM have the following difference in the number of wirings per 1 Tr (except for connection wiring with a power supply).
랜덤로직 2개 (드레인과 게이트)2 random logics (drain and gate)
ROM 1개 (드레인)1 ROM (drain)
그리고, 1 Tr 당의 배선수에 차이가 있기 때문에 배선부분에서 같은 결함밀도가 존재하더라도, 그 결함밀도의 집적회로장치의 수율로의 영향이 달라지는 것을 고려하여, 트랜지스터 밀도(TD)를 산출함에 있어서, ROM 부분의 Tr 수를 상기 배선수의 비를 이용하여 보정한다. 즉, 하기식Since the number of wirings per Tr is different, the transistor density TD is calculated in consideration of the effect of the defect density on the yield of the integrated circuit device even if the same defect density exists in the wiring portion. The number of Tr in the ROM portion is corrected using the ratio of the number of wirings. That is, the following formula
TD = (TrL0G + 0. 5 * TrR0M)/ATD = (TrL0G + 0.5 * TrR0M) / A
에 의해, 트랜지스터 밀도(TD)를 산출한다. 바꾸어 말하면, 트랜지스터 등의 소자의 종류에 따라서 가중한다.By this, the transistor density TD is calculated. In other words, it is weighted according to the type of elements such as a transistor.
그리고, 도 1의 흐름도의 각 단계(ST1∼ST7)에 따라, 보정계수(K)의 산출, 예측수율(Y)의 산출을 실행한 결과, 하기의 값을 얻게 된다.Then, according to the steps ST1 to ST7 of the flowchart of FIG. 1, the following values are obtained as a result of calculating the correction coefficient K and calculating the predicted yield Y. FIG.
TD = (130,000 + 0.5 * 524,288)/0.46 = 8,525TD = (130,000 + 0.5 * 524,288) / 0.46 = 8,525
K = SQRT (8525/5400) = 1.256K = SQRT (8525/5400) = 1.256
Yd = {1/ (1 + 0.46 * 1.256 * 0.63)} * 100 = 73.3 (%)Yd = {1 / (1 + 0.46 * 1.256 * 0.63)} * 100 = 73.3 (%)
도 2의 점 Yd는 그 결과 얻어진 예측수율이다. 도 2에 도시된 바와 같이, 점 Yd는 곡선 y1에 매우 가까운 값을 보이고 있다.Point Yd in Fig. 2 is the predicted yield obtained as a result. As shown in Fig. 2, the point Yd shows a value very close to the curve y1.
즉, 본 실시예의 수율 추정방법에 의하면, 메모리 Tr과 로직 Tr에서는 1 Tr 당의 배선 수 상위가 있는 점에 착안하고, 그것에 따라서 가중한 트랜지스터 밀도(TD)를 이용하여 수율을 추정함으로써, 메모리와 로직을 구비한 집적회로장치에 대하여도 높은 수율을 추정할 수 있다.That is, according to the yield estimation method of the present embodiment, the memory Tr and the logic Tr differ from each other in the number of wirings per 1 Tr, and accordingly, the yield is estimated using the weighted transistor density TD, thereby providing memory and logic. A high yield can also be estimated for an integrated circuit device having a.
단, 가중의 값 그 자체는 본 실시예에 있어서의 가중의 값에 한정되는 것은 아니다.However, the weighted value itself is not limited to the weighted value in this embodiment.
(제 3 실시예)(Third embodiment)
다음에, 제 3 실시예에 대하여 설명하기로 한다. 본 실시예에서는 상기 제 2 실시예와 같은 Tr의 배선수의 상위뿐만 아니라, 배선의 구조에 의한 불량의 발생확률의 상위도 고려한다.Next, a third embodiment will be described. In this embodiment, not only the difference in the number of wirings of Tr as in the second embodiment is considered, but also the difference in the probability of occurrence of a defect due to the structure of the wiring is taken into consideration.
도 4의 (a) 및 (b)는 ALROM 셀과 CWROM 셀에 있어서 불량의 발생확률의 상위를 설명하기 위한 평면도이다. 여기서, ALROM이란 기억시키는 데이터의 형성에 알루미늄 배선을 이용하는 형식의 ROM을 말하고, CWROM이란 비아 홀(콘택트)의 유무를 이용하는 형식의 ROM을 말한다. ALROM 셀과 CWROM 셀에 있어서, 같은 4개의 파티클이 같은 위치에 존재하고 있다고 할 경우, 도 4의 (a)에 도시된 ALROM 셀에 있어서는 3지점에서 쇼트가 발생하는 데 대하여, CWROM 에서는, 2지점밖에 쇼트가 발생하지 않는다. 즉, 배선의 형성방법이 다르기 때문에 CWROM 셀에 있어서는 X 방향만에 있어서 AL간 쇼트가 문제가 되는 데 대하여, ALROM 셀에 있어서는 콘택트에 있어서의 알루미늄 데이터가 각각 고립되고 있기 때문에 X, Y 방향중 어디에서도 쇼트가 문제가 되기 때문이다.4 (a) and 4 (b) are plan views for explaining the difference between the probability of occurrence of defects in the ALROM cell and the CWROM cell. Here, ALROM refers to a ROM of a type using aluminum wiring to form data to be stored, and CWROM refers to a ROM of a type using a presence or absence of via holes (contacts). In the case where the same four particles exist in the same position in the ALROM cell and the CWROM cell, the short occurs at three points in the ALROM cell shown in Fig. 4A. Short does not occur outside. That is, since the formation of wiring is different, the short circuit between AL is a problem in the X-direction only in the CWROM cell, whereas the aluminum data in the contact is isolated in the ALROM cell, respectively. This is because the short is a problem.
따라서, 본 실시예에서는, 메모리셀 영역에서의 ALROM 셀의 수를 TRALR0M으로 하고, CWROM 셀의 수를 TRCWROM으로 하고, 트랜지스터 밀도(TD)(실질적으로는 배선밀도)를 하기식에 기초하여 산출한다.Therefore, in this embodiment, the number of ALROM cells in the memory cell area is TRALR0M, the number of CWROM cells is TRCWROM, and the transistor density TD (substantially wiring density) is calculated based on the following equation. .
TD = (TrL0G + O. 5 * (TrALROM + TrCWROM * 0.55)}/ATD = (TrL0G + O. 5 * (TrALROM + TrCWROM * 0.55)) / A
또, 상기 도 1의 흐름도에 따라 처리를 하는 것은, 상기 제 1,제 2 실시예와 동일하다.The processing according to the flowchart of Fig. 1 is the same as that of the first and second embodiments.
본 실시예에 의하면, 각 Tr의 확산층간을 접속하는 배선의 형성방법에 의해서, 같은 수의 결함에 대한 고장확률이 다른 것에 착안하고, 그것에 따라서 소자수에 가중을 하여 트랜지스터 밀도(TD)를 산출함으로써, 더욱 높은 정밀도로 수율을 추정할 수 있다.According to this embodiment, according to the formation method of the wiring which connects the diffusion layers of each Tr, the failure probability with respect to the same number of defects differs, and the transistor density TD is calculated by weighting the number of elements accordingly. As a result, the yield can be estimated with higher accuracy.
단, 가중 값 그 자체는 본 실시예에 있어서의 가중 값에 한정되는 것은 아니다.However, the weight value itself is not limited to the weight value in this embodiment.
(기타 실시예)(Other Examples)
상기 제 2, 제 3 실시예에서는, 어느 것이나 디지털 회로만이 배치된 것을 전제로 설명하였지만, 디지털 회로와 바이폴러 트랜지스터 등을 갖는 아날로그 회로가 배치된 경우에 대해서도, 1 Tr 당의 배선수 등을 고려한 Tr 수의 가중을 할 수 있다. 그 경우, Tr의 크기와 배선량을 고려하여, 예를 들면 아날로그 회로의 Tr 수를 TrANA로 하면, TrANA에는 4배 정도의 가중을 함으로써, 하기 식과 같이 트랜지스터 밀도(TD)를 산출할 수가 있다.In the second and third embodiments described above, the premise is that only digital circuits are arranged. However, even in the case where an analog circuit having a digital circuit and a bipolar transistor or the like is arranged, the number of wirings per 1 Tr or the like is taken into consideration. Can weight the Tr number. In that case, considering the size of Tr and the wiring amount, for example, if the number of Tr of the analog circuit is TrANA, the transistor density TD can be calculated as shown in the following equation by weighting TrANA approximately four times.
TD = (TrLOG + 4 * TrANA)/ATD = (TrLOG + 4 * TrANA) / A
상기 각 실시예에서는, 공정변동 허용도(S)가 1인 경우의 스테퍼의 식(좁게는 시즈의 식)을 이용하여 수율을 추정하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 공정변동 허용도(S)가 1이 아닌 스테퍼의 식에 있어서, 칩면적 A 대신에 A* K를 이용하여도 된다.In each of the above examples, the yield was estimated using the stepper's equation (or narrowed to Siege's equation) when the process variation tolerance S was 1, but the present invention is not limited to these examples, but the process variation In the stepper equation where the tolerance S is not 1, A * K may be used instead of the chip area A.
Y = 1/{(1+ A * D * S)1/s} * 100Y = 1 / {(1+ A * D * S) 1 / s } * 100
또한, 포아송의 식, 머피의 식, 무어의 식, 혹은 다른 추정식을 이용할 수가 있는 것은 물론이다.It is of course possible to use Poisson's equation, Murphy's equation, Moore's equation, or other estimation equation.
또한, 상기 각 실시예에 있어서의 소자는 어느 것이나 트랜지스터이지만, 본 발명의 소자는 이러한 실시예에 한정되는 것이 아니라, 다이오드 등의 트랜지스터 이외의 능동소자나, 저항소자, 용량소자 등의 수동 소자에 대해서도 본 발명을 적용할 수 있다.In addition, although all the elements in the above embodiments are transistors, the elements of the present invention are not limited to these embodiments, but active elements other than transistors such as diodes, passive elements such as resistors, capacitors, and the like. The present invention can also be applied.
상술한 바와 같이 본 발명에 의한 집적회로장치의 수율 추정방법에 의하면, 결함밀도 및 칩 면적에 대한 수율의 의존 특성을 나타내는 추정식을 이용하여 집적회로장치의 수율을 추정하는 방법으로서, 칩면적을 트랜지스터 밀도에 따라서 보정하도록 하였기 때문에, 수많은 종류의 집적회로장치를 동일한 제조공정으로 제조하는 집적회로장치 제조사업에 있어서, 해당 집적회로장치의 레이아웃 설계 완료 전에 정확한 수율 예측이 가능하고, 따라서, 집적회로장치의 제조공정의 투입 웨이퍼 등의 낭비를 삭감할 수가 있다.As described above, the method for estimating the yield of an integrated circuit device according to the present invention is a method for estimating the yield of an integrated circuit device by using an estimation equation indicating a dependency characteristic of yield with respect to defect density and chip area. Since the correction is made according to the transistor density, in the integrated circuit device manufacturing business in which many kinds of integrated circuit devices are manufactured in the same manufacturing process, accurate yield prediction is possible before the layout design of the integrated circuit device is completed. It is possible to reduce waste such as input wafers in the manufacturing process of the device.
특히, 소자밀도와 평균소자밀도의 비에 따라서 칩면적을 보정하고 있기 때문에, 수율의 추정 정밀도를 한층 더 향상시킬 수 있다.In particular, since the chip area is corrected according to the ratio between the element density and the average element density, the estimation accuracy of the yield can be further improved.
또한, 소자의 종류에 따라 배선밀도가 다른 것이나, 배선의 종류에 따라 결함이 주는 고장확률이 다른 것을 고려하여 소자밀도를 산출할 때의 소자수에 가중하도록 하였기 때문에, 수율의 추정 정밀도를 한층 더 향상시킬 수 있다.In addition, since the wiring density is different depending on the type of device, and the failure probability of defects is different depending on the type of wiring, it is added to the number of devices when calculating the device density. Can be improved.
또한, 결함밀도를 산출할 때에도 소자밀도에 따라 칩면적을 보정하도록 하였기 때문에, 수율의 추정 정밀도를 한층 더 향상시킬 수 있다.In addition, when calculating the defect density, the chip area is corrected according to the device density, so that the accuracy of estimating the yield can be further improved.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.Preferred embodiments of the present invention described above are disclosed for purposes of illustration, and those skilled in the art will be able to make various modifications, changes, substitutions and additions through the spirit and scope of the present invention as set forth in the appended claims.
도 1은 각 실시예에 따른 집적회로장치의 수율 추정의 순서를 나타낸 흐름도.1 is a flowchart showing a procedure of yield estimation of an integrated circuit device according to each embodiment.
도 2는 제 1 실시예에 의한 예측수율과 실제의 수율 결과를 비교 도시한 그래프.2 is a graph showing a comparison between the predicted yield and the actual yield result according to the first embodiment.
도 3은 제 1 실시예에 있어서 이용한 각종 집적회로장치의 A´/A와 TD/TDM의 상관관계를 도시한 그래프.Fig. 3 is a graph showing the correlation between A '/ A and TD / TDM of various integrated circuit devices used in the first embodiment.
도 4는 제 2 실시예에 의한 집적회로장치의 ALROM 셀과 CWROM 셀에서의 배선구조의 상위를 나타내기 위한 평면도.Fig. 4 is a plan view showing the difference between the wiring structure in the ALROM cell and the CWROM cell of the integrated circuit device according to the second embodiment.
도 5는 종래의 스테퍼의 식을 이용한 산출방법에 의한 예측수율과 실제의 수율 결과를 도시한 그래프.5 is a graph showing the prediction yield and the actual yield result by the calculation method using a conventional stepper equation.
도 6은 칩면적과 수율의 상관관계를 나타내는 데이터로부터 결함밀도를 결정하는 방법을 설명하는 설명도.6 is an explanatory diagram for explaining a method for determining a defect density from data representing a correlation between chip area and yield;
도 7은 칩면적으로부터 수율을 추정하기 위한 각 모델을 기술하는 추정곡선을 도시한 특성도.Fig. 7 is a characteristic diagram showing an estimated curve describing each model for estimating yield from chip area.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
Za1, Zb1, Zc1 : 수율의 실제값 Za1, Zb1, Zc1: actual value of yield
Za2, Zb2, Zc2 : 실제값의 보정점Za2, Zb2, Zc2: Correction point of actual value
Ya1, Yb1, Yc1 : 미보정된 예측수율 Ya1, Yb1, Yc1: Uncorrected forecast yield
Ya2, Yb2, Yc2 : 보정후의 예측수율Ya2, Yb2, Yc2: Predicted yield after correction
g1 : A´/A = TD/TDM의 함수 곡선 g1: A´ / A = function curve of TD / TDM
g2 : A´/A = SQRT(TD/TDM)의 함수 곡선g2: A´ / A = function curve of SQRT (TD / TDM)
y1 : 스테퍼의 추정곡선y1: Estimation curve of stepper
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101430814B1 (en) | 2012-07-06 | 2014-08-18 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | System and method for through silicon via yield |
Also Published As
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