KR100471779B1 - 광전류를감소시키기위한액정표시장치용박막트랜지스터 - Google Patents

광전류를감소시키기위한액정표시장치용박막트랜지스터 Download PDF

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Abstract

이 발명은 액정 표시 장치(liquid crystal display)용 박막 트랜지스터(TFT : Thin Film Transistor)에 관한 것으로서,
반도체층이 게이트의 모서리로부터 2㎛보다 더 내부의 영역에 위치하도록 함으로써 광전류의 발생을 감소시킬 수 있다. 또한, 게이트와 소스 및 게이트와 드레인이 교차하는 영역에 부가적으로 형성된 광흡수층에 의해 금속층 사이의 반사를 통해 입사되는 광이 차단된다. 그리고, 역 디귿자 형상의 드레인 구조를 적용함으로써 게이트-소스 사이의 기생 커패시턴스를 감소시킬 수 있는 추가적인 잇점도 있다.

Description

광전류를 감소시키기 위한 액정 표시 장치용 박막 트랜지스터
이 발명은 박막 트랜지스터 액정 표시 장치(TFT LCD : thin film transistor liquid crystal display)에 관한 것으로서, 더욱 상세하게 말하자면 입사 광으로 인한 광전류(photo current)를 감소시킬 수 있는 박막 트랜지스터 구조에 관한 것이다.
일반적으로, 노트북 컴퓨터 또는 자동차 네비게이션 시스템(CNS : car navigation system)에서는 표시 장치로서 비정질 실리콘(amorphous silicon) 박막 트랜지스터 액정 표시 장치가 주로 사용되고 있다. 이러한 액정 표시 장치에서는 백라이트의 빛에 의한 광 누설 전류가 발생하며, 이로 인해 화면이 하얗게 변하는 백화가 발생하는 문제점이 있다. 첨부된 도면을 참조하여 이러한 광 누설 전류를 보다 상세하게 설명한다.
도 1에는 일반적인 박막 트랜지스터 액정 표시 장치가 도시되어 있다.
도 1에서, 액정 표시 장치는 블랙 매트릭스(black matrix)(1)를 구비한 상부기판과 박막 트랜지스터를 구비한 하부 기판으로 구성된다. 보다 상세하게, 박막 트랜지스터는 기판(도시하지 않음) 상에 형성되는 게이트(2), 상기 게이트(2) 및 기판 전면에 걸쳐 형성되는 게이트 절연막(6), 상기 게이트 절연막(6) 위에서 상기 게이트(2) 밖으로 연장되도록 형성되는 반도체층(5), 상기 게이트 절연막(6)과 상기 반도체층(5) 위에 형성되는 소스(3), 상기 게이트 절연막(6)과 상기 반도체층(5) 위에서 상기 게이트(2)를 중심으로 상기 소스(3)와 마주하는 드레인(4)으로 구성된다. 여기서, 상기 반도체층(5)은 통상 비정질 실리콘(amorphous silicon)으로 만들어지며, 이로 인해 비정질 실리콘 박막 트랜지스터라 한다.
상기한 구조의 박막 트랜지스터에서는 빛의 주요 입사 경로가 두 가지 있다. 도 1에서 ①로 표시된 바와 같이, 빛은 액정 표시 장치의 상부 기판 내의 블랙 매트릭스(1)에 의해 반사된 후 반도체층(5)에 입사될 수 있다. 또한, 도 1에서 ②로 표시된 바와 같이, 빛은 박막 트랜지스터의 반도체층(5)으로 직접 입사될 수 있다.
도 2에는 액정 표시 장치의 하부 기판에서의 최대 광입사각이 도시되어 있다. 상기 도2를 참조하면, 반도체층(5) 중 게이트(2) 바깥쪽으로 연장된 부분(Ⅰ) 뿐만 아니라 반도체층(5) 중 게이트(2) 경계선으로부터 내부로 약 2㎛ 까지의 부분(Ⅱ)에도 빛이 입사됨을 알 수 있다. 이것은 백라이트(back light)에 의한 최대 광입사각이 70°이기 때문이다. 한편, 입사된 빛 중 장파장 영역의 빛은 상기 반도체층(5)을 투과하며, 단파장 영역의 빛은 1000∼2000Å 두께의 반도체층(5)에 의해 흡수된다. 이에 따라, 소스/드레인(3,4)과 게이트(2)를 여러 번 반사한 후 반도체층(5)으로 빛이 흡수되기는 어렵다. 왜냐하면, 대부분의 빛 에너지는 처음 나타나는 반도체층(5)에서 흡수되기 때문이다. 결과적으로, 이러한 빛에너지의 흡수로 인해 광전류가 발생하는 영역은 게이트의 바깥쪽에 연장되어 있는 반도체층(5)과 게이트(2)의 모서리로부터 약 2㎛ 내부의 반도체층으로 한정된다.
도 3은 상기 도 1의 박막 트랜지스터에서 광전류의 발생 메커니즘을 설명하는 단면도이다. 도3을 참조하면, 반도체층(5) 중 게이트(2) 바깥으로 연장된 부분 및 그 내부의 빛이 직접 도달하는 소정 영역에서는 빛 에너지에 의해 여기된 캐리어(carrier)가 발생한다. 보다 구체적으로, 소스(3)에 0V가 인가되고, 게이트(2)에 -5V가 인가되고, 드레인(4)에 10V가 인가될 때, 반도체층(5)에는 약한 도전 채널(conduction channel)이 형성된다. 상기 반도체층(5)의 빛 에너지에 의해 여기된 캐리어들은 전자(electron)와 홀(hole)이며, 상기 전자는 상기 도전채널을 통해 드레인(4)으로 이동하고, 반대로, 상기 홀은 상기 도전채널을 통해 소스(3)로 이동한다. 이러한 캐리어의 이동은 바로 전류의 발생을 의미하며, 이러한 빛에너지에 의한 전류를 특히 광누설 전류(photo leakage current)라고 한다. 통상, 게이트(2)에 인가되는 -5V의 전압은 트랜지스터를 오프시키기 위한 것이지만, 상기 설명된 바와 같이, 게이트 오프 상태에서도 박막 트랜지스터의 소스와 드레인간에 광누설 전류가 흐르며, 이로 인해 액정 표시 장치의 충전 특성이 저하된다. 왜냐하면, 이상적으로는 게이트 오프 상태에서 상기 박막 트랜지스터의 드레인 연결되는 화소(pixel)의 전위가 일정하게 유지되어야 함에도 불구하고, 상기 광누설 전류에 의해 대응하는 화소의 전위가 떨어지기 때문이다.
한편, 광누설 전류를 감소시키기 위한 박막 트랜지스터가 미국 특허 제4,990,981호(1991년 2월5일)에 개시된 바 있다. 상기 미국 특허에 개시된 박막 트랜지스터에서는 직사각형의 반도체층 중 게이트에 의해 가려지지 않고 소스와 드레인의 패턴 내에도 있지 않은 4군데의 가장자리 부분이 제거되었다. 이것은 상기 반도체층 중 4개의 모서리 부분에서 광누설 전류가 가장 극심하게 발생하기 때문이다. 그러나, 상기 미국 특허에 따른 박막 트랜지스터에서도, 비록 패턴 내에 있지만 게이트에 의해 가려지지 않는 반도체층이 있기 때문에, 여전히 광누설 전류가 발생한다. 더욱이, 상기 미국 특허에서는 수직 입사광에 대해서만 고려되었으므로, 최대 입사각이, 상기 설명된 바와 같이, 70°에 이를 경우에는, 게이트의 경계부터 약 2㎛ 내부의 반도체층에서 발생하는 광 누설 전류를 감소시키는 것이 어렵다.
이 발명의 목적은 상기한 종래의 기술적 문제점을 해결하기 위한 것으로서, 반도체층이 게이트의 경계선부터 2㎛보다 더 내부의 공간에 배치되도록 함으로써 광 누설 전류를 감소시킬 수 있는 박막 트랜지스터를 제공하는 데 있다.
이 발명의 다른 목적은 반도체층이 게이트의 경계로부터 2㎛ 내부의 공간에 위치됨과 동시에 게이트와 소스/드레인간의 교차하는 영역에 광 흡수층을 형성함으로써 광누설 전류를 감소시킬 수 있는 박막 트랜지스터를 제공하는 데 있다.
이 발명의 또다른 목적은 역 디귿자 형상의 드레인 구조를 이용하여 광누설 전류를 감소시킬 뿐만 아니라 게이트-소스간의 기생 커패시턴스를 감소시킬 수 있는 박막 트랜지스터를 제공하는 데 있다.
이 발명의 제1특징에 따른 박막 트랜지스터는 게이트-반도체층-소스/드레인의 적층 구조를 가진다. 상기 반도체층은 게이트의 경계로부터 적어도 2㎛보다 더 내부의 영역에 형성된다. 보다 바람직하게는 약 1.5㎛의 공정 마진을 감안하여 게이트의 경계로부터 3.5㎛보다 더 내부의 영역에 반도체층의 경계가 위치하도록 형성된다. 상기 반도체층은 비정질 실리콘으로 만들어진다. 상기 반도체층 위에는 소스와 드레인이 서로 일정한 간격으로 떨어져서 평행하게 세로 방향으로 나열되도록 형성되어 있다. 그리고, 게이트와 반도체층 사이에는 게이트 절연층이 형성된다.
상기와 같이, 반도체층의 윤곽이 게이트의 모서리로부터 소정 거리 내부의 영역에 위치하도록 형성하는 것은 게이트 밖으로 연장되는 면적의 크기보다는 게이트 경계로부터 약 2㎛까지의 영역에 위치하는 반도체층의 면적의 크기가 광전류 발생에 기여하기 때문이다. 따라서, 상기 영역에 반도체층이 위치하지 않도록 박막 트랜지스터를 설계하는 것이 광전류를 감소시키는 데 매우 효과적이다.
이 발명의 제2특징에 따른 박막 트랜지스터는 게이트-반도체층-소스/드레인의 적층 구조를 가진다. 상기 반도체층은 게이트의 경계로부터 적어도 2㎛보다 더 내부의 영역에 형성된다. 보다 바람직하게는 약 1.5㎛의 공정 마진을 감안하여 게이트의 경계로부터 3.5㎛보다 더 내부의 영역에 반도체층의 윤곽이 위치하도록 형성된다. 상기 반도체층은 비정질 실리콘으로 만들어진다. 상기 게이트와 소스 및 게이트와 드레인이 서로 교차하는 영역에는 제1 및 제2 광 흡수층이 형성된다. 이러한 광 흡수층들은 상기 반도체층과 동일 평면에 위치하며, 상기 반도체층으로부터 분리된 상태로 독립적으로 존재한다. 상기 광 흡수층들은 반도체층과 동일하게 비정질 실리콘으로 만들어진다. 그리고, 상기 반도체층 위에는 소스와 드레인이 서로 일정한 간격으로 떨어져서 평행하게 세로 방향으로 나열되도록 형성되어 있다. 게이트와 반도체층 사이에는 게이트 절연층이 형성된다.
상기 게이트, 소스 및 드레인은 금속 재료로 만들어지므로, 상기 게이트와 소스가 교차하는 영역 및 게이트와 드레인이 교차하는 영역에서는 입사광이 두 금속층 사이를 반사한다. 비록, 반도체층이 게이트의 경계로부터 소정 거리보다 더 내부에 형성된다고 하더라도, 상기와 같이 연속적인 반사를 통해 광이 상기 반도체층에 입사될 수 있다. 상기 광흡수층은 이렇게 입사되는 광을 흡수하며, 이로 인해 반도체층에 상기 금속층 사이의 반사를 통해 입사되는 광이 전달되지 않도록 한다. 또한, 상기 각 광흡수층들은 반도체층과 분리되어 있으므로, 상기 흡수된 광에 의해 발생하는 전자 및 홀이 상기 반도체층에서의 전류 크기 변화에 기여하지 않는다.
이 발명의 제3특징에 따른 박막 트랜지스터는 상기 제1 및 제2특징에 따른 박막 트랜지스터의 소스 및 드레인이 역 디귿자 형상의 드레인 및 이에 대응하는 소스가 적용되었다는 점에서 상기 제1 및 제2특징에 따른 박막 트랜지스터와 구별된다.
보다 구체적으로, 반도체층 위에는 역 디귿자 형상의 드레인이 형성되며, 소스는 상기 드레인과 동일 평면상에 상기 드레인의 파여진 부분과 서로 소정 간격을 유지하도록 형성된다.
상기와 같이 역 디귿자 형상의 드레인을 사용하면, 동일한 면적의 도전 채널(conduction channel)을 형성하고자 할 때, 게이트와 소스 사이의 중첩 면적이 감소한다. 왜냐하면, 반도체층의 윤곽 내에 있는 소스는 3면에 걸쳐 드레인과 대향하고 있어서 도전 채널 또한 역 디귿자 형상이기 때문이다. 게이트-소스 사이의 중첩 면적이 감소하므로 게이트-소스 사이의 기생 커패시턴스도 줄어든다.
상기한 이 발명의 목적, 특징 및 잇점은 도면을 참조한 아래의 상세한 실시예 설명으로부터 보다 명백해질 것이다.
이하, 첨부된 도 4 내지 도 11을 참조하여 이 발명의 바람직한 실시예를 상세히 설명한다.
도 4 및 도 5는 게이트에 의해 가려지지 않는 반도체층의 면적과 누설전류 사이의 관계에 대하여 본 발명자들이 수행한 실험에 관한 것이다.
도4에 도시된 바와 같이, 3가지 종류의 샘플(sample)이 준비되어 있다. 먼저, 샘플1의 박막 트랜지스터에서는 게이트(2)에 의해 가려지지 않는 반도체층(5)의 폭이 2㎛이며, 샘플2의 박막 트랜지스터에서는 6㎛, 샘플3의 박막 트랜지스터에서는 10㎛이다. 상기 도 4에서, 각 샘플의 트랜지스터는 게이트(2)-반도체층(5)-소스/드레인(3,4)의 적층 구조를 가진다. 여기서, 게이트(2)가 가장 아래에 위치하고 소스/드레인(3,4)이 가장 위에 위치한다.
각 샘플의 박막 트랜지스터의 게이트-소스 사이에는 -5V가 인가되고, 이때의 드레인 전류가 측정되었다. -5V의 게이트-소스 전압은 박막 트랜지스터를 오프시키기 위한 것이므로, 이때의 드레인 전류를 특히 오프 전류라고 한다. 도5에는 이러한 실험의 결과에 따른 전류 특성이 도시되어 있다. 상기 도5의 그래프를 참조하면, 포토 상태(photo state)와 다크 상태(dark state)에서 각 샘플 트랜지스터의 오프 전류는 거의 일정함을 알 수 있다. 여기서, 포토 상태는 하부에서 백라이트를 비춘 상태이며, 통상, 이때의 밝기는 9000cd/m2에 이른다. 그리고, 다크 상태는 전혀 빛이 없는 암실에서 측정한 상태이다.
따라서, 상기 실험으로부터 게이트(2) 바깥으로 연장된 반도체층(5)의 면적 변화는 광전류 증가에 기여하지 않음을 알 수 있다.
도6a 내지 도6c 및 도7은 게이트의 패턴과 광전류 발생과의 관계에 대하여 본 발명자들이 수행한 또다른 실험에 관한 것이다.
도6a 내지 도6c에는 세가지 샘플의 박막 트랜지스터가 도시되어 있다. 각 샘플의 트랜지스터는 게이트(2)-반도체층(5)-소스/드레인(3,4)의 적층 구조를 가진다. 여기서, 게이트(2)가 가장 아래에 위치하고 소스/드레인(3,4)이 가장 위에 위치한다. 그리고, 상기 도6a 내지 도6c에서 각 트랜지스터의 반도체층(5), 소스(3) 및 드레인(4)은 동일하며, 게이트(2)의 패턴만 변화되었다. 예를 들어, 도 6a의 트랜지스터에서는 게이트(2)가 소스(3) 및 드레인(4)의 일부 영역만을 가리고 있으며, 도 6b의 트랜지스터에서는 게이트(2)가 소스(3) 일부와 드레인(4)의 대부분의 영역을 가리고 있으며, 도 6c의 트랜지스터에서는 게이트(2)가 소스(3)와 드레인(4)의 대부분의 영역을 가리고 있다. 한편, 상기 도 6a 내지 도 6c에서 각 빗금친 영역은 게이트(2)의 모서리로부터 2㎛까지의 영역에 위치하는 반도체층(5)의 면적을 표시하고 있다.
도 7은 상기 도 6a 내지 도 6c의 각 샘플 트랜지스터에 소정의 바이어스 조건을 가했을 경우, 각 샘플 트랜지스터의 전류 특성을 도시하고 있다.
보다 구체적으로, 상기 도7에서, 실선은 -5V의 게이트-소스 전압(Vgs) 및 10V의 드레인-소스 전압(Vds)이 인가된 경우, 긴 점선은 -5V의 게이트-소스 전압(Vgs) 및 4V의 드레인-소스 전압(Vds)이 인가된 경우, 짧은 점선은 -8V의 게이트-소스 전압(Vgs) 및 10V의 드레인-소스 전압(Vds)이 인가된 경우, 그리고 이점 쇄선은 -8V의 게이트-소스 전압(Vgs) 및 4V의 드레인-소스 전압(Vds)이 인가된 경우에 각 샘플 트랜지스터의 드레인 전류(Ids)이다.
상기 실험을 통해 본 발명자들은 각 박막 트랜지스터의 드레인 전류의 크기는 상기 빗금친 부분의 면적에 비례함을 알게 되었다. 예를 들어, Vgs = -5V, Vds = 10V에서 각 드레인 전류는 47.3㎀, 24.5㎀, 15㎀이며, Vgs = -8V, Vds = 10V에서 각 드레인 전류는 8.4㎀, 5.5㎀, 3.3㎀이었다. 그리고, 상기 빗금친 영역의 면적비는 71.5:50:32(=47.3:33.1:21.2=8.4:5.9:3.8)로서, 상기 드레인 전류의 비와 매우 유사하였다.
상기 두 실험을 통해, 게이트 밖으로 연장되는 면적의 크기보다는 게이트의 경계로부터 약 2㎛ 안쪽까지의 영역에 위치하는 반도체층의 면적의 크기가 광전류 발생에 기여함을 알게 되었다. 따라서, 상기 영역에 반도체층이 위치하지 않도록 박막 트랜지스터를 설계하는 것이 광전류를 감소시키는 데 매우 효과적이다.
도 8a에는 종래의 박막 트랜지스터가 도시되어 있고, 도 8b 및 도 8c에는 이 발명의 제1 및 제2실시예에 따른 박막 트랜지스터가 도시되어 있다.
상기 도8a에 도시된 종래의 박막 트랜지스터는 게이트(2)-반도체층(5)-소스/드레인(3,4)의 적층 구조를 가진다. 상기 도 8a에서 반도체층(5)은 게이트(2) 바깥으로 일부 연장되어 있다.
상기 도 8b에 도시된 이 발명의 제1실시예에 따른 박막 트랜지스터는 게이트(2)-반도체층(5)-소스/드레인(3,4)의 적층 구조를 가진다. 여기서, 상기 반도체층(5)은 게이트(2)의 경계로부터 2㎛보다 더 내부의 영역에 위치하도록 형성되며, 보다 바람직하게는 약 1.5㎛의 공정 마진을 감안하여 게이트(2)의 경계로부터 3.5㎛보다 더 내부의 영역에 반도체층(5)의 경계가 위치하도록 형성된다. 상기 반도체층(5) 위에는 소스(3)와 드레인(4)이 서로 일정한 간격으로 떨어져서 평행하게 세로 방향으로 나열되도록 형성되어 있다. 상기 도 8b에 도시되지 않았지만, 게이트(2)와 반도체층(5) 사이에는 게이트 절연층이 형성된다.
상기 설명된 바와 같이, 반도체층(5)이 게이트(2)의 경계로부터 소정 거리 내부에 그 윤곽이 위치하도록 형성됨으로써 빛의 최대 입사각을 고려하더라도 빛이 반도체층(5)에 직접 입사되지 않는다. 따라서, 이 발명의 제1 실시예에 따른 박막 트랜지스터는 종래 기술에 비해 광전류의 발생을 감소시킬 수 있는 구조이다.
그런데, 상기 도 8b의 박막 트랜지스터에서는 게이트(2)와 소스(3) 또는 게이트(2)와 드레인(4)이 교차하는 영역에서 빛이 경사지게 입사될 때, 빛이 통상 금속으로 만들어지는 게이트(2)와 소스(3) 또는 게이트(2)와 드레인(4) 사이를 적어도 1회 이상 반사한 후 반도체층(5)으로 입사될 가능성이 있다.
이러한 가능성을 제거하기 위한 박막 트랜지스터가 도 8c에 이 발명의 제2실시예로서 제시되어 있다.
상기 도 8c를 참조하면, 이 발명의 제2 실시예에 따른 박막 트랜지스터는 게이트(2)-반도체층(5)-소스/드레인(3,4)의 적층 구조를 가진다. 여기서, 상기 반도체층(5)은 게이트(2)의 경계로부터 2㎛보다 더 내부의 영역에 위치하도록 형성되며, 보다 바람직하게는 약 1.5㎛의 공정 마진을 감안하여 게이트(2)의 경계로부터 3.5㎛보다 더 내부의 영역에 반도체층(5)의 윤곽이 위치하도록 형성된다. 상기 반도체층(5) 위에는 소스(3)와 드레인(4)이 서로 일정한 간격으로 떨어져서 평행하게 세로 방향으로 나열되도록 형성되어 있다. 상기 도 8c에 도시되지 않았지만, 게이트(2)와 반도체층(5) 사이에는 게이트 절연층이 형성된다.
그리고, 상기 게이트(2)와 소스(3) 및 게이트(2)와 드레인(4)이 교차하는 영역에는 광 흡수층(71, 72)이 형성되어 있다. 상기 광 흡수층(71, 72)은 반도체층(5)과 동일 평면상에 위치하지만 상기 반도체층(5)으로부터 분리된 상태로 독립적으로 형성되어 있다. 여기서, 상기 광 흡수층(71, 72)은 반도체층(5)과 동일한 재료인 비정질 실리콘으로 만들어진다.
상기 제1 실시예에서 설명된 바와 같이, 빛이 상기 게이트(2)와 소스(3) 또는 게이트(2)와 드레인(4) 사이를 반사할 때, 상기 광 흡수층(71, 72)은 상기 반사에 의해 입사되는 빛을 모두 흡수한다. 그리고, 상기 광 흡수층(71, 72)은 반도체층(5)과 분리되어 있으므로, 상기 광 흡수층(71, 72)에 입사된 빛 에너지에 의해 발생하는 전자와 홀은 도전 채널 상에 흐르는 전류의 크기에 기여하지 않는다.
도 9에는 상기 도 8a 내지 도c에 도시된 박막 트랜지스터의 전류 특성이 도시되어 있다.
상기 도9에서 (a)로 표시된 곡선은 도 8a에 도시된 트랜지스터의 전류 특성이며, (b)로 표시된 곡선은 도 8b에 도시된 트랜지스터의 전류 특성이며, (c)로 표시된 곡선은 도 8c에 도시된 트랜지스터의 전류 특성이다.
상기 도 9에서 가로축은 게이트-소스 전압(Vgs)이며, 세로축은 드레인 전류(Ids)이다. 상기 도9의 곡선을 참조하면, 게이트-소스 전압(Vgs)이 -20V∼0V인 구간에서 (a)의 드레인 전류(Ids)가 (b) 및 (c)에 비해 현저하게 높음을 알 수 있으며, 상기 (b)는 (c)에 비해 약간 높음을 알 수 있다.
이러한 사실로부터, 반도체층을 게이트의 모서리로부터 적어도 2㎛보다 더 내부의 영역에 위치시키는 것은 종래의 기술에 비해 광전류의 발생을 감소시키며, 게이트와 소스 및 게이트와 드레인 사이의 교차하는 영역에 광 흡수층을 형성하는 것은 광전류의 발생을 더욱 감소시킬 수 있다.
도 10 및 도 11은 이 발명의 제3 및 제4 실시예에 따른 박막 트랜지스터의 평면이며, 특히 게이트-소스 사이의 기생 커패시턴스를 감소시키기 위하여 상기 도8b 및 도8c의 박막 트랜지스터에 역 디귿자 형상의 드레인이 각각 적용되었다.
상기 도 10을 참조하면, 이 발명의 제3실시예에 따른 박막 트랜지스터는 게이트(2)-반도체층(5)-소스/드레인(31, 41)의 적층 구조를 가진다. 여기서, 반도체층(5)은 그의 윤곽이 상기 게이트(2)의 모서리로부터 적어도 2㎛보다 더 내부의 영역에 위치하도록 형성되며, 보다 바람직하게는 약 1.5㎛의 공정 마진을 감안하여 게이트(2)의 모서리로부터 3.5㎛보다 더 내부의 영역에 반도체층(5)의 윤곽이 위치하도록 형성된다. 상기 반도체층(5) 위에는 역 디귿자 구조의 드레인(41)이 형성되며, 소스(31)는 상기 드레인(41)과 동일 평면상에 상기 드레인(41)의 파여진 부분과 서로 소정 간격을 유지하도록 형성된다. 상기 도10에 도시되지 않았지만, 게이트(2)와 반도체층(5) 사이에는 게이트 절연층이 형성된다.
상기와 같이 역 디귿자 형상의 드레인(41)을 사용하면, 동일한 면적의 도전 채널(conduction channel)을 형성하고자 할 때, 상기 도 8b의 구조에 비해 게이트와 소스 사이의 중첩 면적이 감소한다. 왜냐하면, 반도체층(5)의 윤곽 내에 있는 소스(31)는 3면에 걸쳐 드레인(41)과 대향하고 있어서 도전 채널 또한 역 디귿자 형상이기 때문이다. 이에 따라, 게이트-소스 사이의 기생 커패시턴스(parasitic capacitance)도 감소한다. 물론, 이 발명의 제3 실시예에 따른 박막 트랜지스터에서는 게이트와 드레인 사이의 중첩 면적이 종래의 기술에 따른 트랜지스터에 비해 더 크다. 게이트-드레인 사이의 중첩 면적의 증가는 게이트-드레인 사이의 기생 커패시턴스의 증가를 야기시키지만, 신호의 지연(delay)은 그 대부분을 유지 커패시턴스 및 액정 커패시턴스에 의존하므로, 상기 게이트-드레인 사이의 기생 커패시턴스의 증가는 신호 지연에 별 영향을 미치지 않는다.
상기 도11을 참조하면, 이 발명의 제4 실시예에 따른 박막 트랜지스터는 게이트(2)-반도체층(5)-소스/드레인(31, 41)의 적층 구조를 가진다. 여기서, 반도체층(5)은 그의 윤곽이 상기 게이트(2)의 모서리로부터 적어도 2㎛보다 더 내부의 영역에 위치하도록 형성되며, 보다 바람직하게는 약 1.5㎛의 공정 마진(process margin)을 감안하여 게이트(2)의 모서리로부터 3.5㎛보다 더 내부의 영역에 반도체층(5)의 윤곽이 위치하도록 형성된다. 상기 반도체층(5) 위에는 역 디귿자 형상의 드레인(41)이 형성되며, 소스(31)는 상기 드레인(41)과 동일 평면상에 상기 드레인(41)의 파여진 부분과 서로 일정한 간격을 유지하도록 형성되어 소스(31)와 드레인(41) 사이의 반도체층(5)은 역 디귿자 형성을 가진다. 또한, 이 발명의 제2 실시예와 유사하게, 게이트(2)와 소스(31) 및 게이트(2)와 드레인(41)이 교차하는 영역에는 광 흡수층(71, 72)이 형성되어 있다. 상기 광 흡수층(71, 72)은 반도체층(5)과 동일 평면상에 위치하지만 상기 반도체층(5)으로부터 분리된 상태로 독립적으로 형성되어 있다. 여기서, 상기 광 흡수층(71, 72)은 반도체층(5)과 동일한 재료인 비정질 실리콘으로 만들어진다.
상기 제4 실시예에 따른 박막 트랜지스터에서는, 이미 설명된 바와 같이, 상기 광 흡수층(71, 72)에 의해 게이트(2)와 소스(31) 및 게이트(2)와 드레인(41) 사이에서 반사된 후 입사된 빛 에너지가 흡수된다. 그리고, 상기 광 흡수층(71, 72)은 반도체층(5)과 분리되어 있으므로, 상기 광 흡수층(71, 72)에 입사된 빛 에너지에 의해 발생하는 전자와 홀은 도전 채널 상에 흐르는 전류의 크기에 기여하지 않는다. 결과적으로, 이 발명의 제4실시예에 따른 박막 트랜지스터는, 제3실시예와 마찬가지로, 역 디귿자 형상의 드레인에 의해 게이트-소스 사이의 기생 커패시턴스를 감소시킬 수 있을 뿐만 아니라 게이트와 소스 및 게이트와 드레인이 교차하는 영역에서 반사에 의해 입사되는 빛 에너지를 흡수함으로써 이로 인한 광전류의 발생을 억제할 수 있다.
이상으로 설명된 바와 같이, 이 발명에 따른 박막 트랜지스터는 반도체층이 게이트의 경계로부터 2㎛보다 안쪽의 내부 영역에 위치하도록 함으로써 광전류의 발생을 감소시킬 수 있다. 또한, 게이트와 소스 및 게이트와 드레인이 교차하는 영역에 부가적으로 형성된 광흡수층에 의해 금속층 사이의 반사를 통해 입사되는 광이 차단된다. 그리고, 역 디귿자 형상의 드레인 구조를 적용함으로써 게이트-소스 사이의 기생 커패시턴스를 감소시킬 수 있는 추가적인 잇점도 있다.
비록 이 발명은 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 이 발명은 상기 개시된 실시예에 한정되지 않으며, 후술되는 청구의 범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.
도 1은 일반적인 박막 트랜지스터 액정 표시 장치에서 광 입사 경로를 도시한 단면도이고,
도 2는 도1에서 최대 광 입사각을 도시한 단면도이고,
도 3은 상기 도 1의 박막 트랜지스터에서 광전류의 발생 메커니즘을 설명하는 단면도이고,
도 4는 서로 길이가 다른 반도체층을 가지는 3개의 박막 트랜지스터 샘플들을 도시한 평면도이고,
도 5는 도 4에서 각 샘플들의 오프 전류를 나타낸 그래프이고,
도 6a 내지 도 6c는 게이트와 소스/드레인간의 중첩 면적이 서로 다른 3개의 박막 트랜지스터 샘플을 도시한 평면도이고,
도 7은 도 6a 내지 도 6c의 각 샘플들의 전류 특성을 도시한 그래프이고,
도 8a는 종래의 박막 트랜지스터의 구조를 도시한 배치도이고,
도 8b는 이 발명의 제1 실시예에 따른 박막 트랜지스터의 구조를 도시한 배치도이고,
도 8c는 이 발명의 제2 실시예에 따른 박막 트랜지스터의 구조를 도시한 배치도,
도 9는 상기 도8a 내지 도8c에 도시된 박막 트랜지스터들의 전류 특성을 도시한 그래프이고,
도 10은 이 발명의 제3 실시예에 따른 박막 트랜지스터의 구조를 도시한 평면도이고,
도 11은 이 발명의 제4 실시예에 따른 박막 트랜지스터의 구조를 도시한 평면도이다.

Claims (7)

  1. 게이트;
    상기 게이트와 일부 중첩되어 있는 소스; 및
    상기 게이트에 대하여 상기 소스와 마주하여, 상기 게이트와 일부 중첩되어 있는 드레인
    상기 게이트와 상기 소스 및 드레인 사이에 배치되어 있으며, 적어도 상기 드레인과 상기 게이트와 중첩되어 있는 부분의 경계는 상기 게이트의 경계로부터 2㎛ 안쪽에 위치하는 반도체층
    을 포함하는 액정 표시 장치용 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 게이트와 상기 드레인 사이의 상기 반도체층은 상기 게이트의 경계로부터 적어도 3.5㎛보다 안쪽의 내부의 영역에 위치하도록 형성되는 액정 표시 장치용 박막 트랜지스터.
  3. 제1항에 있어서,
    상기한 게이트와 반도체층 사이에 형성되는 게이트 절연층을 더 포함하는 액정 표시 장치용 박막 트랜지스터.
  4. 제1항에 있어서,
    상기한 반도체층은 비정질 규소로 만들어지는 액정 표시 장치용 박막 트랜지스터.
  5. 제1항에 있어서,
    상기 게이트와 소스 사이에 상기 반도체층으로부터 분리된 상태로 상기 반도체층과 동일 평면 위에 형성되는 제1 광 흡수층; 및
    상기 게이트와 드레인 사이에 상기 반도체층으로부터 분리된 상태로 상기 반도체층과 동일 평면 위에 형성되는 제2 광 흡수층을 부가적으로 포함하는,
    액정 표시 장치용 박막 트랜지스터.
  6. 제5항에 있어서,
    상기한 제1 및 제2 광 흡수층은 비정질 규소로 만들어지는 액정 표시 장치용 박막 트랜지스터.
  7. 제1항에 있어서,
    상기 소스 및 상기 드레인 사이의 상기 반도체층은 역 디귿자 형상을 가지는 액정 표시 장치용 박막 트랜지스터.
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* Cited by examiner, † Cited by third party
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KR0180532B1 (ko) * 1989-10-18 1999-03-20 미따 가쯔시게 표시장치
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