KR100470944B1 - Bit line formation method of semiconductor device - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION
본 발명은 반도체 소자의 비트라인 형성 방법에 관한 것이다.The present invention relates to a method for forming a bit line of a semiconductor device.
2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention
종래의 반도체 소자의 비트라인 형성 방법에서 콘택을 형성한 후 콘택이 매립되도록 도프트 폴리실리콘막을 형성하고 그 상부에 텅스텐실리사이드막을 증착하지만, 이러한 공정에서 스텝커버러지의 악화로 인해 콘택의 완전한 매립이 이루어지지 않고 콘택에 보이드를 발생시켜 소자의 신뢰성 및 수율을 저하시킨다.In the conventional method of forming a bit line of a semiconductor device, after forming a contact, a doped polysilicon film is formed so that the contact is buried and a tungsten silicide film is deposited on the upper part. This results in voids in the contacts, reducing the reliability and yield of the device.
3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention
본 발명에서는 콘택내를 도프트 폴리실리콘막으로 매립한 후 그 상부에 TiN막 및 텅스텐막을 순차적으로 형성하여 보이드의 발생을 방지하고, 비트라인의 저항을 감소시켜 반도체 소자의 신뢰성 및 수율을 향상시킨다.In the present invention, after filling the contact with a doped polysilicon film, a TiN film and a tungsten film are sequentially formed thereon to prevent the generation of voids and to reduce the resistance of the bit line to improve the reliability and yield of the semiconductor device. .
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 비트라인을 형성하기 위한 공정중 콘택을 형성한 후 도프트 폴리실리콘막으로 콘택을 매립하고 TiN막 및 텅스텐막을 순차적으로 형성하여 비트라인을 형성하므로써 소자의 신뢰성 및 수율을 향상시킬 수 있는 반도체 소자의 비트라인 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, after forming a contact during a process for forming a bit line of a semiconductor device, a contact is filled with a doped polysilicon film and a TiN film and a tungsten film are sequentially formed to form a bit line. The present invention relates to a method for forming a bit line of a semiconductor device that can improve the reliability and yield of the device by forming a.
종래의 2중층 금속(Double Layer Metal; DLM)과 3중층 금속(Triple Layer Metal; TLM) 구조를 갖는 반도체 소자의 비트라인 형성 방법을 설명하면 다음과 같다.A bit line forming method of a semiconductor device having a conventional double layer metal (DLM) and triple layer metal (TLM) structure will be described below.
기판 상부의 선택된 영역에 게이트를 형성하고, 기판상의 선택된 영역에 접합부를 형성하는 등 반도체 소자를 제조하기 위한 여러 요소가 형성된 반도체 기판 상부에 층간 절연막을 형성한다. 접합부이 노출되도록 층간 절연막을 식각하여 콘택을 형성한다. 콘택을 형성하기 위한 식각 공정으로 접합부에 주입된 이온이 손실된 것을 보충하기 위해 인 이온을 주입한다. 콘택을 포함한 전체 구조 상부에 산화막을 고온에서 증착한 후 전면 식각 공정을 실시하여 콘택 측벽에 스페이서를 형성한다. 콘택이 매립되도록 전체 구조 상부에 약 650∼700℃에서 도프트 폴리실리콘막을 증착한 후 압력의 변화없이 인-시투로 다른 챔버로 이동한 후 약 350∼450℃에서 텅스텐실리사이드막을 증착한다. 그리고, 반사 방지막으로 SiON을 형성한다.An interlayer insulating film is formed over the semiconductor substrate on which various elements for manufacturing a semiconductor device are formed, such as forming a gate in a selected region on the substrate and forming a junction in the selected region on the substrate. The interlayer insulating film is etched to expose the junction to form a contact. Phosphorus ions are implanted to compensate for the loss of ions implanted in the junction in an etching process for forming contacts. An oxide film is deposited on the entire structure including the contact at a high temperature, and then a spacer is formed on the sidewall of the contact by performing a front etching process. A doped polysilicon film is deposited at about 650 to 700 ° C. over the entire structure so that the contact is buried, and then moved to another chamber in-situ without changing the pressure, and then a tungsten silicide film is deposited at about 350 to 450 ° C. Then, SiON is formed from the antireflection film.
이 공정에서 텅스텐실리사이드막은 도프트 폴리실리콘막의 자체 저항이 너무 높기 때문에 도프트 폴리실리콘막의 자체 저항을 낮추기 위해 증착하는 것으로 도프트 폴리실리콘막과 텅스텐실리사이드막을 폴리사이드라고 한다.In this step, the tungsten silicide film is deposited to lower the self-resistance of the doped polysilicon film because the self-resistance of the doped polysilicon film is too high. The doped polysilicon film and the tungsten silicide film are called polysides.
이러한 콘택내를 폴리사이드로 증착하는 과정에서 스텝커버러지의 악화로 인해 콘택의 완전한 매립이 이루어지지 않고 콘택에 보이드를 발생시켜 소자의 신뢰성 및 수율을 저하시킨다.Due to the deterioration of the step coverage in the process of depositing the inside of the contact with the polyside, the contact is not completely filled and voids are generated in the contact, thereby reducing the reliability and yield of the device.
따라서, 본 발명은 반도체 소자의 비트라인 형성 과정에서 폴리사이드를 형성하여 발생되는 불완전한 콘택 매립 및 콘택내의 보이드 발생을 억제할 수 있는 반도체 소자의 비트라인 형성 방법을 제공하는 것을 목적으로 한다.Accordingly, an object of the present invention is to provide a method for forming a bit line of a semiconductor device capable of suppressing incomplete contact filling and voids generated in a contact generated by forming a polyside in the process of forming a bit line of the semiconductor device.
상술한 목적을 달성하기 위한 본 발명은 게이트 및 접합부 등 반도체 소자를 제조하기 위한 여러 요소가 형성된 반도체 기판 상부에 층간 절연막을 형성하고, 상기 층간 절연막을 식각하여 상기 접합부를 노출시키는 콘택을 형성하는 단계와, 상기 콘택 측벽에 스페이서를 형성한 후 상기 콘택이 매립되도록 전체 구조 상부에 도프트 폴리실리콘막을 증착하는 단계와, 전면 식각 공정을 실시하여 상기 콘택내에만 도프트 폴리실리콘막이 잔류되도록 한 후 전체 구조 상부에 TiN막을 형성하는 단계와, 상기 TiN막 상부에 텅스텐막 및 반사 방지막을 순차적으로 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.According to an aspect of the present invention, an interlayer insulating film is formed on a semiconductor substrate on which various elements for manufacturing a semiconductor device such as a gate and a junction part are formed, and the contact layer is formed by etching the interlayer insulating film. And forming a spacer on the contact sidewalls, depositing a doped polysilicon film on the entire structure to fill the contact, and performing a front etching process so that the doped polysilicon film remains only in the contact. Forming a TiN film on the structure, and sequentially forming a tungsten film and an anti-reflection film on the TiN film.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.The present invention will be described in detail with reference to the accompanying drawings.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 비트라인 형성 방법을 설명하기 위한 소자의 단면도이다.1 (a) to 1 (c) are cross-sectional views of devices for explaining a method of forming a bit line of a semiconductor device according to the present invention.
도 1(a)를 참조하면, 기판 상부의 선택된 영역에 게이트를 형성하고, 기판상의 선택된 영역에 접합부(2)를 형성하는 등 반도체 소자를 제조하기 위한 여러 요소가 형성된 반도체 기판(1) 상부에 층간 절연막(3)을 형성한다. 층간 절연막(3)의 선택된 영역을 식각하여 접합부(2)를 노출시키는 콘택을 형성한다. 접합부(2)를 노출시키기 위한 식각 공정으로 접합부(2)에 주입된 불순물의 손실을 보상하기 위해 불순물 이온 주입 공정을 실시한다. 그리고 전체 구조 상부에 산화막을 형성하고, 전면 식각하여 콘택 측벽에 스페이서(4)를 형성한다.Referring to FIG. 1A, a gate is formed in a selected region on the substrate, and a
도 1(b)를 참조하면, 스페이서(4)를 형성한 후 NF로 세정하고, 콘택이 매립되도록 전체 구조 상부에 도프트 폴리실리콘막(5)을 증착한 후 전면 식각 공정을 실시한다. 이러한 공정에 의해 도프트 폴리실리콘막(5)이 콘택에 매립된 플러그가 형성된다. 전면 식각 공정 후 세정 공정을 실시하지 않는다. 전체 구조 상부에 TiN막(6)을 형성한다.Referring to FIG. 1B, the spacer 4 is formed and then cleaned with NF, a doped
도프트 폴리실리콘막(5)은 500∼600℃의 온도와 0.4∼0.6 Torr의 압력에서 SiH4 가스와 PH3 가스를 각각 1500∼2500SCCM과 100∼150SCCM의 양으로 흘려주어 2500∼3500Å의 두께로 형성한다.The doped
전면 식가 공정은 -50∼50℃의 온도와 50∼150mTorr의 압력에서 400∼600W의 전력으로 50∼100% 과도 식각되게 한다.The full etch process causes 50-100% over-etching with 400-600 W of power at a temperature of -50-50 ° C. and a pressure of 50-150 mTorr.
TiN막(6)은 Ar 가스를 흘려서 플라즈마를 형성한 후 Ti 타겟에 리액티브 스퍼터링을 실시할 때 N2 가스를 흘려 Ti와 N2를 화학 반응시키는 방법으로 증착한다. TiN막(6)은 이후 형성될 텅스텐막과 실리콘의 반응을 억제하는 장벽 역할과 텅스텐의 부착력(adhesion)을 향상시켜 이후 텅스텐의 증착을 원활히 해준다.The TiN
도 1(c)를 참조하면, TiN막(6) 상부에 텅스텐막(7)을 형성한 후 마스크 작업을 용이하게 하기 위한 반사 방지막(8)을 형성한다.Referring to FIG. 1C, after forming a tungsten film 7 on the TiN
텅스텐막(7)은 WF6 가스를 이용한 LPCVD 방법으로 증착되는데, 그 환원 반응의 종류에 따라 증착된 박막의 특성은 다르며, [화학식 1]과 같은 실리콘 환원 방법, [화학식 2]와 같은 실란 환원 방법 및 [화학식 3]과 같은 수소 환원 방법이 있다.The tungsten film 7 is deposited by LPCVD method using WF 6 gas, and the characteristics of the deposited thin film are different according to the type of the reduction reaction, and the silicon reduction method as shown in [Formula 1] and the silane reduction as shown in [Formula 2] Method and a hydrogen reduction method such as [Formula 3].
이와 같은 환원 반응에 의해서 텅스텐이 증착되는데 다음과 같은 4단계로 나뉘어 5개의 상이한 온도 상태에서 진행된다.Tungsten is deposited by this reduction reaction, which is divided into four stages as follows and proceeds at five different temperature states.
제 1 단계는 SiH4 버스트(burst) 단계로, 접합층 내부로 실리콘을 축적(pile up)시켜 WF6의 확산을 방지하여 불소계 반응 부산물을 억제시키고 텅스텐 핵 생성을 위한 역할을 한다. 제 2 단계는 핵 생성 단계로, 전면 텅스텐 증착 공정의 전기적 특성을 결정하는 중요한 공정이다. 제 3 단계는 텅스텐 증착 단계로, 실제로 요구되는 텅스텐을 증착하며, 증착 타겟 및 용도에 따라 레시피(recipe)와 증착 시간을 다르게 한다. 제 4 단계는 SiH4 노출(exposure) 단계로, 대기중 노출에 의한 텅스텐 박막의 산화를 방지하기 위해 진행하는 것이다.The first step is a SiH 4 burst step, which accumulates silicon inside the bonding layer to prevent the diffusion of WF 6 to inhibit fluorine-based reaction by-products and serve for tungsten nucleation. The second step is the nucleation step, which is an important process for determining the electrical properties of the front tungsten deposition process. The third step is the tungsten deposition step, which deposits the tungsten actually required, varying the recipe and deposition time depending on the deposition target and application. The fourth step is an SiH 4 exposure step, which proceeds to prevent oxidation of the tungsten thin film by exposure to the atmosphere.
이러한 원리에 의해 증착되는 텅스텐막(7)은 350∼500℃의 온도와 1∼10 Torr의 압력에서 SiH4 가스와 WF6 가스를 각각 10∼50SCCM과 200∼300SCCM의 양으로 흘려주어 3000∼5000Å의 두께로 형성한다.The tungsten film 7 deposited according to this principle flows SiH 4 gas and WF 6 gas in amounts of 10 to 50 SCCM and 200 to 300 SCCM, respectively, at a temperature of 350 to 500 ° C. and a pressure of 1 to 10 Torr. It is formed to the thickness of.
또한, 반사 방지막(8)은 SiON으로 형성되며, 350∼450℃의 온도와 3.5∼4.0 Torr의 압력에서 SiH4 가스와 N2 가스 및 N2O 가스를 각각 180∼220SCCM, 1800∼2400SCCM 및 100∼200SCCM의 양으로 흘려주어 250∼350Å의 두께로 형성한다.In addition, the anti-reflection film 8 is formed of SiON, and the SiH 4 gas, the N 2 gas, and the N 2 O gas are respectively 180 to 220 SCCM, 1800 to 2400 SCCM, and 100 at a temperature of 350 to 450 ° C. and a pressure of 3.5 to 4.0 Torr. It flows in the quantity of -200SCCM, and forms in thickness of 250-350∼.
상술한 바와 같이 본 발명에 의하면 콘택에 도프트 폴리실리콘막을 매립한 후 전체 구조 상부에 TiN막을 증착하고, 그 상부에 텅스텐막을 증착하여 비트라인을 형성하므로써 스텝커버러지의 악화로 인한 보이드의 발생을 억제하고, 기존의 텅스텐실리사이드막보다 비저항이 낮은 텅스텐막으로 인해 소자의 동작에서 전자으 흐름, 즉 전류의 흐름을 원활히 하여 반도체 소자의 고속 동작을 기대할 수 있으며, 소자의 신뢰성을 향상시킬 수 있다. As described above, according to the present invention, after filling the doped polysilicon film in the contact, a TiN film is deposited on the entire structure, and a tungsten film is deposited on the upper portion to form bit lines, thereby generating voids due to deterioration of step coverage. Since the tungsten film has a specific resistance lower than that of the conventional tungsten silicide film, it is possible to expect high-speed operation of the semiconductor device by smoothing electron flow, that is, current flow in the device operation, and improve the reliability of the device.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 비트라인 형성 방법을 설명하기 위한 소자의 단면도.1A to 1C are cross-sectional views of a device for explaining a method of forming a bit line of a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
1 : 반도체 기판 2 : 접합부1
3 : 층간 절연막 4 : 스페이서3: interlayer insulating film 4: spacer
5 : 도프트 폴리실리콘막 6 : TiN막5: doped polysilicon film 6: TiN film
7 : 텅스텐막 8 : 반사 방지막7: tungsten film 8: antireflection film
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920010202A (en) * | 1990-11-21 | 1992-06-26 | 원본미기재 | Shockproof lighting fixtures |
| KR920010202B1 (en) * | 1989-12-30 | 1992-11-21 | 삼성전자 주식회사 | Method for manufacturing of the contact |
| JPH09139475A (en) * | 1995-11-14 | 1997-05-27 | Hitachi Ltd | Semiconductor integrated circuit device and its fabrication |
| JPH09293781A (en) * | 1996-04-26 | 1997-11-11 | Sony Corp | Manufacture of semiconductor device |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR920010202B1 (en) * | 1989-12-30 | 1992-11-21 | 삼성전자 주식회사 | Method for manufacturing of the contact |
| KR920010202A (en) * | 1990-11-21 | 1992-06-26 | 원본미기재 | Shockproof lighting fixtures |
| JPH09139475A (en) * | 1995-11-14 | 1997-05-27 | Hitachi Ltd | Semiconductor integrated circuit device and its fabrication |
| JPH09293781A (en) * | 1996-04-26 | 1997-11-11 | Sony Corp | Manufacture of semiconductor device |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20101224 Year of fee payment: 7 |
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