KR100753416B1 - Method of manufacturing semiconductor device - Google Patents

Method of manufacturing semiconductor device Download PDF

Info

Publication number
KR100753416B1
KR100753416B1 KR1020060027126A KR20060027126A KR100753416B1 KR 100753416 B1 KR100753416 B1 KR 100753416B1 KR 1020060027126 A KR1020060027126 A KR 1020060027126A KR 20060027126 A KR20060027126 A KR 20060027126A KR 100753416 B1 KR100753416 B1 KR 100753416B1
Authority
KR
South Korea
Prior art keywords
film
metal
barrier
contact hole
manufacturing
Prior art date
Application number
KR1020060027126A
Other languages
Korean (ko)
Inventor
박창수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060027126A priority Critical patent/KR100753416B1/en
Application granted granted Critical
Publication of KR100753416B1 publication Critical patent/KR100753416B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

A method for manufacturing a semiconductor device is provided to prevent a contact plug from being protruded from an upper portion of a contact hole by changing a seed layer formed at an upper sidewall of the contact hole and on a barrier layer into an oxide layer using a selective oxidation. An interlayer dielectric(23) with a contact hole(H) is formed on a semiconductor substrate(21). A barrier layer(24) is formed on the resultant structure except for a sidewall of the contact hole. A seed layer is formed on the resultant structure. An oxide layer is formed by oxidizing selectively the seed layer. The remaining seed layer is transformed into a barrier metal layer(25b). A metal plug(26) is formed on the barrier metal layer in the contact hole. The oxide layer is removed therefrom. A metal line(27) is formed on the barrier layer including the metal plug.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1b는 종래 기술의 문제점을 설명하기 위한 반도체 소자의 단면도.1A to 1B are cross-sectional views of a semiconductor device for explaining the problems of the prior art.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A through 2F are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 반도체 기판 22 : 게이트21: semiconductor substrate 22: gate

23 : 층간절연막 24 : 베리어막23: interlayer insulating film 24: barrier film

25 : 시드막 25a : 산화막25 seed film 25a oxide film

25b : 장벽금속막 26 : 금속플러그25b: barrier metal film 26: metal plug

27 : 금속배선 H : 콘택홀27: metal wiring H: contact hole

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 고단차 콘택홀의 매립시 보이드의 발생을 억제하고 접촉저항의 증가를 방지하여 소자의 신뢰성을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of securing the reliability of a device by suppressing generation of voids and preventing an increase in contact resistance when filling a high stepped contact hole.

콘택홀(Contact Hole)을 매립하기 위한 종래의 기술로는 B-W(Blanket-Tungsten)방식에 의한 금속플러그의 증착 후 CMP(Chemical Mechanical Polishing)하여 평탄화하는 방법이 있다. 상기 B-W 방식에 따르면, 콘택홀이 형성된 반도체 기판 상에 낮은 접촉저항 및 산화막과의 접착력을 확보하기 위한 Ti, TiN을 사용하여 베리어막을 형성하고, 상기 베리어막 상에 장벽금속막을 형성한 다음, 단차피복성이 우수한 화학기상증착(Chemical Vapor Deposition : CVD)방법을 통해 금속플러그를 증착하여 콘택홀을 매립한다.Conventional techniques for filling contact holes include a method of planarization by chemical mechanical polishing (CMP) after deposition of a metal plug by B-W (Blanket-Tungsten) method. According to the BW method, a barrier film is formed on the semiconductor substrate on which the contact hole is formed by using Ti and TiN for securing low contact resistance and adhesion to the oxide film, and a barrier metal film is formed on the barrier film. The contact hole is filled by depositing a metal plug by chemical vapor deposition (CVD) method having excellent coating properties.

그러나, 상기 장벽금속막의 형성시 물리기상증착(Pysical Vapor Deposition : PVD) 방식을 사용하는 경우에는 막의 단차피복성이 취약해지므로 콘택홀의 하부에서 그 두께가 얇아짐에 따라 금속플러그가 형성되는 시간이 길어지게 된다.However, when the physical vapor deposition (PVD) method is used to form the barrier metal film, the step coverage of the film becomes weak, so that the thickness of the metal plug is formed as the thickness of the contact hole becomes thinner. It will be longer.

이러한 현상은 고단차 콘택홀의 경우에 더욱 심화되는데, 이때, 콘택홀의 하부에서는 금속플러그가 느리게 형성되고 상부에서는 금속플러그가 빨리 형성되어 입구가 막히게 되며, 이에 따라, 반응가스가 계속해서 공급될 수 없으므로, 도 1a에 도시된 바와 같이, 상기 콘택홀(H)의 하부에 보이드(V)가 형성된다. (등록번호 1002698780000 참조)This phenomenon is further exacerbated in the case of the high stepped contact hole, in which the metal plug is formed slowly in the lower portion of the contact hole and the metal plug is formed quickly in the upper portion, thereby blocking the inlet, and thus, the reaction gas cannot be continuously supplied. As shown in FIG. 1A, a void V is formed under the contact hole H. (See registration number 1002698780000)

미설명된 도면부호 11은 반도체 기판을, 12는 게이트를, 13은 층간절연막을, 14는 베리어막을, 15는 장벽금속막을, 16은 금속플러그를 각각 나타낸다.Reference numeral 11 denotes a semiconductor substrate, 12 a gate, 13 an interlayer insulating film, 14 a barrier film, 15 a barrier metal film, and 16 a metal plug.

이를 개선하기 위하여, 상기 장벽금속막의 형성시 단차피복성이 우수한 CVD 방식을 사용하는 경우에는, 무기화합물, 예컨데, TiCl4 등의 물질을 사용하면, 고온 증착으로 인한 접촉저항을 낮추기 위해 일어나는 Ti층과 실리콘 기판과의 과도반응으로 인하여 누설전류 증가에 의한 불량이 발생될 수 있다.In order to improve this, in the case of using the CVD method having excellent step coverage in forming the barrier metal film, when using an inorganic compound, for example, TiCl 4 , a Ti layer is formed to lower contact resistance due to high temperature deposition. Due to the transient reaction with the silicon substrate, a failure due to an increase in leakage current may occur.

또한, 장벽금속막 내에 염소와 같은 부식성 원소가 잔류하게 되면, 금속플러그 및 금속배선이 부식되어 단선을 일으켜 초기불량을 유발한다. 한편, 상기 장벽금속막의 형성시 금속유기물을 사용하여 CVD 방식을 수행하는 경우에는, 저온에서의 증착이 가능해지나 막 내에 잔류하는 탄소 불순물에 의한 비저항 증가와 함께 고단차 콘택홀의 측벽 및 바닥에서의 단차피복성이 취약해진다는 문제점이 있다.In addition, when a corrosive element such as chlorine remains in the barrier metal film, the metal plug and the metal wiring are corroded to cause disconnection, thereby causing an initial failure. On the other hand, in the case of performing the CVD method using a metal organic material when forming the barrier metal film, it is possible to deposit at a low temperature, but increasing the specific resistance by the carbon impurities remaining in the film, and the step height on the sidewall and bottom of the high stepped contact hole. There is a problem that coverage is weak.

콘택홀을 매립하기 위한 다른 종래기술로는 콘택홀 내에 선택적으로 금속플러그를 형성하는 S-W(Selective-Tungsten) 방식이 있는데, 상기 S-W 방식은 B-W 방식과 달리 콘택홀 상에 Ti, TiN 과 같은 베리어막을 형성하지 않고 금속플러그를 형성한다. 상기 S-W 방식은 콘택홀 내의 바닥에 노출되는 하부금속과 단결정/다결정 실리콘 및 콘택홀 측벽 구성물질인 실리콘 산화막과 같은 층간 절연막 상에서의 증착 특성 차이를 이용하는데, 콘택홀 내에 노출되어 있는 하부재료의 종류, 예컨데, 순수 금속, 금속 실리사이드, N+/P+ 실리콘 같은 종류에 따라 선택적으로 다른 성장속도로 성장하여 플러그를 형성한다.Another conventional technique for filling a contact hole is a SW (Selective-Tungsten) method for selectively forming a metal plug in the contact hole. Unlike the BW method, the SW method forms barrier films such as Ti and TiN on the contact hole. Metal plug is formed without forming. The SW method utilizes the difference in deposition characteristics on the underlying metal exposed to the bottom of the contact hole and the interlayer insulating film such as single crystal / polycrystalline silicon and the silicon oxide film as the contact hole sidewall constituent, and the type of underlying material exposed in the contact hole. For example, pure metals, metal silicides, and N + / P + silicon may be selectively grown at different growth rates to form plugs.

그러나, 상기 플러그가 콘택홀의 바닥에서 상부로 성장하므로 콘택홀의 높이가 다른 경우에는 낮은 높이를 갖는 콘택홀 내에 형성된 플러그는 높은 높이를 갖는 콘택홀 내의 플러그가 콘택홀을 완전히 매립할 때 까지 계속 성장하여, 결국, 콘택홀 주변으로 넘치는 현상이 발생하게 되고, 따라서, 콘택홀 상부로 돌출된 플 러그를 제거하기 위해 추가적으로 CMP 공정과 습식세정을 수행해야 하는데, 이러한 현상은 고단차 콘택홀의 경우에 더욱 심화된다.However, since the plug grows from the bottom of the contact hole to the top, when the height of the contact hole is different, the plug formed in the contact hole having the low height continues to grow until the plug in the contact hole having the high height completely fills the contact hole. As a result, overflow occurs around the contact hole, and thus, an additional CMP process and wet cleaning must be performed to remove the plug protruding above the contact hole, which is more severe in the case of a high-level contact hole. do.

또한, 반도체 기판 상에 직접 형성되는 콘택홀의 경우 바닥에 노출된 실리콘 상에 텅스텐 플러그가 성장되면서 텅스텐이 실리콘 쪽으로 확산되어 웜홀(Wormhole)을 형성하여 누설전류를 발생시킴으로써, 소자의 불량을 유발한다는 문제점이 있다. 그리고, 콘택홀 측벽 재료와의 선택적 증착으로 인해 선택적으로 증착된 금속플러그와 콘택홀 측벽과 갭(Gap)이 존재하므로 미관상으로 문제가 있으며, 이에 따라, 플러그 주변의 갭-매립 불량에 따른 상부 증착 배선 신뢰성의 저하문제가 유발될 수 있다. (Advanced Metallization for ULSI Applications 1992, p333∼339/p83∼89, Ajay Jain et al. 참조)In addition, in the case of a contact hole directly formed on a semiconductor substrate, as a tungsten plug grows on silicon exposed to the bottom, tungsten diffuses toward silicon to form a wormhole to generate a leakage current, causing device defects. There is this. In addition, the selective deposition with the contact hole sidewall material may cause a problem due to the presence of the selectively-deposited metal plug, the contact hole sidewall and the gap (Gap), and thus, the top deposition due to the gap-filling failure around the plug. The problem of deterioration of wiring reliability may be caused. (See Advanced Metallization for ULSI Applications 1992, p333-339 / p83-89, Ajay Jain et al.)

콘택홀을 매립하기 위한 또 다른 종래기술로는 텅스텐을 사용하여 CVD 방식으로 금속플러그를 형성하는 방법이 있다. 상기 방법은 텅스텐으로 금속플러그를 형성한 후, 에치백(Etchback)을 수행하고, 이어서, 습식세정을 실시해야 하므로, 그 제조원가가 높으며, 특히, 표면에 증착된 텅스텐을 충분히 제거하기 위한 에치백 공정에 의해 하부의 장벽금속막의 일부가 식각된다.Another conventional technique for filling contact holes is a method of forming a metal plug by CVD using tungsten. Since the method needs to perform etching back after forming the metal plug with tungsten, and then wet cleaning, the manufacturing cost is high, and in particular, an etchback process for sufficiently removing tungsten deposited on the surface A portion of the underlying barrier metal film is etched by this.

이로 인해, 하부의 장벽금속막이 손상되고, 후속으로 진행되는 금속배선의 증착 공정 전에 수행되는 스퍼터 에치(Sputter Etch) 공정에 의해 그 손상 정도가 더욱 심화되며, 이는, 금속플러그 상에 형성된 금속배선의 신뢰성 열화를 유발하므로 에치백 이후에 장벽층을 다시 증착한 다음 배선을 형성해야만 한다. 따라서, 도 1b에 도시된 바와 같이, 콘택홀(H) 상에는 다층 장벽층(A)이 존재하여 접촉저항이 증가된다는 문제점이 있다.As a result, the lower barrier metal film is damaged, and the degree of damage is further deepened by a sputter etch process performed before the subsequent deposition process of the metal wiring. Since it causes reliability deterioration, it is necessary to re-deposit the barrier layer after the etch back and then form the wiring. Therefore, as shown in FIG. 1B, the multilayer barrier layer A is present on the contact hole H, thereby increasing the contact resistance.

미설명된 도면부호 11은 반도체 기판을, 12는 게이트를, 13은 층간절연막을, 14는 베리어막을, 15는 장벽금속막을, 16은 금속플러그를, 17은 장벽층을, 18은 금속배선을 각각 나타낸다.Unexplained reference numerals 11 denote semiconductor substrates, 12 gates, 13 interlayer insulating films, 14 barrier films, 15 barrier metal films, 16 metal plugs, 17 barrier layers, and 18 metal wires. Represent each.

따라서, 본 발명은 상기와 같은 종래 기술의 문제점들을 해결하기 위하여 안출된 것으로서, 고단차 콘택홀의 매립시 보이드의 발생을 억제하고 접촉저항의 증가를 방지하여 소자의 신뢰성을 확보할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the problems of the prior art as described above, the semiconductor device that can secure the reliability of the device by suppressing the generation of voids when buried in the high-level contact hole and preventing the increase of contact resistance The purpose is to provide a manufacturing method.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀의 측벽을 제외한 층간절연막 상에 베리어막을 형성하는 단계; 상기 콘택홀을 포함한 기판 결과물 상에 시드막을 형성하는 단계; 상기 콘택홀의 측벽 상부 및 층간절연막 상의 베리어막 상부에 형성된 시드막을 선택적으로 산화시켜 산화막을 형성하는 단계; 상기 산화되지 않은 나머지 시드막 부분을 장벽금속막으로 변환시키는 단계; 상기 장벽금속막이 형성된 콘택홀 내에 금속플러그를 형성하는 단계; 상기 산화막을 제거하는 단계; 및 상기 금속플러그를 포함한 베리어막 상에 금속배선을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.In order to achieve the above object, the present invention, forming an interlayer insulating film on a semiconductor substrate; Etching the interlayer insulating layer to form a contact hole; Forming a barrier film on the interlayer insulating film except for the sidewalls of the contact hole; Forming a seed layer on a substrate resultant including the contact hole; Selectively oxidizing a seed film formed on the sidewall of the contact hole and on the barrier film on the interlayer insulating film to form an oxide film; Converting the remaining non-oxidized seed film portion into a barrier metal film; Forming a metal plug in the contact hole in which the barrier metal film is formed; Removing the oxide film; And forming a metal wiring on the barrier film including the metal plug.

여기서, 상기 장벽금속막을 형성하는 단계는, 상기 나머지 시드막 부분을 환 원반응을 통해 순수금속막으로 변환하는 단계 및 상기 순수금속막을 질화시켜 장벽금속막을 형성하는 단계를 포함하여 이루어진다.The forming of the barrier metal film may include converting the remaining seed film portion into a pure metal film through a reduction reaction and nitriding the pure metal film to form a barrier metal film.

상기 베리어막은 IMP(Ionized Metal Plasma), LTS(Long Through Sputtering) 및 시준기(Collimator)로 구성된 그룹으로부터 선택되는 어느 하나의 단차피복성이 취약한 물리적 증착방식을 사용하여 형성한다.The barrier film is formed using a physical vapor deposition method that is weak in any one step coverage selected from the group consisting of ionized metal plasma (IMP), long through sputtering (LTS), and collimator (collimator).

상기 시드막은 실리콘막, 또는, 수소를 포함하는 실리콘막으로 형성한다.The seed film is formed of a silicon film or a silicon film containing hydrogen.

상기 시드막을 형성하는 단계는 진공 중에서 상기 반도체 기판을 400∼500℃로 가열한 상태에서 Ar/SiH4 가스와 1∼10 Torr의 저압 분위기에서 수행된다.The forming of the seed film is performed in a low pressure atmosphere of Ar / SiH 4 gas and 1 to 10 Torr while the semiconductor substrate is heated to 400 to 500 ° C. in a vacuum.

상기 순수금속막은 텅스텐, 또는, 몰리브덴 및 내열성 금속으로 형성한다.The pure metal film is formed of tungsten or molybdenum and a heat resistant metal.

상기 순수금속막을 질화시켜 장벽금속막을 형성하는 단계는, 원격 플라즈마 발생장치에서 NH3, 또는, N2H4, 그리고, N2 와 같은 질소를 포함하는 기체를 사용하여 수행한다.The nitriding of the pure metal film to form the barrier metal film is performed using a gas containing NH 3 , or N 2 H 4 , and nitrogen such as N 2 in a remote plasma generator.

상기 금속플러그는 알루미늄, 또는 구리로 형성한다.The metal plug is made of aluminum or copper.

상기 금속플러그가 알루미늄일 경우에는 그 반응원으로서 DMAH(DiMethyl Aluminum Hydride), 또는, MPA(Methyl Pyrrolidine Alane)를 사용한다.When the metal plug is aluminum, DMAH (DiMethyl Aluminum Hydride) or MPA (Methyl Pyrrolidine Alane) is used as the reaction source.

상기 금속플러그가 구리일 경우에는 그 반응원으로 Cupra Select[Cu(hfac) (TMVS)]로 통칭되는 유기 화합물이나 그와 유사한 특성을 구비하는 물질을 사용한다.When the metal plug is copper, an organic compound commonly referred to as Cupra Select [Cu (hfac) (TMVS)] or a material having similar characteristics is used as the reaction source.

상기 금속배선은 알루미늄, 또는, 알루미늄 합금으로 형성한다.The metal wiring is formed of aluminum or an aluminum alloy.

상기 알루미늄은 리플로우 방식, 또는, 저온/고온의 2단계 증착 방식을 통해 형성한다.The aluminum is formed by a reflow method or a low temperature / high temperature two-step deposition method.

상기 산화막은 ClF3 와 H2/Ar 가스에 번갈아서 노출시켜 제거한다.The oxide film is removed by alternating exposure to ClF 3 and H 2 / Ar gas.

상기 베리어막, 시드막, 장벽금속막은 공정챔버 내에 필요한 반응원들을 하나씩 차례로 유입하여 다원자층 이하를 흡착시켜 반응시키고 이를 반복하여 각각의 막을 단계적으로 형성한다.The barrier film, the seed film, and the barrier metal film are introduced one by one into the process chamber one by one, adsorbed under the multiatomic layer, and then reacted with each other.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 콘택홀의 측벽 상부 및 층간절연막 상의 베리어막 상부에 형성된 시드막을 선택적으로 산화시켜 산화막을 형성하고, 상기 시드막의 나머지 부분에는 환원반응을 통하여 장벽금속막을 형성한다. 이를 통해, 본 발명은 산화막이 형성되지 않은 콘택홀 측벽 및 하부의 장벽금속막 상에서 동일한 속도로 플러그가 형성되도록 하여 보이드의 발생을 억제할 수 있으며, 상기 콘택홀의 상부에 산화막을 형성해 줌으로써 상기 금속플러그가 콘택홀의 상부로 넘치게 형성되는 것을 방지 할 수 있다.First, the technical principle of the present invention will be briefly described. According to the present invention, an oxide film is formed by selectively oxidizing a seed film formed on an upper sidewall of a contact hole and an upper barrier film on an interlayer insulating film, and a reduction reaction is performed on the remaining part of the seed film. A barrier metal film is formed. Accordingly, the present invention can suppress the generation of voids by forming a plug at the same speed on the contact hole sidewall and the lower barrier metal film on which the oxide film is not formed, and by forming an oxide film on the contact hole. Can be prevented from overflowing to the upper portion of the contact hole.

또한, 본 발명은 반응가스를 단계적으로 유입함에 따라 상기 가스가 증착막의 표면에 흡착된 후 서로 반응하기 때문에 단차피복성을 향상시킬 수 있으므로 보이드의 발생 없이 금속플러그를 매립할 수 있다.In addition, the present invention can improve the step coverage since the gases are adsorbed on the surface of the deposition film as the reaction gas is introduced in stages, so that the metal plug can be embedded without generating voids.

자세하게, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.2A to 2F are cross-sectional views illustrating processes for manufacturing a semiconductor device according to an embodiment of the present invention, which will be described below.

도 2a를 참조하면, 게이트(22) 및 소정의 하부구조물(도시안됨)이 형성된 반도체 기판(21) 상에 층간절연막(23)을 형성하고, 상기 층간절연막(23)을 식각하여 콘택홀(H)을 형성한다. 이어서, 상기 기판(21)을 H2SO4 용액으로 5분 정도 세정하고, 연이어, 200:1의 HF 용액으로 90초 정도 습식식각 하여 콘택홀(H) 하부의 자연산화막 및 불순물을 제거한 후, 직진성이 우수한 고밀도 플라즈마를 이용한 건식식각 공정을 수행하여 콘택홀(H) 바닥에 잔류하는 자연산화막이나 상기 건식식각시 바닥에 퇴적되어 잔류할 수 있는 고분자층, 예컨데, CFx를 제거한다.Referring to FIG. 2A, an interlayer insulating layer 23 is formed on a semiconductor substrate 21 on which a gate 22 and a predetermined substructure (not shown) are formed, and the interlayer insulating layer 23 is etched to form a contact hole H. ). Subsequently, the substrate 21 is washed with a H 2 SO 4 solution for about 5 minutes, and subsequently wet-etched for about 90 seconds with a 200: 1 HF solution to remove the native oxide film and impurities under the contact hole H. A dry etching process using a high density plasma having excellent straightness is performed to remove the natural oxide film remaining on the bottom of the contact hole (H) or the polymer layer which may be deposited on the bottom of the dry etching, for example, CFx.

그다음, 상기 층간절연막(23) 상에 접촉저항 저저항 안정화 물질인 Ti와 TiN 을 사용하여 베리어막(24)을 형성하는데, 상기 베리어막(24)은 IMP(Ionized Metal Plasma), LTS(Long Through Sputtering), 또는, 시준기(Collimator) 방식과 같은 단차피복성이 취약한 물리적 증착방식을 사용하여 상기 콘택홀(H)의 측벽을 제외하고 형성되도록 한다. 여기서, 상기 베리어막(24)으로 사용된 Ti 층의 두께는 단차물의 최고 높이와 콘택홀(H)의 직경을 고려하며 누설전류 및 접촉저항과 같은 전기적 특성을 평가하여, 그 증착방법에 따라 두께를 최적화하여 결정한다.Next, a barrier layer 24 is formed on the interlayer insulating layer 23 using Ti and TiN, which are low contact resistance stabilization materials, and the barrier layer 24 is made of ionized metal plasma (LMP) and long through (TSS). It is to be formed except the sidewall of the contact hole (H) by using a physical vapor deposition method that is weak in step coverage, such as a sputtering, or collimator method. In this case, the thickness of the Ti layer used as the barrier film 24 is considered in consideration of the maximum height of the stepped material and the diameter of the contact hole (H), and evaluates electrical characteristics such as leakage current and contact resistance, and according to the deposition method. Determine by optimizing.

다음으로, 상기 콘택홀을 포함한 기판 결과물 상에 실리콘막, 또는, 수소를 포함하는 실리콘막을 사용하여 시드막(25)을 형성한다. 여기서, 상기 시드막(25)은 진공 중에서 상기 반도체 기판(21)을 400∼500℃로 가열한 상태에서 Ar/SiH4 가스와 1∼10 Torr의 저압 분위기를 유지하여 표면반응 구간에서 단차물의 표면상에 단차피복성이 우수한 비정질 SiHx(x≤4) 층을 증착함으로써 형성된다. 이때, 상기 시드막(25)은 이후에 진행되어질 순수금속막의 형성단계에서 그 두께의 1.2∼1.3배 정도가 소모되므로 상기 시드막(25)의 두께는 형성 예정인 순수금속막의 두께를 기준으로 조절한다.Next, the seed film 25 is formed on the substrate product including the contact hole using a silicon film or a silicon film containing hydrogen. Here, the seed film 25 maintains a low pressure atmosphere of Ar / SiH 4 gas and 1 to 10 Torr in a state in which the semiconductor substrate 21 is heated to 400 to 500 ° C. in a vacuum, so that the surface of the stepped material in the surface reaction section It is formed by depositing an amorphous SiHx (x≤4) layer having excellent step coverage on the substrate. At this time, since the seed film 25 consumes about 1.2 to 1.3 times its thickness in the step of forming the pure metal film to be performed later, the thickness of the seed film 25 is adjusted based on the thickness of the pure metal film to be formed. .

또한, 상기 시드막(25)의 두께는 비정질 SiHx층의 증착시간 및 온도에 따라 증가하므로, 이를 통해, 그 두께를 조절할 수 있다. 그리고, 저온에서의 확산이 가능한 물질, 예컨데, 구리를 금속플러그 및 금속배선으로 사용하는 경우, 상기 시드막(25)을 여러 번으로 나누어 증착하면 추후에 형성되어질 금속막의 내부에 불연속 계면이 생겨 구리에 대한 장벽금속막의 특성을 크게 향상시킬 수 있다.In addition, since the thickness of the seed layer 25 increases with deposition time and temperature of the amorphous SiHx layer, the thickness thereof may be adjusted. In addition, in the case of using a material capable of diffusing at a low temperature, for example, copper as a metal plug and a metal wiring, when the seed film 25 is divided into several times and deposited, a discontinuous interface is formed inside the metal film to be formed later. It is possible to greatly improve the properties of the barrier metal film for the film.

도 2b를 참조하면, 상기 콘택홀(H)의 측벽 상부 및 층간절연막(23) 상의 베리어막(24) 상부에 형성된 시드막(25)을 O2 플라즈마(Plasma)를 이용하여 선택적으로 산화시켜 산화막(25a)을 형성한다.Referring to FIG. 2B, an oxide layer is formed by selectively oxidizing the seed layer 25 formed on the sidewall of the contact hole H and on the barrier layer 24 on the interlayer insulating layer 23 by using an O 2 plasma. Form 25a.

도 2c를 참조하면, 상기 산화막(25a)이 형성되지 않은 시드막의 나머지 부분을 실리콘 환원반응을 통해 순수금속막(도시안됨)으로 변형시킨다. 여기서, 상기 순수금속막은 텅스텐, 몰리브덴, 또는, 내열성 금속으로 형성하며, 텅스텐으로 형성하는 경우의 실리콘 환원반응식은 아래와 같다.Referring to FIG. 2C, the remaining portion of the seed layer in which the oxide layer 25a is not formed is transformed into a pure metal layer (not shown) through a silicon reduction reaction. Here, the pure metal film is formed of tungsten, molybdenum, or a heat resistant metal, and the silicon reduction reaction formula for forming tungsten is as follows.

2WF6(g)+3Si(s)→2W(s)+3SiF4(g)2WF 6 (g) + 3Si (s) → 2W (s) + 3SiF 4 (g)

또한, 상기 순수금속막을 형성한 후, 증착된 순수금속막 내부 및 표면 상에 흡착되어 있는 미반응 WF6 와 SiF4 및 SiHF3 형태의 반응생성 불순물은 상기 기판(21)을 Ar 과 H2 를 혼합한 가스에 노출시켜 제거한다.In addition, after the pure metal film is formed, unreacted WF 6 , SiF 4, and SiHF 3 forms of reaction-producing impurities adsorbed on and on the deposited pure metal film may form Ar and H 2 on the substrate 21. Remove by exposing to mixed gas.

다음으로, 상기 반도체 기판(21)을 400∼600℃, 바람직하게는, 500℃ 정도로 가열하며 NH3, 또는, N2H4, 그리고, N2 와 같은 질소를 포함하는 기체와 원격 플라즈마를 이용해 상기 순수금속막을 장벽금속막(25b)으로 전환시킨다. 이때, 후속으로 형성되는 금속배선에 사용될 금속이 구리일 경우에는, 상기 장벽금속막(25b)을 강화하기 위하여 순수금속막 두께의 증가가 요구되는데, 상기 실리콘 환원반응에 의해 증착된 순수금속막은 셀프 리미팅(Self Limiting)하는 특성이 있으므로 이를 이용하여 순수금속막 및 장벽금속막(25b)의 형성을 반복한다.Next, the semiconductor substrate 21 is heated to 400 to 600 ° C., preferably about 500 ° C., using a gas containing a nitrogen such as NH 3 , or N 2 H 4 , and N 2 and a remote plasma. The pure metal film is converted into the barrier metal film 25b. At this time, when the metal to be used for the subsequent metal wiring is copper, it is required to increase the thickness of the pure metal film to strengthen the barrier metal film 25b, the pure metal film deposited by the silicon reduction reaction is self Since there is a characteristic of limiting (Self Limiting), the formation of the pure metal film and the barrier metal film 25b is repeated using this.

또한, 상기 장벽금속막(25b)을 290℃ 이상에서 증착하는 경우에는 그 증착속도가 급격하게 증가하게 되는데, 0.5Torr의 압력에서 15sccm의 WF6와 2slm의 Ar을 사용하는 경우, 240℃에서는 1.1nm/분, 290℃에서는 165nm/분, 350℃에서는 195nm/분의 증착속도를 갖게되어, 이로 인해, 막의 밀도가 감소되므로 상기 장벽금속막(25b)의 두께로 충분한 2∼30nm의 범위 내에서의 정확한 두께조절이 어려워진다. 한편, 450℃ 이상에서는 아래의 화학식으로 인하여 텅스텐실리사이드막이 형성되어 비저항이 급격히 증가된다.In addition, when the barrier metal film 25b is deposited at 290 ° C. or higher, the deposition rate increases rapidly. When using 15 sccm of WF 6 and 2 slm Ar at a pressure of 0.5 Torr, 1.1 at 240 ° C. It has a deposition rate of 165 nm / min at 290 ° C. and 195 nm / min at 350 ° C., which reduces the density of the film, so that the thickness of the barrier metal film 25 b is within the range of 2 to 30 nm sufficient. It is difficult to precisely adjust the thickness. On the other hand, the tungsten silicide film is formed at 450 ° C. or higher due to the following chemical formula, and the specific resistance thereof is rapidly increased.

2WF6(g)+7Si(s)→2WSi2(s)+3SiF4(g)2WF 6 (g) + 7Si (s) → 2WSi 2 (s) + 3SiF 4 (g)

또한, 반응압력이 증가하면 막의 두께도 증가하는데, 345℃의 온도에서 20sccm의 WF6, 2slm의 Ar을 사용하는 경우, 0.5mTorr에서는 18nm, 1.0mTorr에서는 32nm, 2.0mTorr에서는 60nm의 두께를 갖게 된다. 따라서, 400∼500℃의 온도에서 원격 플라즈마의 사용유무를 달리하여 10∼600초의 시간 동안 시드층 노출시키고 200∼300℃의 증착온도, 1mTorr∼1Torr의 증착압력에 따른 장벽금속막(25b)의 증착속도 변화를 측정하여 최적의 공정조건을 산출한 후, 산출된 조건을 사용하여 막을 형성한다.In addition, as the reaction pressure increases, the thickness of the film also increases. When using 20 sccm of WF 6 and 2 slm Ar at a temperature of 345 ° C, the thickness is 18 nm at 0.5 mTorr, 32 nm at 1.0 mTorr, and 60 nm at 2.0 mTorr. . Therefore, the seed layer is exposed for 10 to 600 seconds by varying the presence or absence of the remote plasma at a temperature of 400 to 500 ° C., and the barrier metal film 25b is subjected to the deposition temperature of 200 to 300 ° C. and the deposition pressure of 1 mTorr to 1 Torr. After measuring the deposition rate change to calculate the optimum process conditions, the film is formed using the calculated conditions.

여기서, 상기 산화막(25a) 및 장벽금속막(25b)은 시드막(25)을 전환시킴으로써 형성되었으므로 상기 콘택홀(H)의 내부와 층간절연막(23) 표면에 균일하게 형성될 수 있다.Here, since the oxide film 25a and the barrier metal film 25b are formed by switching the seed film 25, the oxide film 25a and the barrier metal film 25b may be uniformly formed in the contact hole H and the surface of the interlayer insulating film 23.

도 2d를 참조하면, 상기 장벽금속막(25b)이 형성된 콘택홀(H) 내에 선택적 증착특성을 갖는 금속화합물, 예컨데, 알루미늄, 또는 구리를 사용하여 금속플러그(26)를 형성한다. 이때, 상기 금속플러그(26)는 250∼400℃의 온도에서 상기 장벽금속막(25b)이 형성된 콘택홀(H)의 측벽 및 하부에만 선택적으로 형성되며 상기 산화막(25a)이 형성된 부분에는 형성되지 않도록 한다. 또한, 금속플러그(26)는 상기 장벽금속막(25b)이 형성된 부분에서 동일한 속도로 형성되므로 보이드의 발생없이 콘택홀(H)을 매립할 수 있다.Referring to FIG. 2D, the metal plug 26 is formed using a metal compound having selective deposition characteristics, for example, aluminum or copper, in the contact hole H in which the barrier metal film 25b is formed. In this case, the metal plug 26 is selectively formed only on the sidewall and the bottom of the contact hole H where the barrier metal film 25b is formed at a temperature of 250 to 400 ° C., and is not formed on the portion where the oxide film 25a is formed. Do not In addition, since the metal plug 26 is formed at the same speed in the portion where the barrier metal film 25b is formed, the contact hole H may be filled without generating voids.

여기서, 상기 금속플러그(26)로 사용된 금속이 알루미늄일 경우에는 그 반응원으로서 DMAH(DiMethyl Aluminum Hydride), 또는, MPA(Methyl Pyrrolidine Alane)를 사용하며, 상기 금속플러그(26)로 사용된 금속이 구리일 경우에는 그 반응원으 로서 Cupra Select[Cu (hfac)(TMVS)]로 통칭되는 유기 화합물이나 그와 유사한 특성을 구비하는 물질을 사용한다.Here, when the metal used as the metal plug 26 is aluminum, DMAH (DiMethyl Aluminum Hydride) or MPA (Methyl Pyrrolidine Alane) is used as the reaction source, and the metal used as the metal plug 26 is used. In the case of copper, an organic compound commonly referred to as Cupra Select [Cu (hfac) (TMVS)] or a material having similar characteristics is used as the reaction source.

도 2e를 참조하면, 상기 금속플러그(26)가 증착된 후, 상기 기판 결과물을 ClF3 와 H2/Ar 가스에 번갈아서 노출시킴으로써 콘택홀의 표면과 측면에 형성된 산화막을 제거한다. 상기 산화막은 금속플러그(26)의 핵 형성 방지막 역할을 함으로써 콘택홀(H) 단차로 인한 금속플러그(26) 넘침을 방지할 수 있으며, 상기 금속플러그(26)의 형성 후에는 필요시 제거한다.Referring to FIG. 2E, after the metal plug 26 is deposited, the oxide formed on the surface and the side of the contact hole is removed by alternately exposing the substrate product to ClF 3 and H 2 / Ar gas. The oxide layer may prevent the metal plug 26 from overflowing due to the step of the contact hole H by acting as a nucleation prevention layer of the metal plug 26, and is removed if necessary after the formation of the metal plug 26.

도 2f를 참조하면, 상기 금속플러그(26)를 포함한 베리어막(24) 상에 PVD 방식에 의해 리플로우(Reflow), 또는, 저온/고온의 2단계 증착을 통해 평탄화된 금속배선(27)을 형성하며, 상기 금속배선(27)은 알루미늄, 또는, 알루미늄 합금으로 형성한다. 여기서, 금속배선(27)은 종래와는 달리 금속플러그(26)와 금속배선(27) 의 접촉 부분에 장벽층이 존재하지 않으므로 저항이 증가하지 않으며, 이를 통해, 소자의 신뢰성이 우수한 금속배선(27)의 구조가 형성된다.Referring to FIG. 2F, the planarized metal wire 27 is formed on the barrier layer 24 including the metal plug 26 by reflowing by PVD or by two-step deposition at low / high temperature. The metal wire 27 is formed of aluminum or an aluminum alloy. Here, since the barrier layer does not exist at the contact portion of the metal plug 26 and the metal wire 27 unlike the conventional art, the resistance does not increase, and thus, the metal wire having excellent reliability of the device ( 27) is formed.

한편, 전술한 본 발명의 실시예에 있어서, 상기 베리어막, 시드막, 장벽금속막은 공정챔버 내에 필요한 반응원들을 하나씩 차례로 유입하여 다원자층 이하를 흡착시켜 반응시키고 이를 반복하여 각각의 막을 단계적으로 형성함이 바람직하다.Meanwhile, in the above-described embodiment of the present invention, the barrier film, the seed film, and the barrier metal film are introduced into the process chambers one by one in order to adsorb one or more polyatomic layers and react with each other, thereby repeating each film step by step. It is preferable to form.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 콘택홀의 측벽 상부 및 층간절연막 상의 베리어막 상부에 형성된 시드막을 선택적으로 산화시켜 산화막을 형성함으로써 금속플러그가 콘택홀의 상부에 넘치도록 형성되는 것을 방지할 수 있고, 상기 산화되지 않은 나머지 시드막 부분을 장벽금속막으로 변환함으로써 상기 콘택홀 측벽 및 하부에서 금속플러그가 균일하게 형성되어 보이드의 발생을 방지할 수 있다.As described above, the present invention can prevent the metal plug from overflowing the contact hole by forming an oxide film by selectively oxidizing the seed film formed on the upper sidewall of the contact hole and the barrier film on the interlayer insulating film. By converting the remaining portion of the seed layer, which is not present, into a barrier metal layer, metal plugs may be uniformly formed on the sidewalls and the bottom of the contact hole to prevent generation of voids.

또한, 금속플러그 상에 금속배선을 단계적으로 증착함으로써 상기 금속플러그와 금속배선 사이에 계면이 증가하여 접촉저항의 증가를 방지할 수 있고, 이를 통해, 초기불량의 발생 가능성을 현저하게 낮출 수 있으며 소자의 신뢰성을 향상시킬 수 있다.In addition, by gradually depositing a metal wiring on the metal plug, an interface between the metal plug and the metal wiring increases to prevent an increase in contact resistance, thereby significantly lowering the possibility of initial failure. Can improve the reliability.

게다가, 모든 공정단계를 대기중에 노출시키지 않고 1대의 설비에서 연속적으로 진행함으로써 생산성을 향상시킬 수 있다.In addition, productivity can be improved by continuously proceeding in one plant without exposing all process steps to the atmosphere.

Claims (14)

반도체 기판 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계;Etching the interlayer insulating layer to form a contact hole; 상기 콘택홀의 측벽을 제외한 층간절연막 상에 베리어막을 형성하는 단계;Forming a barrier film on the interlayer insulating film except for the sidewalls of the contact hole; 상기 콘택홀을 포함한 기판 결과물 상에 시드막을 형성하는 단계;Forming a seed layer on a substrate resultant including the contact hole; 상기 콘택홀의 측벽 상부 및 층간절연막 상의 베리어막 상부에 형성된 시드막을 선택적으로 산화시켜 산화막을 형성하는 단계;Selectively oxidizing a seed film formed on the sidewall of the contact hole and on the barrier film on the interlayer insulating film to form an oxide film; 상기 산화되지 않은 나머지 시드막 부분을 장벽금속막으로 변환시키는 단계;Converting the remaining non-oxidized seed film portion into a barrier metal film; 상기 장벽금속막이 형성된 콘택홀 내에 금속플러그를 형성하는 단계;Forming a metal plug in the contact hole in which the barrier metal film is formed; 상기 산화막을 제거하는 단계; 및Removing the oxide film; And 상기 금속플러그를 포함한 베리어막 상에 금속배선을 형성하는 단계;Forming a metal wire on the barrier film including the metal plug; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 장벽금속막을 형성하는 단계는,Forming the barrier metal film, 상기 나머지 시드막 부분을 환원반응을 통해 순수금속막으로 변환하는 단계; 및 상기 순수금속막을 질화시켜 장벽금속막을 형성하는 단계;Converting the remaining seed film portion into a pure metal film through a reduction reaction; And nitriding the pure metal film to form a barrier metal film; 를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.Method for manufacturing a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 베리어막은 IMP(Ionized Metal Plasma), LTS(Long Through Sputtering) 및 시준기(Collimator)로 구성된 그룹으로부터 선택되는 어느 하나의 단차피복성이 취약한 물리적 증착방식을 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The barrier layer may be formed by using any one of the step deposition coatings, which is weakly selected from the group consisting of ionized metal plasma (IMP), long through sputtering (LTS), and collimator (collimator). Manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 시드막은 실리콘막, 또는, 수소를 포함하는 실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the seed film is formed of a silicon film or a silicon film containing hydrogen. 제 4 항에 있어서, The method of claim 4, wherein 상기 시드막을 형성하는 단계는 진공 중에서 상기 반도체 기판을 400∼500℃로 가열한 상태에서 Ar/SiH4 가스와 1∼10 Torr의 저압 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.Forming the seed film is a semiconductor device manufacturing method, characterized in that performed in a low pressure atmosphere of Ar / SiH 4 gas and 1 to 10 Torr while the semiconductor substrate is heated to 400 ~ 500 ℃ in vacuum. 제 2 항에 있어서,The method of claim 2, 상기 순수금속막은 텅스텐, 또는, 몰리브덴 및 내열성 금속으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The pure metal film is a method of manufacturing a semiconductor device, characterized in that formed of tungsten, molybdenum and heat-resistant metal. 제 2 항에 있어서,The method of claim 2, 상기 순수금속막을 질화시켜 장벽금속막을 형성하는 단계는, 원격 플라즈마 발생장치에서 NH3, 또는, N2H4, 그리고, N2 와 같은 질소를 포함하는 기체를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.Forming by nitride film is the pure metal metal film barrier, NH 3, or, N 2 H 4, and a semiconductor, characterized in that the carried out using a gas containing nitrogen, such as N 2 from the remote plasma generating device Method of manufacturing the device. 제 1 항에 있어서,The method of claim 1, 상기 금속플러그는 알루미늄, 또는 구리로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The metal plug is a method of manufacturing a semiconductor device, characterized in that formed of aluminum or copper. 제 8 항에 있어서,The method of claim 8, 상기 금속플러그가 알루미늄일 경우에는 그 반응원으로서 DMAH(DiMethyl Aluminum Hydride), 또는, MPA(Methyl Pyrrolidine Alane)를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.When the metal plug is aluminum, the method of manufacturing a semiconductor device, characterized in that using Dimethyl Aluminum Hydride (DMAH) or Methyl Pyrrolidine Alane (MPA) as the reaction source. 제 8 항에 있어서,The method of claim 8, 상기 금속플러그가 구리일 경우에는 그 반응원으로 Cupra Select[Cu(hfac) (TMVS)]로 통칭되는 유기 화합물이나 그와 유사한 특성을 구비하는 물질을 사용하 는 것을 특징으로 하는 반도체 소자의 제조방법.When the metal plug is copper, a method of manufacturing a semiconductor device comprising using an organic compound, commonly referred to as Cupra Select [Cu (hfac) (TMVS)], or a material having similar properties thereof as a reaction source. . 제 1 항에 있어서,The method of claim 1, 상기 금속배선은 알루미늄, 또는, 알루미늄 합금으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The metal wiring is a method of manufacturing a semiconductor device, characterized in that formed of aluminum or aluminum alloy. 제 11 항에 있어서,The method of claim 11, 상기 알루미늄은 리플로우 방식, 또는, 저온/고온의 2단계 증착 방식을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The aluminum is a method of manufacturing a semiconductor device, characterized in that formed by the reflow method, or a two-step deposition method of low temperature / high temperature. 제 1 항에 있어서,The method of claim 1, 상기 산화막은 ClF3 와 H2/Ar 가스에 번갈아서 노출시켜 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.And the oxide film is alternately exposed to ClF 3 and H 2 / Ar gas to remove the oxide film. 제 1 항에 있어서,The method of claim 1, 상기 베리어막, 시드막, 장벽금속막은 공정챔버 내에 필요한 반응원들을 하나씩 차례로 유입하여 다원자층 이하를 흡착시켜 반응시키고 이를 반복하여 각각의 막을 단계적으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The barrier film, the seed film, and the barrier metal film are introduced into the process chamber one by one in order to adsorb one or less polyatomic layer to react, and to repeat the steps to form each of the semiconductor device manufacturing method.
KR1020060027126A 2006-03-24 2006-03-24 Method of manufacturing semiconductor device KR100753416B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060027126A KR100753416B1 (en) 2006-03-24 2006-03-24 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060027126A KR100753416B1 (en) 2006-03-24 2006-03-24 Method of manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
KR100753416B1 true KR100753416B1 (en) 2007-08-30

Family

ID=38615770

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060027126A KR100753416B1 (en) 2006-03-24 2006-03-24 Method of manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR100753416B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101617549B1 (en) 2014-07-17 2016-05-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Conductive structure and method of forming the same
KR20220026559A (en) * 2019-09-20 2022-03-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Bottom-up formation of contact plugs

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110808A (en) * 1999-10-12 2001-04-20 Sony Corp Manufacturing method of semiconductor device
KR20050059951A (en) * 2003-12-15 2005-06-21 매그나칩 반도체 유한회사 Method of forming a metal wiring in a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110808A (en) * 1999-10-12 2001-04-20 Sony Corp Manufacturing method of semiconductor device
KR20050059951A (en) * 2003-12-15 2005-06-21 매그나칩 반도체 유한회사 Method of forming a metal wiring in a semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101617549B1 (en) 2014-07-17 2016-05-02 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Conductive structure and method of forming the same
US9564359B2 (en) 2014-07-17 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structure and method of forming the same
US9917051B2 (en) 2014-07-17 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structure and method of forming the same
US10373907B2 (en) 2014-07-17 2019-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive structure and method of forming the same
KR20220026559A (en) * 2019-09-20 2022-03-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Bottom-up formation of contact plugs
KR102495788B1 (en) 2019-09-20 2023-02-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Bottom-up formation of contact plugs

Similar Documents

Publication Publication Date Title
KR100599434B1 (en) Method of forming metal interconnection line for semiconductor device
US6524952B1 (en) Method of forming a titanium silicide layer on a substrate
KR100583637B1 (en) Method of forming a tungsten contact in a semiconductor device and equipment of forming a tungsten contact
US7470612B2 (en) Method of forming metal wiring layer of semiconductor device
TWI694501B (en) Dielectric/metal barrier integration to prevent copper diffusion
KR100688055B1 (en) Method for manufacturing metal-interconnect using barrier metal formed low temperature
US20090026626A1 (en) Method for fabricating semiconductor device and semiconductor device
US11967525B2 (en) Selective tungsten deposition at low temperatures
KR100707656B1 (en) Method for forming metal line and semiconductor device including the same
KR20050011479A (en) Method for Forming Tungsten Contact Plug of Semiconductor Device
KR100753416B1 (en) Method of manufacturing semiconductor device
JPH1032248A (en) Formation of tungsten film
US6048794A (en) Selective W CVD plug process with a RTA self-aligned W-silicide barrier layer
KR20040047503A (en) Method for forming aluminum metal wiring
KR100551073B1 (en) Forming method of thin film using pulsed chemical vapor deposition
KR100578213B1 (en) Method for manufacturing semiconductor device using amorphous ternary diffusion barrier
KR100609049B1 (en) Method for forming metal interconnection of semiconductor device
KR100431325B1 (en) Method for forming layer for preventing copper diffusion using laminated SiN layer
KR100440260B1 (en) Method of forming a bitline in a semiconductor device
KR100735524B1 (en) Method for forming metal wiring layer of semiconductor device
KR101158059B1 (en) Method for forming metal line of semiconductor device
KR100593125B1 (en) Method of forming a contact plug in a semiconductor device
KR20050106916A (en) Method for manufacturing semiconductor device with diffusion barrier
KR100946036B1 (en) Method of manufacturing a semiconductor device
WO2022006225A1 (en) Selective tungsten deposition at low temperatures

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee