KR100946036B1 - Method of manufacturing a semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 층간 절연막을 관통하여 트랜지스터의 접합 영역과 접속되는 콘택 플러그가 형성된 반도체 기판이 제공되는 단계; 상기 콘택 플러그 및 상기 층간 절연막 상에 배리어 메탈막을 형성하는 단계; 상기 배리어 메탈막 상에 비정질 금속 실리사이드층을 형성하는 단계; 상기 비정질 금속 실리사이드층 상에 PVD 텅스텐막을 형성하는 단계; 상기 PVD 텅스텐막 상에 CVD 텅스텐막을 형성하는 단계; 및 상기 CVD 텅스텐막, PVD 텅스텐막, 비정질 금속 실리사이드층 및 상기 배리어 메탈막을 순차적으로 식각하는 단계를 포함하여 이루어진다.The present invention relates to a method for manufacturing a semiconductor device, comprising the steps of: providing a semiconductor substrate having a contact plug penetrating an interlayer insulating film and connected to a junction region of a transistor; Forming a barrier metal film on the contact plug and the interlayer insulating film; Forming an amorphous metal silicide layer on the barrier metal film; Forming a PVD tungsten film on the amorphous metal silicide layer; Forming a CVD tungsten film on the PVD tungsten film; And sequentially etching the CVD tungsten film, the PVD tungsten film, the amorphous metal silicide layer, and the barrier metal film.
금속 배선, 텅스텐, 비저항, 비정질 WSix, PVD 텅스텐막, CVD 텅스텐막 Metal wiring, tungsten, resistivity, amorphous WSix, PVD tungsten film, CVD tungsten film
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비정질 금속 실리사이드층과 CVD 텅스텐막 간에 접착력(adhesion)을 강화하면서 CVD 텅스텐막의 그레인 사이즈(grain size)를 증가시켜 금속 배선의 비저항을 감소시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE
반도체 소자의 선폭이 미세화되고, 집적도가 증가함에 따라 기존의 반응성 이온 식각(Reactive Ion Etch; RIE) 공정을 이용한 배선 형성 방법으로는 요구되는 선폭을 만족시킬 수 없게 되어 주로 다마신 기법(Damascene Scheme)을 이용하여 배선을 형성하고 있다. 이러한 다마신 기법을 이용한 반도체 소자의 금속 배선 형성 공정을 간략히 설명한다. 우선, 게이트 등 소정의 구조물이 형성된 반도체 기판 상에 층간 절연막을 증착한 후 트렌치를 형성하고, 트렌치를 포함하는 층간 절연막 상부에 Ti/TiN 성분의 배리어 메탈막을 형성한다. 이후, 배리어 메탈막 상부에 트렌치를 채우도록 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 텅스텐(W)막을 형성한 다음 텅스텐(W)막과 배리어 메탈막을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화하여 트렌치 내부에 텅스 텐(W) 금속 배선을 형성한다.As the line width of semiconductor devices becomes finer and the degree of integration increases, the wiring formation method using the conventional reactive ion etching (RIE) process cannot satisfy the required line width, and is mainly a damascene scheme. Wiring is formed by using. A metal wiring forming process of the semiconductor device using the damascene technique will be briefly described. First, after forming an interlayer insulating film on a semiconductor substrate on which a predetermined structure such as a gate is formed, a trench is formed, and a barrier metal film of Ti / TiN component is formed on the interlayer insulating film including the trench. Thereafter, a tungsten (W) film is formed by chemical vapor deposition (CVD) to fill the trench on the barrier metal film, and then the chemical mechanical polishing (CMP) of the tungsten (W) film and the barrier metal film is performed. The planarization is performed to form a tungsten (W) metal interconnect in the trench.
하지만, 다마신 기법을 이용한 금속 배선 형성의 경우 공정수의 증가와 배리어 메탈막이 필수이기 때문에 오히려 금속 배선 물질의 체적비가 작아지는 문제로 인해 저항이 증가하는 문제가 발생한다. 특히, 다마신 구조의 금속 배선의 경우 RIE법을 이용할 때와 달리 3차원적인 구조이기 때문에 배선 구조에서 배리어 메탈막이 차지하는 비중이 더 크다. 그리고, 배선 구조가 미세화될수록 도 1 및 도 2에 도시된 바와 같이 배리어 메탈막(11)이 차지하는 비중이 더욱더 크게 되므로, 주 금속 배선 재료인 텅스텐(W)의 증착 및 매립 불량을 초래하게 되어 금속 배선(12)의 체적 감소 및 보이드(Void)나 심(seam, A) 형성으로 인한 저항 증가 등으로 인해 전기적 특성에 악영향을 미친다.However, in the case of forming the metal wiring using the damascene technique, since an increase in the number of processes and a barrier metal film are essential, the resistance increases due to a problem that the volume ratio of the metal wiring material decreases. In particular, since the metal wiring of the damascene structure is a three-dimensional structure unlike the RIE method, the barrier metal film occupies a larger portion in the wiring structure. As the wiring structure becomes smaller, the specific gravity of the
일반적으로, 산화막(oxide) 상부의 텅스텐막에 비해 Ti/TiN 성분의 배리어 메탈막 상부의 텅스텐막이 약 2배 이상의 비저항 값을 갖으므로 금속 배선의 비저항 측면에 있어서는 배리어 메탈막을 생략하는 것이 유리하다. 그러나, 배리어 메탈막이 없고 텅스텐막만이 있는 구조에서는 폴리실리콘과의 오믹 콘택(ohmic contact)이 어려울 뿐만 아니라 식각 공정 시 비정상적인 텅스텐막의 프로파일(profile)을 보이는 등 공정상 어려움이 많다.Generally, compared to the tungsten film on the oxide Barrier of Ti / TiN Component Since the tungsten film on the top of the metal film has a resistivity value of about twice or more, it is advantageous to omit the barrier metal film on the resistivity side of the metal wiring. However, in a structure in which only a tungsten film is provided without a barrier metal film, ohmic contact with polysilicon is difficult, and an abnormal tungsten film profile is shown during an etching process.
상술한 문제점을 해결하기 위해, 최근 Ti/TiN의 배리어 메탈막과 CVD 텅스텐막 사이에 비정질 텅스텐 실리사이드층(amorphous WSix)의 형성을 통해 텅스텐의 그레인 사이즈(grain size)를 크게 하여 텅스텐의 비저항을 감소시키는 방법이 도입되었다.In order to solve the above-mentioned problems, the grain size of tungsten is increased by forming an amorphous tungsten silicide layer (amorphous WSix) between the barrier metal film of Ti / TiN and the CVD tungsten film. A method was introduced.
하지만, 비정질 WSix 상부에 CVD 텅스텐막이 바로 증착될 경우 패터닝을 위한 후속 반사 방지막(Antireflective coating layer; ARC), 비정질 카본막(amorphous carbon layer) 및 하드 마스크막(hard mask) 증착 공정에서 비정질 WSix와 CVD 텅스텐막의 접착(adhesion) 불량으로 필링(peeling)이 발생하는 문제점이 있다.However, if the CVD tungsten film is deposited directly on top of the amorphous WSix, then the amorphous WSix and CVD in subsequent antireflective coating (ARC), amorphous carbon layer and hard mask deposition processes for patterning There is a problem in that peeling occurs due to poor adhesion of the tungsten film.
본 발명은 RIE 공정을 적용한 금속 배선을 형성함에 있어서, 비정질 금속 실리사이드층과 CVD 텅스텐막 사이에 PVD 텅스텐막을 형성하여 비정질 금속 실리사이드층과 CVD 텅스텐막 간에 접착력(adhesion)을 강화하면서 CVD 텅스텐막의 그레인 사이즈(grain size)를 증가시켜 금속 배선의 비저항을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.In forming the metal wiring by applying the RIE process, the grain size of the CVD tungsten film is enhanced while forming a PVD tungsten film between the amorphous metal silicide layer and the CVD tungsten film to enhance the adhesion between the amorphous metal silicide layer and the CVD tungsten film. The present invention provides a method for manufacturing a semiconductor device that can reduce the specific resistance of a metal wiring by increasing grain size.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 층간 절연막을 관통하여 트랜지스터의 접합 영역과 접속되는 콘택 플러그가 형성된 반도체 기판이 제공되는 단계, 콘택 플러그 및 층간 절연막 상에 배리어 메탈막을 형성하는 단계, 배리어 메탈막 상에 비정질 금속 실리사이드층을 형성하는 단계, 비정질 금속 실리사이드층 상에 물리기상증착(Physical Vapor Deposition; PVD) 텅스텐막을 형성하는 단계, PVD 텅스텐막 상에 화학기상증착(Chemical Vapor Deposition; CVD) 텅스텐막을 형성하는 단계 및 CVD 텅스텐막, PVD 텅스텐막, 비정질 금속 실리사이드층 및 배리어 메탈막을 순차적으로 식각하는 단계를 포함한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: forming a barrier metal layer on a contact plug and an interlayer insulating layer, the method comprising: providing a semiconductor substrate having a contact plug connected to a junction region of a transistor through an interlayer insulating layer; Forming an amorphous metal silicide layer on the barrier metal film; forming a physical vapor deposition (PVD) tungsten film on the amorphous metal silicide layer; chemical vapor deposition on the PVD tungsten film CVD) forming a tungsten film and sequentially etching the CVD tungsten film, PVD tungsten film, amorphous metal silicide layer and barrier metal film.
상기에서, 배리어 메탈막은 Ti/TiN의 적층막으로 형성된다. 비정질 금속 실리사이드층은 비정질 텅스텐 실리사이드층(WSix)으로 형성된다.In the above, the barrier metal film is formed of a laminated film of Ti / TiN. The amorphous metal silicide layer is formed of an amorphous tungsten silicide layer (WSix).
비정질 WSix는 화학기상증착 방법, 물리기상증착 방법 및 원자층증착(Atomic Layer Deposition; ALD) 방법 중 어느 하나로 형성된다. 화학기상증착 방법은 350 내지 500℃의 온도에서 SiH4 또는 SiH2Cl2의 실리콘 소스 가스와 WF6의 텅스텐 소스 가스를 사용한다. 물리기상증착 방법은 25 내지 400℃의 온도, 1 내지 10mtorr의 압력 및 500 내지 3000W의 RF 파워 하에서 텅스텐 실리사이드 타겟에 주입량을 20 내지 150sccm으로 하는 Ar 가스의 스퍼터링을 5 내지 50초 동안 실시한다. 화학기상증착 방법 또는 물리기상증착 방법에 의해 비정질 WSix는 80 내지 150Å의 두께로 형성된다.Amorphous WSix is formed by any one of chemical vapor deposition, physical vapor deposition, and atomic layer deposition (ALD). The chemical vapor deposition method uses a silicon source gas of SiH 4 or SiH 2 Cl 2 and a tungsten source gas of WF 6 at a temperature of 350 to 500 ° C. The physical vapor deposition method is subjected to sputtering of Ar gas having an injection amount of 20 to 150 sccm at a temperature of 25 to 400 ° C., a pressure of 1 to 10 mtorr, and an RF power of 500 to 3000 W for 5 to 50 seconds. By chemical vapor deposition or physical vapor deposition, amorphous WSix is formed to a thickness of 80 to 150 kPa.
원자층 증착 방법은 반응 가스인 WF6를 공급한 후 퍼지(purge)하고, 반응 가스인 SiH4를 공급한 다음 퍼지하는 단계를 반복하여 실시한다. 원자층 방법에 의해 비정질 WSix는 80 내지 100Å의 두께로 형성된다.The atomic layer deposition method is performed by repeatedly purging after supplying the reaction gas, WF 6, and supplying the reaction gas, SiH 4 , and then purging. By the atomic layer method, amorphous WSix is formed to a thickness of 80 to 100 GPa.
PVD 텅스텐막은 2 내지 20kW의 직류 전류와 50 내지 300sccm의 N2 가스를 사용하여 형성된다. PVD 텅스텐막은 50 내지 100Å의 두께로 형성된다.The PVD tungsten film is formed using a DC current of 2 to 20 kW and an N 2 gas of 50 to 300 sccm. The PVD tungsten film is formed to a thickness of 50 to 100 GPa.
비정질 금속 실리사이드층에 의해 PVD 텅스텐막 및 CVD 텅스텐막의 핵 생성 시 핵의 분산을 가져와 핵이 드문드문 생성되어 PVD 텅스텐막 및 CVD 텅스텐막의 그레인 사이즈가 증가된다.The amorphous metal silicide layer causes dispersion of nuclei in nucleation of the PVD tungsten film and the CVD tungsten film, resulting in sparse nuclei, thereby increasing grain size of the PVD tungsten film and the CVD tungsten film.
식각 공정은 반응성 이온 식각(Reactive Ion Etch; RIE) 공정으로 실시된다.The etching process is performed by a reactive ion etching (RIE) process.
비정질 금속 실리사이드층을 형성하는 단계와 PVD 텅스텐막을 형성하는 단계 사이에 콘택 플러그와 배리어 메탈막의 계면에 오믹 콘택층을 형성하기 위하여 열처리 공정을 실시하는 단계를 더 포함한다.And performing a heat treatment process to form an ohmic contact layer at an interface between the contact plug and the barrier metal film between the step of forming the amorphous metal silicide layer and the step of forming the PVD tungsten film.
트랜지스터는 드레인 셀렉트 트랜지스터로 형성된다.The transistor is formed of a drain select transistor.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, 게이트 절연막 및 폴리실리콘막이 형성된 반도체 기판이 제공되는 단계, 폴리실리콘막 상에 배리어 메탈막을 형성하는 단계, 배리어 메탈막 상에 비정질 금속 실리사이드층을 형성하는 단계, 비정질 금속 실리사이드층 상에 PVD 텅스텐막을 형성하는 단계, PVD 텅스텐막 상에 CVD 텅스텐막을 형성하는 단계 및 CVD 텅스텐막, PVD 텅스텐막, 비정질 금속 실리사이드층, 배리어 메탈막, 폴리실리콘막 및 게이트 절연막을 순차적으로 식각하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including: providing a semiconductor substrate having a gate insulating film and a polysilicon film, forming a barrier metal film on the polysilicon film, and an amorphous metal silicide layer on the barrier metal film Forming a PVD tungsten film on the amorphous metal silicide layer, forming a CVD tungsten film on the PVD tungsten film, and a CVD tungsten film, PVD tungsten film, amorphous metal silicide layer, barrier metal film, polysilicon film And sequentially etching the gate insulating film.
본 발명은 RIE 공정을 적용한 금속 배선을 형성함에 있어서, 비정질 금속 실리사이드층과 CVD 텅스텐막 사이에 PVD 텅스텐막을 삽입함으로써, 비정질 금속 실리사이드층과 CVD 텅스텐막 간에 접착력(adhesion)을 강화하면서 CVD 텅스텐막의 그레인 사이즈(grain size)를 증가시켜 금속 배선의 비저항을 감소시킬 수 있고, 이를 통해 소자의 고집적화를 가능하게 하며, 소자의 동작 속도를 향상시킬 수 있다.The present invention In forming the metal wiring to which the RIE process is applied, By inserting a PVD tungsten film between the amorphous metal silicide layer and the CVD tungsten film, the grain size of the CVD tungsten film is increased while increasing the adhesion between the amorphous metal silicide layer and the CVD tungsten film, thereby reducing the resistivity of the metal wiring. This allows high integration of the device and improves the operating speed of the device.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발 명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below, but to those of ordinary skill in the art It is preferred that the present invention be interpreted as being provided to more fully explain the present invention.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도들이다.3A to 3G are cross-sectional views illustrating a method of forming metal lines of a flash memory device according to an exemplary embodiment of the present invention.
도 3a를 참조하면, 통상적인 플래시 소자의 제조 방법에 의해 드레인 셀렉트 트랜지스터(DST)들 사이의 층간 절연막(318) 내부에 드레인 셀렉트 트랜지스터(DST)의 드레인(312)과 접속되는 드레인 콘택 플러그(Drain Contact Plug, 332)가 형성된 반도체 기판(310)이 제공된다. 일반적인 플래시 소자의 드레인 콘택 플러그 형성 공정을 간략히 설명한다. 반도체 기판(310)에는 소오스 셀렉트 트랜지스터(미도시), 다수의 메모리 셀(MC) 및 드레인 셀렉트 트랜지스터(DST)를 포함하는 다수의 스트링 구조가 형성된다. 이어서, 소정의 공정을 통해 소오스 콘택 플러그(Source Contact Plug)를 형성하고 이들 상부에 층간 절연막(318)을 형성한 후 드레인 셀렉트 트랜지스터(DST)의 드레인(312)이 노출되도록 콘택홀(320)을 형성한다. 그런 다음, 콘택홀(320)을 포함하는 층간 절연막(318) 상에 폴리실리콘막(polysilicon layer)을 증착한 후 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화하여 콘택홀(318)을 채우는 드레인 콘택 플러그(322)를 형성한다.Referring to FIG. 3A, a drain contact plug connected to a
한편, 디램(DRAM)과 같은 반도체 소자의 경우 드레인 콘택 플러그(322)는 랜딩 플러그(landing plug)로 형성되며, 이때 메모리 셀(MC) 및 드레인 셀렉트 트랜 지스터(DST)는 일반적인 트랜지스터로 형성된다.Meanwhile, in the case of a semiconductor device such as a DRAM, the
도 3b를 참조하면, 드레인 콘택 플러그(322) 및 층간 절연막(318) 상에 배리어 메탈막(324)을 형성한다. 여기서, 배리어 메탈막(324)은 Ti/TiN의 적층막으로 형성한다. 이때, Ti막은 이후에 형성될 금속 배선의 저항을 개선하기 위하여 IMP(Ion Metal Plasma) 방식을 이용하여 IMP Ti막으로 형성한다. TiN막은 화학기상증착(Chemical Vapor Deposition; CVD) 방법으로 형성할 수 있다.Referring to FIG. 3B, a
도 3c를 참조하면, 배리어 메탈막(324)이 형성된 반도체 기판(310)에 열처리 공정을 실시한다. 여기서, 열처리 공정은 급속열처리(Rapid Thermal Process; RTP) 공정으로 실시하는 것이 바람직하다. 이 경우, RTP 공정은 400 내지 650℃의 온도에서, 10초 내지 30초 동안 실시한다.Referring to FIG. 3C, a heat treatment process is performed on the
이로써, 열처리 공정에 의해 드레인 콘택 플러그(322)와 배리어 메탈막(324)의 계면에서 드레인 콘택 플러그(322)의 실리콘(Si)과 배리어 메탈막(324)의 Ti가 반응하여 티타늄 실리사이드층(TiSix)이 형성된다. 이러한 TiSix는 오믹 콘택층(ohmic contact layer, 326)으로 형성된다.As a result, the silicon (Si) of the
한편, 디램(DRAM)과 같은 반도체 소자의 경우 열처리 공정에 의해 랜딩 플러그와 배리어 메탈막의 계면에서 랜딩 플러그의 실리콘(Si)과 배리어 메탈막(324)의 Ti가 반응하여 TiSix이 형성되며, 이러한 TiSix는 오믹 콘택층으로 형성된다.Meanwhile, in the case of a semiconductor device such as a DRAM, TiSix is formed by reacting Ti of the landing plug with silicon (Si) and the
도 3d를 참조하면, 배리어 메탈막(324) 상에 비정질(amorphous) 금속 실리사이층(328)을 형성한다. 비정질 금속 실리사이드층(328)은 이후에 형성될 금속 배선 형성을 위한 텅스텐막의 그레인 사이즈(grain size)를 증가시키기 위한 것으로, 금 속 배선이 낮은 저항을 갖도록 비정질 텅스텐 실리사이드층(WSix)으로 형성하는 것이 바람직하다.Referring to FIG. 3D, an amorphous
이 경우, 비정질 WSix는 CVD 방법, 물리기상증착(Physical Vapor Deposition; PVD) 방법 및 원자층 증착(Atomic Layer Deposition; ALD ) 방법 중 어느 하나를 이용하여 형성할 수 있다. 먼저, CVD 방법의 경우 350 내지 500℃의 온도에서 모노 실란(mono silane; MS, SiH4) 또는 디클로로실란(dichlorosilane; DCS, SiH2Cl2) 등과 같은 실리콘 소스 가스와 육불화텅스텐(WF6)의 텅스텐(W) 소스 가스를 사용하여 비정질 상태의 MS-WSix 또는 DCS-WSix을 형성한다. 이때, 비정질 WSix는 80 내지 150Å의 두께로 형성할 수 있다.In this case, the amorphous WSix may be formed using any one of a CVD method, a physical vapor deposition (PVD) method, and an atomic layer deposition (ALD) method. First, in the case of the CVD method, a silicon source gas such as mono silane (MS, SiH 4 ) or dichlorosilane (DCS, SiH 2 Cl 2 ) and tungsten hexafluoride (WF 6 ) at a temperature of 350 to 500 ° C. Tungsten (W) source gas is used to form MS-WSix or DCS-WSix in the amorphous state. In this case, the amorphous WSix may be formed to a thickness of 80 to 150 kPa.
다음으로, PVD 방법의 경우 25 내지 400℃의 온도와 1 내지 10mtorr의 압력 및 500 내지 3000W의 RF 파워하에서 텅스텐 실리사이드 타겟(target)에 주입량을 20 내지 150sccm로 하는 Ar 가스의 스퍼터링(sputtering)을 5 내지 50초 동안 실시하여 형성한다. 이때, 비정질 WSix는 80 내지 150Å의 두께로 형성할 수 있다.Next, in the PVD method, sputtering of Ar gas with an injection amount of 20 to 150 sccm at a temperature of 25 to 400 ° C., a pressure of 1 to 10 mtorr, and an RF power of 500 to 3000 W is performed. To 50 seconds to form. In this case, the amorphous WSix may be formed to a thickness of 80 to 150 kPa.
마지막으로, ALD 방법의 경우 반응 가스인 WF6를 공급하여 반응시킨 후 잔류하는 기체를 완전히 챔버 바깥으로 배출시킬 목적으로 아르곤(Ar)을 이용하여 퍼지(purge)하고, 반응 가스인 SiH4를 공급한 후 다시 아르곤(Ar)을 이용하여 퍼지하는 단계를 반복적으로 실시하여 원하는 두께의 비정질 WSix를 형성한다. 이때, 비정질 WSix는 10 내지 100Å의 두께로 형성할 수 있다. 이는 ALD의 경우 CVD나 PVD에 비해 우수한 스텝 커버리지(step coverage) 특성을 갖기 때문이다.Finally, in the case of the ALD method, the reaction gas is supplied with WF 6 to react, and then purged with argon (Ar) for the purpose of completely discharging the remaining gas out of the chamber, and supplying the reaction gas, SiH 4 . After repeating the step of purging again with argon (Ar) to form an amorphous WSix of the desired thickness. In this case, the amorphous WSix may be formed to a thickness of 10 to 100 GPa. This is because ALD has a step coverage characteristic superior to CVD or PVD.
도 3e를 참조하면, 비정질 금속 실리사이드층(328) 상에 PVD 방법을 이용하여 PVD 텅스텐막(330)을 형성한다. 여기서, PVD 텅스텐막(330)은 비정질 WSix로 이루어진 비정질 금속 실리사이드층(328)과 이후에 형성될 CVD 텅스텐막(미도시) 간의 접착력(adhesion)을 향상시키기 위한 것으로, 2 내지 20kW의 직류 전류와 50 내지 300sccm의 N2 가스를 사용하여 50 내지 100Å의 두께로 형성할 수 있다.Referring to FIG. 3E, the
상기에서 PVD 텅스턴막(330)은 비정질 금속 실리사이드층(328) 상부에 핵(nuclear)을 먼저 생성한 다음 핵을 시드(seed)로 이용하여 PVD 텅스텐막(330)을 형성한다. 이때, 하부의 비정질 금속 실리사이드층(328)이 비정질 상태로 형성되기 때문에 핵 생성 시 핵의 분산을 가져와 핵이 드문드문 소량 생성되어 PVD 텅스텐막(330)의 그레인 사이즈(grain size)는 증가하게 된다. 이로 인해, PVD 텅스텐막(330)의 비저항을 감소시킬 수 있다.In the
도 3f를 참조하면, PVD 텅스텐막(330) 상에 CVD 방법을 이용하여 CVD 텅스텐막(332)을 형성한다. 여기서, CVD 텅스텐막(332)은 주 금속 배선 물질로 사용하기 위한 것으로 벌크(Bulk) 상태로 형성한다.Referring to FIG. 3F, a
상기에서 CVD 텅스턴막(332)은 PVD 텅스텐막(330) 상부에 핵을 먼저 생성한 다음 핵을 시드로 이용하여 벌크 상태의 CVD 텅스텐막(332)을 형성한다. 이때, 하부의 비정질 금속 실리사이드층(328)이 비정질 상태로 형성되기 때문에 핵 생성 시 핵의 분산을 가져와 핵이 드문드문 소량 생성되어 CVD 텅스텐막(332)의 그레인 사이즈는 증가하게 된다. 이로 인해, CVD 텅스텐막(332)의 비저항을 감소시킬 수 있 다.In the
도 3g를 참조하면, CVD 텅스텐막(332), PVD 텅스텐막(330), 비정질 금속 실리사이드층(328) 및 배리어 메탈막(324)을 순차적으로 식각하여 금속 배선(334)을 형성한다. 식각 공정은 반응성 이온 식각(Reactive Ion Etch; RIE) 공정으로 실시하는 것이 바람직하다.Referring to FIG. 3G, the
상기한 바와 같이, 본 발명의 일 실시예에 따르면, 비정질 금속 실리사이드층(328)과 CVD 텅스텐막(332) 사이에 PVD 텅스텐막(330)을 삽입함으로써, 비정질 금속 실리사이드층(328)과 CVD 텅스텐막(332) 간에 접착력(adhesion)을 강화하면서 CVD 텅스텐막(332)의 그레인 사이즈를 증가시켜 CVD 텅스텐막(332)의 비저항을 감소시킬 수 있다.As described above, according to one embodiment of the present invention, by inserting the
결과적으로, 도 4에 도시한 바와 같이, 본 발명에 따른 Ti/TiN/비정질 WSix/PVD 텅스텐막/CVD 텅스텐막을 순차적으로 증착하여 금속 배선을 형성한 B의 경우 Ti/TiN의 배리어 메탈막 상에 CVD 텅스텐막을 증착하여 금속 배선을 형성한 기존의 A그룹에 비해 금속 배선의 비저항을 1/2 이상 감소시켜 소자의 고집적화를 가능하게 하며, 소자의 동작 속도를 향상시킬 수 있다.As a result, as shown in FIG. 4, in the case of B in which the metal wiring was formed by sequentially depositing the Ti / TiN / amorphous WSix / PVD tungsten film / CVD tungsten film according to the present invention, on the barrier metal film of Ti / TiN Compared with the conventional A group in which a metal wiring is formed by depositing a CVD tungsten film, the resistivity of the metal wiring is reduced by 1/2 or more to enable high integration of the device and to improve the operation speed of the device.
본 발명에 따른 금속 배선 형성 방법은 반도체 소자의 게이트 전극 형성 방법에 적용할 수 있으며, 이 경우 게이트 절연막 상에 게이트 전극용 폴리실리콘막이 형성된 반도체 기판이 제공된 다음 상기의 배리어 메탈막부터 CVD 텅스텐막을 형성하는 공정을 실시한 다음 CVD 텅스텐막부터 게이트 절연막을 식각하여 게이트 전극을 완성할 수 있다. 또한, 본 발명에 따른 금속 배선 형성 방법은 RIE 공정을 적용하는 금속 배선의 형성 방법에 적용할 수 있으며, 디램(DRAM), 에스램(SRAM), 플래시 메모리 소자 뿐만 아니라 미세 전도체 회로선을 구현하는 여타 소자 제조 기술에 적용할 수 있다.The method for forming a metal wiring according to the present invention can be applied to a method for forming a gate electrode of a semiconductor device. In this case, a CVD tungsten film is formed from the above barrier metal film provided with a semiconductor substrate having a polysilicon film formed thereon on the gate insulating film. After the CVD tungsten film is etched, the gate insulating film is etched to complete the gate electrode. In addition, the metal wiring forming method according to the present invention can be applied to the metal wiring forming method applying the RIE process, and implements a fine conductor circuit line as well as DRAM, SRAM, flash memory devices It can be applied to other device fabrication techniques.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.The present invention is not limited to the above-described embodiments, but may be implemented in various forms, and the above embodiments are intended to complete the disclosure of the present invention and to completely convey the scope of the invention to those skilled in the art. It is provided to inform you. Therefore, the scope of the present invention should be understood by the claims of the present application.
도 1은 종래 다마신 기법을 이용한 금속 배선과 배리어 메탈막 간의 체적을 비교한 투과전자현미경(transmission electron microscope; TEM) 사진이다.1 is a transmission electron microscope (TEM) photograph comparing a volume between a metal wire and a barrier metal film using a conventional damascene technique.
도 2는 종래 다마신 기법을 이용한 금속 배선의 심(seam) 발생을 도시한 TEM 사진이다.FIG. 2 is a TEM photograph showing generation of seams of metal wires using a conventional damascene technique. FIG.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 금속 배선 형성 방법을 설명하기 위한 공정단면도들이다.3A to 3G are cross-sectional views illustrating a method of forming metal lines of a flash memory device according to an exemplary embodiment of the present invention.
도 4는 본 발명에 따른 금속 배선의 비저항을 종래와 비교한 그래프이다.Figure 4 is a graph comparing the specific resistance of the metal wiring according to the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
310 : 반도체 기판 312 : 드레인 310: semiconductor substrate 312: drain
318 : 층간 절연막 322 : 드레인 콘택 플러그318: interlayer insulating film 322: drain contact plug
324 : 배리어 메탈막 326 : 오믹 콘택층324: barrier metal film 326: ohmic contact layer
328 : 비정질 금속 실리사이드층 330 : PVD 텅스텐막328: amorphous metal silicide layer 330: PVD tungsten film
332 : CVD 텅스텐막 334 : 금속 배선332
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| US9812329B2 (en) | 2015-12-10 | 2017-11-07 | Samsung Electronics Co., Ltd. | Method of fabricating a semiconductor device |
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| KR20070115561A (en) * | 2006-05-30 | 2007-12-06 | 주식회사 하이닉스반도체 | Method for forming wiring in semiconductor device |
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