KR100468611B1 - A fabricating method of image sensor with decreased dark signal - Google Patents
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Abstract
본 발명은 이미지센서에 관한 것으로, 특히 STI 형성에 따른 STI 계면에서의 실리콘 격자 결함을 감소시켜 암신호 발생을 억제하기에 적합한 이미지센서 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 반도체층을 선택적으로 식각하여 1000Å ∼ 3000Å의 폭과 1500Å ∼ 3000Å의 깊이로 트렌치를 형성하는 단계; 상기 트렌치를 부분 매립하도록 실리콘 산화막을 성장시키는 단계; 상기 트렌치 주변의 상기 반도체층 상의 댕글링본드를 제거하기 위해 2000Å ∼ 15000Å의 두께로 실리콘 산화막 상에 HDP(High Density Plasma) 산화막을 증착하여 상기 트렌치를 매립하는 단계; 상기 반도체층 표면이 노출될 때까지 상기 HDP 산화막을 평탄화하여 상기 트렌치에 매립된 필드절연막을 형성하는 단계; 상기 필드절연막의 막 치밀화를 위해 열처리하는 단계; 상기 반도체층 상에 게이트전극을 형성하는 단계; 및 상기 게이트전극과 상기 필드절연막 사이의 상기 반도체층에 포토다이오드를 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.The present invention relates to an image sensor, and more particularly, to provide a method for manufacturing an image sensor suitable for suppressing generation of a dark signal by reducing silicon lattice defects at an STI interface due to STI formation. Selectively etching trenches to form trenches having a width of 1000 kPa to 3000 kPa and a depth of 1500 kPa to 3000 kPa; Growing a silicon oxide film to partially fill the trench; Filling the trench by depositing an HDP (High Density Plasma) oxide film on a silicon oxide film having a thickness of 2000 GPa to 15000 GPa to remove dangling bonds on the semiconductor layer around the trench; Planarizing the HDP oxide layer until the surface of the semiconductor layer is exposed to form a field insulating layer embedded in the trench; Heat-treating the film for densifying the field insulating film; Forming a gate electrode on the semiconductor layer; And forming a photodiode in the semiconductor layer between the gate electrode and the field insulating layer.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 이미지센서 제조 방법에 관한 것으로, 더욱 상세하게는 암신호(Dark signal)를 감소시키기 위한 트렌치 구조의 소자분리(Shallow Trench Isolation; 이하 STI라 함)를 이용한 이미지센서 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of manufacturing an image sensor, and more particularly, to an image using a trench trench isolation (STI) to reduce dark signals. It relates to a sensor manufacturing method.
일반적으로, 이미지센서라 함은 광학 영상(Optical image)을 전기 신호로 변환시키는 반도체소자로서, 이중에서 전하결합소자(CCD : Charge Coupled Device)는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이며, CMOS(Complementary MOS; 이하 CMOS) 이미지센서는 제어회로(Control circuit) 및 신호처리회로(Signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소 수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 차례차례 출력(Output)을 검출하는 스위칭 방식을 채용하는 소자이다.In general, an image sensor is a semiconductor device that converts an optical image into an electrical signal. Among them, a charge coupled device (CCD) includes individual metal-oxide-silicon (MOS) capacitors. A device in which charge carriers are stored and transported in a capacitor while being in close proximity, and a CMOS (Complementary MOS) image sensor is a CMOS using a control circuit and a signal processing circuit as peripheral circuits. It is a device that adopts a switching method of making MOS transistors by the number of pixels using technology and sequentially detecting output using them.
이러한 다양한 이미지센서를 제조함에 있어서, 이미지센서의 감광도(Photo sensitivity)를 증가시키기 위한 노력들이 진행되고 있는 바, 그 중 하나가 집광기술이다. 예컨대, CMOS 이미지센서는 빛을 감지하는 포토다이오드와 감지된 빛을 전기적 신호로 처리하여 데이터화하는 CMOS 로직회로부분으로 구성되어 있다. 광감도를 높이기 위해서는 전체 이미지센서 면적에서 포토다이오드의 면적이 차지하는 비율(이를 통상 Fill Factor"라 한다)을 크게 하려는 노력이 진행되고 있다.In the manufacture of such various image sensors, efforts are being made to increase the photo sensitivity of the image sensor, one of which is a condensing technology. For example, the CMOS image sensor is composed of a photodiode for detecting light and a portion of a CMOS logic circuit for processing the detected light into an electrical signal and data. In order to increase the photosensitivity, efforts have been made to increase the ratio of the photodiode to the total image sensor area (commonly referred to as "fill factor").
도 1은 통상적인 트렌치(Trench)형 필드 절연막을 갖는 이미지센서의 개략도를 도시한다.Fig. 1 shows a schematic diagram of an image sensor having a conventional trench type field insulating film.
도 1을 참조하면, 통상적인 이미지센서에서 고농도인 P++ 층(10) 및 P-Epi층(11)이 적층된 반도체층을 이용하는 바, 이하 P++ 층(10) 및 P-Epi층(11)을 반도체층으로 칭한다.Referring to FIG. 1, a semiconductor layer in which a high concentration of P ++ layer 10 and P-Epi layer 11 are stacked in a conventional image sensor is described below. P ++ layer 10 and P-Epi layer 11 It is called a semiconductor layer.
반도체층에 국부적으로 트렌치형 필드절연막(12)이 형성되어 있으며, 필드 절연막(12)과 떨어진 영역에 게이트절연막(13)과 게이트전극용 전도막(14) 및 스페이서(15)로 이루어진 게이트전극 예컨대, 트랜스퍼 게이트(Transfer gate)가 배치되어 있으며, 게이트전극과 필드절연막(12)에 접하면서 반도체층 내부에 소정의 깊이로 형성된 포토다이오드용 N형 불순물 영역(이하 n-영역이라 함)과 n-영역 상부의 반도체층과 접하는 계면에 얕은 포토다이오드용 P형 불순물 영역(이하 P0영역이라 함)이 배치되어 있으며, 센싱확산영역(이하 n+영역 이라 함)이 배치되어 있다.A trench type field insulating film 12 is formed locally in the semiconductor layer, and a gate electrode including the gate insulating film 13, the conductive film 14 for the gate electrode 14, and the spacer 15 in a region away from the field insulating film 12, for example. A transfer gate is disposed, the n-type impurity region (hereinafter referred to as n-region) and n- for photodiode formed in a predetermined depth inside the semiconductor layer while being in contact with the gate electrode and the field insulating film 12; A shallow P-type impurity region (hereinafter referred to as P0 region) for photodiode is disposed at an interface in contact with the semiconductor layer above the region, and a sensing diffusion region (hereinafter referred to as n + region) is disposed.
한편, 전술한 종래의 이미지센서는 필드절연막(12)이 단순 트렌치 형으로 되어 있어 LOCOS(LOCal Oxidation of Silicon) 방법에서의 버즈비크(Bird's beak) 부분만 확장하는 포토다이오드 형태를 취하고 있으며, 고집적화를 위해 종래의 LOCOS 방법보다는 STI로 필드절연막(12)을 형성하고 있다.On the other hand, the conventional image sensor described above has a form of a photodiode in which the field insulating film 12 is a simple trench type and extends only a Bird's beak portion in the LOCOS (LOCal Oxidation of Silicon) method. The field insulating film 12 is formed of STI rather than the conventional LOCOS method.
STI로 필드절연막(12)을 형성하는 경우 예컨대, 0.35㎛ 기술에서는 트렌치의 폭을 5000Å 이상으로 하고, 그 깊이를 3000Å ∼ 3500Å 정도로 하여 사용하고 있다.그러나, STI의 경우 종래의 LOCOS 방식보다 STI 계면에서의 트렌치 식각에 의해 실리콘 격자가 많은 데미지를 받는 공정 상의 특징으로 인해, 데미지를 받은 실리콘 격자의 결함으로부터 잉여 전자가 포획(Trap)되어 이미지센서의 특성 열화의 대표적인 암신호를 발생시키게 된다.In the case of forming the field insulating film 12 by STI, for example, in the 0.35 占 퐉 technique, the trench width is set to 5000 mW or more and its depth is about 3000 mW to 3500 mW. However, in the case of STI, the STI interface is used in comparison with the conventional LOCOS method. Due to the process characteristics in which the silicon lattice receives a lot of damage due to the trench etching in E, the excess electrons are trapped from the defects of the damaged silicon lattice to generate a representative dark signal of deterioration of characteristics of the image sensor.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, STI 형성에 따른 STI 계면에서의 실리콘 격자 결함을 감소시켜 암신호 발생을 억제하기에 적합한 이미지센서 제조 방법을 제공하는데 그 목적이 있다.The present invention proposed to solve the above problems of the prior art, an object of the present invention is to provide a method for manufacturing an image sensor suitable for suppressing the generation of the dark signal by reducing the silicon lattice defects at the STI interface according to the STI formation. .
도 1은 통상적인 트렌치형 필드절연막을 갖는 이미지센서의 개략도,1 is a schematic diagram of an image sensor having a conventional trench type field insulating film,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 이미지센서 제조 공정을 도시한 단면도.2A through 2D are cross-sectional views illustrating an image sensor manufacturing process according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
20 : 반도체층20: semiconductor layer
25 : 필드절연막25: field insulation film
26 : 게이트절연막26: gate insulating film
27 : 게이트전극용 전도막27: conductive film for gate electrode
28 : 스페이서28: spacer
상기 목적을 달성하기 위하여 본 발명은, 반도체층을 선택적으로 식각하여 1000Å ∼ 3000Å의 폭과 1500Å ∼ 3000Å의 깊이로 트렌치를 형성하는 단계; 상기 트렌치를 부분 매립하도록 실리콘 산화막을 성장시키는 단계; 상기 트렌치 주변의 상기 반도체층 상의 댕글링본드를 제거하기 위해 2000Å ∼ 15000Å의 두께로 실리콘 산화막 상에 HDP(High Density Plasma) 산화막을 증착하여 상기 트렌치를 매립하는 단계; 상기 반도체층 표면이 노출될 때까지 상기 HDP 산화막을 평탄화하여 상기 트렌치에 매립된 필드절연막을 형성하는 단계; 상기 필드절연막의 막 치밀화를 위해 열처리하는 단계; 상기 반도체층 상에 게이트전극을 형성하는 단계; 및 상기 게이트전극과 상기 필드절연막 사이의 상기 반도체층에 포토다이오드를 형성하는 단계를 포함하는 이미지센서 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of selectively etching the semiconductor layer to form a trench with a width of 1000 Å to 3000 Å and a depth of 1500 Å to 3000 Å; Growing a silicon oxide film to partially fill the trench; Filling the trench by depositing an HDP (High Density Plasma) oxide film on a silicon oxide film having a thickness of 2000 GPa to 15000 GPa to remove dangling bonds on the semiconductor layer around the trench; Planarizing the HDP oxide layer until the surface of the semiconductor layer is exposed to form a field insulating layer embedded in the trench; Heat-treating the film for densifying the field insulating film; Forming a gate electrode on the semiconductor layer; And forming a photodiode in the semiconductor layer between the gate electrode and the field insulating layer.
본 발명은, 전술한 바와 같이 원하지 않는 전자들이 STI 계면의 실리콘 격자의 결함부분에 포획되는 것을 원천적으로 방지하기 위해 종래의 STI 공정에서 보다 트렌치의 폭과 깊이를 줄이고(1000Å ∼ 3000Å의 폭과 1500Å ∼ 3000Å의 깊이), 트렌치 내에 필드절연막을 성장시킴으로써 트렌치 계면의 댕글링본드를 제거하고 트렌치 홈을 매몰하여 실리콘 격자의 계면 결함 부분을 치료함으로써 암신호를 억제하는 것을 기술적 특징으로 한다.As described above, the present invention reduces the width and depth of the trench in the conventional STI process to prevent unwanted electrons from being trapped in the defects of the silicon lattice at the STI interface (a width of 1000 Å to 3000 과 and a width of 1500 Å). And a depth of 3,000 Å), and by growing a field insulating film in the trench, the dangling bonds at the trench interface are removed, the trench grooves are buried to treat the interface defects of the silicon lattice to suppress the dark signal.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하는 바, 도 2a 내지 도 2d는 본 발명의 일실시예에 따른 이미지센서 제조 공정을 도시한 단면도이다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. 2A to 2D are cross-sectional views illustrating an image sensor manufacturing process according to an embodiment of the present invention.
먼저 도 2a에 도시된 바와 같이, 이후 필드 절연막 영역과 활성영역을 구분하기 위하여 패드산화막(21)/버퍼 폴리실리콘막 또는 버퍼질화막(22)을 연속적으로 도포한 후 트렌치 형성을 위한 포토레지스트 패턴(23)을 형성한다.First, as shown in FIG. 2A, a pad oxide film 21 / buffer polysilicon film or a buffer nitride film 22 is successively applied to distinguish the field insulating film region from the active region, and then a photoresist pattern for forming a trench ( 23).
여기서, 통상적인 이미지센서에서 고농도인 P++ 층 및 P-Epi층이 적층된 반도체층을 이용하는 바, 도면부호 '20'은 이러한 P++ 층 및 P-Epi층이 적층된 반도체층을 나타낸다.Here, in the conventional image sensor, a semiconductor layer in which a high concentration of P ++ layer and P-Epi layer are stacked is used, and reference numeral '20' denotes a semiconductor layer in which such P ++ layer and P-Epi layer are stacked.
다음으로 도 2b에 도시된 바와 같이, 포토레지스트 패턴(23)을 식각마스크로 하여 버퍼질화막(22)과 패드산화막(21)을 식각하여 패드산화막(21)/버퍼질화막(22)이 적층된 STI 형성용 마스크를 형성한 다음,포토레지스트 패턴(23)을 제거한 후, 패드산화막(21)/버퍼질화막(22)의 마스크를 이용하여 반도체층을 선택적으로 식각하여 트렌치(24)를 형성한다.Next, as shown in FIG. 2B, the STI in which the pad nitride film 21 and the buffer nitride film 22 are stacked by etching the buffer nitride film 22 and the pad oxide film 21 by using the photoresist pattern 23 as an etching mask. After forming the forming mask, the photoresist pattern 23 is removed, and then the semiconductor layer is selectively etched using the mask of the pad oxide film 21 / buffer nitride film 22 to form the trench 24.
이 때, 트렌치(14)의 폭(w)과 깊이(d)를 종래에 비해 20% ∼ 50% 정도 작게 형성하는 바, 폭(w)은 1000Å ∼ 3000Å가 되도록 하고, 깊이(d)는 1500Å ∼ 3000Å이 되도록 한다.At this time, the width (w) and the depth (d) of the trench 14 are formed to be 20% to 50% smaller than the conventional one, and the width (w) is set to 1000 kPa to 3000 kPa, and the depth (d) is 1500 kPa. It should be ～ 3000Å.
다음으로, 도 2c에 도시된 바와 같이 실리콘산화막(도시하지 않음)을 일부 성장시킨 후 HDP(High Density Plasma) 산화막 등을 증착시켜 트렌치(24)를 매립한 후, 반도체층(20) 표면이 노출될 때까지 전면식각 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 공정을 실시하여 STI 구조의 필드절연막(25)을 형성한다.Next, as shown in FIG. 2C, after partially growing a silicon oxide film (not shown) and depositing a trench 24 by depositing an HDP (High Density Plasma) oxide film or the like, the surface of the semiconductor layer 20 is exposed. The entire surface etching or chemical mechanical polishing (hereinafter referred to as CMP) process is performed until the field insulating film 25 having the STI structure is formed.
이 때, 필드절연막 형성 또는 증착 단계에서 그 증착 두께를 종래에 비해 100% ∼ 200%인 2000Å ∼ 15000Å의 두께로 형성하여 필드절연막(25)과 반도체층(20) 계면에서의 댕글링본드가 제거되도록 한다.At this time, in the field insulating film formation or deposition step, the deposition thickness is formed to be 2000 to 15000 ms, which is 100% to 200% of the prior art, and the dangling bond at the interface between the field insulating film 25 and the semiconductor layer 20 is removed. Be sure to
한편, 전술한 증착 방법 이외에 트렌치(24)를 매립할 때까지 실리콘산화막을 성장시킬 수도 있다.On the other hand, in addition to the above-described deposition method, the silicon oxide film may be grown until the trench 24 is buried.
계속해서, 필드절연막(25)의 막 치밀화를 위해 열처리를 실시하는 바, 1000℃ ∼ 1200℃의 온도 하에서 30분 ∼ 1시간 정도 실시한다.Subsequently, heat treatment is performed for densification of the field insulating film 25, and the temperature is performed at a temperature of 1000 ° C to 1200 ° C for about 30 minutes to 1 hour.
따라서, 필드절연막(25)의 폭 및 깊이의 감소로 인한 반도체층(20)과의 접촉 계면의 감소로 인해 댕글링본드가 감소되며, 또한 필드절연막의 과도 증착을 통해 계면에서의 댕글링본드를 제거할 수 있어, 댕글링본드에 의한 암전류 발생을 최소화할 수 있게 된다.Therefore, the dangling bond is reduced due to the decrease in the contact interface with the semiconductor layer 20 due to the decrease in the width and depth of the field insulating film 25, and also the dangling bond at the interface through the over deposition of the field insulating film 25 Since it can be removed, it is possible to minimize the dark current generated by the dangling bond.
다음으로 도 2d에 도시된 바와 같이, 단위 화소 내 4개의 NMOS 트랜지스터의 게이트전극을 형성하기 위해 폴리실리콘막과 텅스텐 실리사이드막을 연속적으로 도포하고 감광막(도시하지 않음)을 도포한 후 게이트전극 형성 용 마스크를 사용하여 노광 및 현상을 실시한다. 이때, 이후 형성되는 게이트전극의 한쪽면에서의 저전압 베리드 포토다이오드의 도핑 프로파일(Doping profile)이 전하 운송 효율(Charge Transfer Efficience)을 결정하게 되므로 게이트전극의 두께를 충분히 두껍게 하여 저전압 베리드 포토 다이오드를 형성하기 위한 고에너지 N-type 이온주입과 저에너지 P-type 이온주입을 게이트전극의 한쪽면에서 자기 정렬(Self Alignment)할 수있도록 한다.(Thick Polycide 공정)Next, as shown in FIG. 2D, to form the gate electrodes of the four NMOS transistors in the unit pixel, a polysilicon film and a tungsten silicide film are successively coated, and a photoresist film (not shown) is applied, followed by a mask for forming a gate electrode. Exposure and development are carried out using. At this time, since the doping profile of the low voltage buried photodiode on one side of the gate electrode formed later determines the charge transfer efficiency, the low voltage buried photodiode is made thick enough to make the gate electrode thick. High-energy N-type ion implantation and low-energy P-type ion implantation to form a self-alignment can be performed on one side of the gate electrode (Thick Polycide process).
만일 게이트전극의 두께를 충분히 두껍게 하지 않으면 고에너지 N-type 이온주입시 도판트인 인(P31)이 게이트전극을 뚫고 들어가 고에너지 P-type 이온주입과 저에너지 P-type 이온주입을 게이트전극의 한쪽면에서 자기 정렬(self Alignment)할 수 없게 되어 전하 운송 효율(Charge Transfer Efficience)이 저하된다.If the thickness of the gate electrode is not thick enough, dopant phosphorus (P31) penetrates through the gate electrode during high-energy N-type ion implantation, and high-energy P-type ion implantation and low-energy P-type ion implantation are performed on one side of the gate electrode. Self alignment is not possible at, resulting in low charge transfer efficiency.
이어서, 건식식각을 통해 게이트절연막(26)과 게이트전극용 전도막(25) 및 스페이서(26)로 이루어진 게이트전극 예컨대, 트랜스퍼 게이트를 형성한 다음, 게이트전극과 필드절연막(25) 사이에 P0영역과 n-영역으로 이루어진 포토다이오드를 형성한 다음, 고농도 n+영역인 센싱확산영역을 형성한다.Subsequently, a gate electrode including a gate insulating layer 26, a gate electrode conductive layer 25, and a spacer 26 is formed through dry etching, for example, a transfer gate, and then a P0 region is formed between the gate electrode and the field insulating layer 25. After forming a photodiode consisting of and n- region, and then forming a sensing diffusion region of a high concentration n + region.
전술한 본 발명은, STI 구조의 필드절연막 형성시, 그 폭과 두께를 종래에 비해 더 작게 형성함으로써, 반도체층과의 접촉 계면을 감소시켜 댕글링본드를 최소화하며, 필드절연막의 증착 두께를 충분히 두껍게 하여 계면에서의 댕글링본드를 치료함으로써, 댕글링본드에 의한 암신호 발생을 최소화할 수 있음을 실시예를 통해 알아 보았다.The present invention described above, when forming the field insulating film of the STI structure, by forming the width and thickness smaller than the conventional, thereby reducing the contact interface with the semiconductor layer to minimize dangling bonds, and sufficiently deposited deposition thickness of the field insulating film By treating the dangling bonds at the interface by thickening, it has been found through the examples that the dark signal generated by the dangling bonds can be minimized.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 본 발명은, 필드절연막과 반도체층의 접촉 계면에서의 댕글링본드 발생을 억제하여 암전류를 최소화함으로써, 궁극적으로 이미지센서의 성능을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.The present invention described above, by minimizing the dark current by suppressing the dangling bond generation at the contact interface between the field insulating film and the semiconductor layer, it can be expected an excellent effect that can ultimately improve the performance of the image sensor.
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