JP2009088447A - Solid-state image sensing device and its manufacturing method - Google Patents

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Tsutomu Imoto
努 井本
Yosuke Suzuki
陽介 鈴木
Jun Komachi
潤 小町
Masaya Yamakawa
真弥 山川
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<P>PROBLEM TO BE SOLVED: To further miniaturize an inter-element isolation region in not only a peripheral circuit formation region but also a pixel formation region while suppressing the noises of a solid-state image sensing device on an image signal. <P>SOLUTION: On the same semiconductor substrate 10 composed of a N-type silicon substrate, the pixel formation region 4 on which a plurality of pixel cells including a photodiode 2 are two-dimensionally formed and the peripheral circuit formation region 20 are formed. The pixel formation region 4 includes the photodiode 2 and an amplifier transistor 8; and the peripheral circuit formation region 20 includes an N-type channel transistor 26. An element isolation layer 21 of the peripheral circuit formation region 20 isolates elements from each other with a STI structure. In the pixel formation region 4, an element isolation layer 12 protruded on the semiconductor substrate and an element isolation region 11 embedded in the substrate isolate elements from each other. The element isolation layer 12 is formed by selectively removing an oxide film formed on the surface of the semiconductor substrate 10. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、ビデオカメラまたはデジタルスチルカメラ等に用いられる固体撮像素子（イメージセンサ）およびその製造方法に関する。   The present invention relates to a solid-state imaging device (image sensor) used for a video camera, a digital still camera, or the like, and a manufacturing method thereof.

固体撮像素子は、複数の画素について光電変換を行うフォトダイオードと、その画素の信号を選択して読み出すＭＯＳトランジスタとにより構成される半導体デバイスであり、例えば、ビデオカメラやデジタルスチルカメラ等に使用されている。このうち、特に、ＣＭＯＳ（相補型ＭＯＳ）プロセスで製造される、いわゆるＣＭＯＳ型固体撮像素子（ＣＭＯＳイメージセンサ）は、低電圧・低消費電力、多機能であり、また、ＳＯＣ（システムオンチップ）技術により周辺回路とワンチップ化可能であるというメリットを有する。そのため、ＣＭＯＳ型固体撮像素子は、携帯電話用のカメラや、デジタルスチルカメラやデジタルビデオカメラの撮像素子として注目されている。   A solid-state imaging device is a semiconductor device composed of a photodiode that performs photoelectric conversion for a plurality of pixels and a MOS transistor that selects and reads out the signals of the pixels, and is used in, for example, a video camera or a digital still camera. ing. Among these, in particular, a so-called CMOS type solid-state imaging device (CMOS image sensor) manufactured by a CMOS (complementary MOS) process is low voltage, low power consumption, multifunctional, and SOC (system on chip). It has the merit that it can be integrated with peripheral circuits by technology. Therefore, CMOS solid-state imaging devices are attracting attention as imaging devices for mobile phone cameras, digital still cameras, and digital video cameras.

このＣＭＯＳイメージセンサは、同一の半導体基体上に、複数の画素について光電変換を行う複数のフォトダイオードおよびその画素の信号を選択して読み出すＭＯＳトランジスタが二次元状に配列された画素形成領域と、その周辺回路を含む周辺回路形成領域とを備える。従来のＣＭＯＳイメージセンサでは、周辺回路形成領域の各回路はＣＭＯＳトランジスタで形成され、画素形成領域の各画素を構成するＭＯＳトランジスタはすべてＮＭＯＳトランジスタで形成されている。   This CMOS image sensor includes a pixel formation region in which a plurality of photodiodes that perform photoelectric conversion on a plurality of pixels and MOS transistors that selectively read out signals of the pixels are two-dimensionally arranged on the same semiconductor substrate, A peripheral circuit forming region including the peripheral circuit. In the conventional CMOS image sensor, each circuit in the peripheral circuit formation region is formed by a CMOS transistor, and all the MOS transistors constituting each pixel in the pixel formation region are formed by NMOS transistors.

従来のＣＭＯＳイメージセンサにおいて、周辺回路形成領域に用いられる素子分離構造の断面図を図１１に示す。半導体基板５１内に、Ｎ型半導体ウェル領域５２およびＰ型半導体ウェル領域５３が形成されている。Ｎ型半導体ウェル領域５２内にＰＭＯＳトランジスタ５４が、Ｐ型半導体ウェル領域５３内にＮＭＯＳトランジスタ５５がそれぞれ形成されている。そして、このトランジスタ５４と５５との間には、半導体基板５１内に形成された溝に素子分離層が埋め込まれた、いわゆるトレンチ素子分離（ＳＴＩ：Shallow Trench Isolation）構造から成る素子分離部５６により電気的に分離されている（例えば、特許文献１参照。）。この素子分離部５６には、素子分離層として、例えば酸化膜が埋め込まれている。   FIG. 11 shows a cross-sectional view of an element isolation structure used in a peripheral circuit formation region in a conventional CMOS image sensor. An N-type semiconductor well region 52 and a P-type semiconductor well region 53 are formed in the semiconductor substrate 51. A PMOS transistor 54 is formed in the N-type semiconductor well region 52, and an NMOS transistor 55 is formed in the P-type semiconductor well region 53. An element isolation portion 56 having a so-called trench isolation (STI) structure in which an element isolation layer is buried in a groove formed in the semiconductor substrate 51 is provided between the transistors 54 and 55. They are electrically separated (see, for example, Patent Document 1). For example, an oxide film is embedded in the element isolation portion 56 as an element isolation layer.

この従来のＳＴＩ構造では、各画素を構成するＮＭＯＳトランジスタが、周辺回路形成領域で使用されるＮＭＯＳトランジスタと同一構造の素子分離部５６によって分離されているため、画素形成領域においても同様に、半導体基板５１内に素子分離層が埋め込まれた素子分離部５６が形成されて、隣接する画素セルとの間の分離が行われている。また、画素形成領域の各画素セルに形成されている、例えば転送用トランジスタ、アンプトランジスタ、リセットトランジスタ等のトランジスタのソース／ドレイン拡散層も、それぞれ同様の構成の素子分離部５６によって分離されている。   In this conventional STI structure, the NMOS transistors constituting each pixel are separated by the element isolation portion 56 having the same structure as the NMOS transistor used in the peripheral circuit formation region. An element isolation portion 56 in which an element isolation layer is embedded in the substrate 51 is formed, and isolation between adjacent pixel cells is performed. In addition, source / drain diffusion layers of transistors such as transfer transistors, amplifier transistors, and reset transistors formed in each pixel cell in the pixel formation region are also separated by the element separation unit 56 having the same configuration. .

しかしながら、従来のＳＴＩ構造では、半導体基板５１内に形成された溝に素子分離層を埋め込んで素子分離部５６を形成しているため、半導体基板５１に溝を形成する際のダメージや、さらに製造中の熱処理工程において半導体基板５１と埋め込まれた絶縁層（素子分離層）５６との熱膨張係数の違いから発生する応力等によって、半導体基板５１に歪や結晶欠陥が発生することがある。この歪や結晶欠陥により、不要な電荷（リーク電流、暗電流）が発生して、フォトダイオードに侵入するおそれが生じる。フォトダイオードに蓄積された電荷は、転送用トランジスタを介して転送されるため、歪や結晶欠陥により発生した電荷が、そのまま画素信号に対するノイズ信号となってしまう。   However, in the conventional STI structure, since the element isolation layer 56 is formed by embedding the element isolation layer in the groove formed in the semiconductor substrate 51, damage when forming the groove in the semiconductor substrate 51, and further manufacturing In the heat treatment step, distortion or crystal defects may occur in the semiconductor substrate 51 due to stress or the like generated due to a difference in thermal expansion coefficient between the semiconductor substrate 51 and the embedded insulating layer (element isolation layer) 56. Due to this distortion and crystal defects, unnecessary charges (leakage current, dark current) are generated, and there is a risk of entering the photodiode. Since the charge accumulated in the photodiode is transferred through the transfer transistor, the charge generated due to distortion or crystal defect becomes a noise signal for the pixel signal as it is.

さらに、シリコン基板のような単結晶基板に溝を形成すると、基板の表面だけでなく、溝の側壁にも単結晶の終端部が形成されることになるため、この終端部に形成された界面準位も画像信号に対するノイズ信号の要因となる。   Further, when a groove is formed in a single crystal substrate such as a silicon substrate, a single crystal terminal portion is formed not only on the surface of the substrate but also on the side wall of the groove. The level also causes a noise signal with respect to the image signal.

また、従来は、画素を構成するＮＭＯＳトランジスタが、周辺回路形成領域で使用されるＮＭＯＳトランジスタと同一構造の素子分離部５６で分離されていたが、周辺回路形成領域に用いられるＣＭＯＳトランジスタは、微細化技術の最先端プロセスを採用しているケースが多く、さらには高速化、低消費電力、省スペースを主眼として設計されているために電源電圧も低電圧化しているケースも多い。このため、素子分離部５６を周辺回路形成領域のＣＭＯＳトランジスタの設計に合わせて最適化すると、画素形成領域の素子分離部５６が、上述の不要な電荷を発生しやすい構成となってしまうこともある。   Conventionally, the NMOS transistors constituting the pixels are separated by the element isolation part 56 having the same structure as the NMOS transistors used in the peripheral circuit formation region. However, the CMOS transistors used in the peripheral circuit formation region are finely divided. In many cases, the state-of-the-art process is adopted, and the power supply voltage is also low because it is designed mainly for high speed, low power consumption and space saving. For this reason, if the element isolation portion 56 is optimized in accordance with the design of the CMOS transistor in the peripheral circuit formation region, the element isolation portion 56 in the pixel formation region may easily generate unnecessary charges. is there.

そのため、画素形成領域と周辺回路形成領域とにおいて異なる素子分離構造を設けた固体撮像素子が提案されている（例えば、特許文献２参照。）。この構造においては、図１２に示すように、画素形成領域４や周辺回路形成領域２０において、それぞれ半導体基板１０内にトランジスタのソースおよびドレイン領域が形成され、半導体基板１０上に絶縁膜１３を介してトランジスタの（図示しない）ゲート電極等が形成される。また、画素形成領域４においては、さらに上方に、必要に応じて、カラーフィルタやオンチップレンズが形成される。   For this reason, a solid-state imaging device in which different element isolation structures are provided in the pixel formation region and the peripheral circuit formation region has been proposed (see, for example, Patent Document 2). In this structure, as shown in FIG. 12, in the pixel formation region 4 and the peripheral circuit formation region 20, transistor source and drain regions are formed in the semiconductor substrate 10, respectively, and an insulating film 13 is interposed on the semiconductor substrate 10. Thus, a gate electrode (not shown) of the transistor is formed. Further, in the pixel formation region 4, a color filter and an on-chip lens are formed further upward as necessary.

周辺回路形成領域２０においては、半導体基板１０に絶縁層が埋め込まれて成るＳＴＩ構造の素子分離層２１により第１の素子分離部が形成される。また、基板表面を被覆する絶縁膜１３の下に設けられたソースおよびドレイン領域と画素形成領域４においては、半導体基体内に形成された素子分離領域１１と半導体基体から上方に突出した素子分離層１２よりなる接合分離による第２の素子分離部が形成される。これにより、Ｐ型電荷蓄積領域１５とＮ型電荷蓄積領域１４とで構成されるフォトセンサー部１６や転送用トランジスタ、アンプトランジスタ、リセットトランジスタ等の相互間が絶縁されている。   In the peripheral circuit formation region 20, a first element isolation portion is formed by an element isolation layer 21 having an STI structure in which an insulating layer is embedded in the semiconductor substrate 10. Further, in the source and drain regions and the pixel formation region 4 provided under the insulating film 13 covering the substrate surface, an element isolation region 11 formed in the semiconductor substrate and an element isolation layer protruding upward from the semiconductor substrate. Thus, a second element isolation portion formed by junction isolation is formed. As a result, the photosensor unit 16 including the P-type charge accumulation region 15 and the N-type charge accumulation region 14, the transfer transistor, the amplifier transistor, the reset transistor, and the like are insulated from each other.

このＳＴＩ構造と接合分離構造とを組合せた従来技術では、画素形成領域４においては、半導体基体内に形成された素子分離領域（不純物領域）１１により接合分離が行われる。そして、第２の素子分離部では、絶縁層（素子分離層１２）を半導体基体内に深く埋め込んでいないため、第２の素子分離部の周囲の半導体基体に結晶欠陥、ダメージ、界面準位が発生することが抑制され、これら結晶欠陥、ダメージ、界面準位に起因するノイズが低減される。また、周辺回路形成領域２０においては、半導体基体に絶縁層が埋め込まれて成る（ＳＴＩ構造）素子分離層２１により第１の素子分離部が形成されているため、周辺回路の高速化、低消費電力化、省スペース化を同時に実現することが可能になっている。
特開２００３−１４２６７４号公報（図９） 特開２００５−３４７３２５号公報（図１） In the conventional technique combining this STI structure and the junction isolation structure, junction isolation is performed in the pixel formation region 4 by an element isolation region (impurity region) 11 formed in the semiconductor substrate. In the second element isolation portion, since the insulating layer (element isolation layer 12) is not deeply embedded in the semiconductor substrate, there are crystal defects, damage, and interface states in the semiconductor substrate around the second element isolation portion. Generation | occurrence | production is suppressed and the noise resulting from these crystal defects, damage, and an interface state is reduced. Further, in the peripheral circuit forming region 20, the first element isolation portion is formed by the element isolation layer 21 in which an insulating layer is embedded in a semiconductor substrate (STI structure). Electricity and space saving can be realized at the same time.
Japanese Patent Laying-Open No. 2003-142675 (FIG. 9) Japanese Patent Laying-Open No. 2005-347325 (FIG. 1)

しかしながら、上述のＳＴＩ構造と接合分離構造とを組合せた従来技術においては、画素形成領域４の第２の素子分離部に対応する部分のシリコン窒化膜の積層膜に開口を形成して、その開口の表面にシリコン酸化膜を形成することにより、第２の素子分離部が形成される。そのため、第２の素子分離部を薄膜化することが困難なため、画素形成領域４に形成される転送用トランジスタ、リセット用トランジスタ、アンプトランジスタを微細化しにくいという問題がある。この問題を、図１３および図１４を参照しながら説明する。   However, in the conventional technique in which the STI structure and the junction isolation structure described above are combined, an opening is formed in the laminated film of the silicon nitride film in a portion corresponding to the second element isolation portion in the pixel formation region 4, and the opening A second element isolation portion is formed by forming a silicon oxide film on the surface. For this reason, it is difficult to reduce the thickness of the second element isolation portion, and there is a problem in that it is difficult to miniaturize the transfer transistor, the reset transistor, and the amplifier transistor formed in the pixel formation region 4. This problem will be described with reference to FIGS.

図１３は、画素形成領域４に形成されるフォトダイオード２とアンプトランジスタ８の断面を模式的に描いたものである。フォトダイオード２は、Ｎ型電荷蓄積領域１４とＰ型電荷蓄積領域１５とからなるフォトセンサー部１６を有し、素子分離領域１１によってアンプトランジスタ８と絶縁されている。また、アンプトランジスタ８は、Ｎ型チャネルが形成されるチャネル層２２、ゲート絶縁膜２３、ゲート電極２４、Ｎ型ソース拡散層２５、Ｎ型ドレイン拡散層２５'を有し、ゲート電極２４がチャネル幅方向の両端で素子分離層１２に乗り上げている。   FIG. 13 schematically illustrates a cross section of the photodiode 2 and the amplifier transistor 8 formed in the pixel formation region 4. The photodiode 2 includes a photosensor unit 16 including an N-type charge storage region 14 and a P-type charge storage region 15, and is insulated from the amplifier transistor 8 by the element isolation region 11. The amplifier transistor 8 includes a channel layer 22 in which an N-type channel is formed, a gate insulating film 23, a gate electrode 24, an N-type source diffusion layer 25, and an N-type drain diffusion layer 25 ′, and the gate electrode 24 is a channel. It rides on the element isolation layer 12 at both ends in the width direction.

図１４は、アンプトランジスタ８の上面図および断面図を示す図である。図１４（ａ）はゲート幅が広い場合の上面図、図１４（ｂ）はゲート幅が広い場合の断面図である。また、図１４（ｃ）はゲート幅が狭い場合の上面図、図１４（ｄ）はゲート幅が狭い場合の断面図である。   FIG. 14 shows a top view and a cross-sectional view of the amplifier transistor 8. 14A is a top view when the gate width is wide, and FIG. 14B is a cross-sectional view when the gate width is wide. FIG. 14C is a top view when the gate width is narrow, and FIG. 14D is a cross-sectional view when the gate width is narrow.

図１４（ｂ）のようにチャネル幅がゲート電極２４の厚さより十分大きいとき、ポリシリコンよりなるゲート電極２４は、ほぼ全幅に渡って同じ厚さで形成される（ｈ≒ｈ'）。しかし、図１４（ｄ）のようにチャネル幅がゲート電極２４の厚さ程度に狭まると、ゲート電極２４の厚さはチャネル全幅にわたって乗り上げ部分より厚くなる（ｈ'＞ｈ）。これは、左右の素子分離層１２の側面から横方向に成長したゲート電極２４によって開口部が埋まってしまうためである。厚さの差（ｈ'−ｈ）は、素子分離層１２の基板表面からの高さが高いほど大きくなる。このゲート電極に対し、一様なエネルギーで不純物をイオン注入すると、図１４（ｄ）では、チャネル層上で不純物が十分な深さまで到達しない。その結果、チャネル上のゲート絶縁膜近傍で不純物濃度が十分上がらず、ゲート電極内でキャリアの空乏化が起きるために、電流利得の減少やしきい値電圧のばらつきといった問題が発生しやすくなる。   When the channel width is sufficiently larger than the thickness of the gate electrode 24 as shown in FIG. 14B, the gate electrode 24 made of polysilicon is formed with the same thickness over almost the entire width (h≈h ′). However, when the channel width is reduced to about the thickness of the gate electrode 24 as shown in FIG. 14D, the thickness of the gate electrode 24 becomes thicker than the run-up portion over the entire channel width (h ′> h). This is because the opening is filled with the gate electrode 24 grown laterally from the side surfaces of the left and right element isolation layers 12. The thickness difference (h′−h) increases as the height of the element isolation layer 12 from the substrate surface increases. When impurities are ion-implanted into the gate electrode with uniform energy, the impurity does not reach a sufficient depth on the channel layer in FIG. As a result, the impurity concentration is not sufficiently increased in the vicinity of the gate insulating film on the channel, and carriers are depleted in the gate electrode, so that problems such as a decrease in current gain and variations in threshold voltage are likely to occur.

また、チャネル層の幅が素子分離層１２の厚さ程度に狭まると、チャネル層へのイオン注入において、シャドウイングやウェル近接効果によって、チャネル不純物の均一性に素子分離層１２が影響を及ぼすようになり、デバイス特性やその均一性が劣化する。   Further, when the width of the channel layer is reduced to about the thickness of the element isolation layer 12, the element isolation layer 12 affects the uniformity of the channel impurity due to shadowing and well proximity effects in ion implantation into the channel layer. As a result, device characteristics and uniformity thereof deteriorate.

これらの問題は、素子分離層１２を薄膜化することにより解決するが、素子分離層１２の厚さはＣＭＰの残膜厚で決定されるため、ゲート電極より十分薄い厚さ（例えば２０乃至３０ｎｍの間の厚さ）に、基板全面で均一に制御することは容易ではない。   These problems can be solved by making the element isolation layer 12 thinner. However, since the thickness of the element isolation layer 12 is determined by the remaining film thickness of CMP, the thickness is sufficiently thinner than the gate electrode (for example, 20 to 30 nm). It is not easy to uniformly control the entire surface of the substrate.

本発明はこのような状況に鑑みてなされたものであり、固体撮像素子において、画像信号に対するノイズを抑制しながら、周辺回路形成領域のみならず画素形成領域においてもさらに素子間分離領域を微細化することを目的とする。   The present invention has been made in view of such a situation. In a solid-state imaging device, the element isolation region is further miniaturized not only in the peripheral circuit formation region but also in the pixel formation region while suppressing noise with respect to the image signal. The purpose is to do.

本発明は、上記課題を解決するためになされたものであり、その第１の側面は、光電変換素子および上記光電変換素子から信号電荷を読み出すトランジスタを含む画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成される固体撮像素子であって、上記周辺回路形成領域は、上記半導体基体に絶縁層が埋め込まれて成る第１の素子分離部を備え、上記画素形成領域は、上記半導体基体内に形成された素子分離領域と上記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部を備え、上記画素形成領域の上記トランジスタのゲート絶縁膜は、上記素子分離層に対応する部分以外を除去することによって露出した上記半導体基体の表面に形成されていることを特徴とする固体撮像素子である。これにより、半導体基体の表面と素子分離層の直下の基板表面との段差を抑えて、半導体基体に結晶欠陥、ダメージ、界面準位が発生することを抑制し、これら結晶欠陥、ダメージ、界面準位に起因するノイズを低減させるという作用をもたらす。   The present invention has been made to solve the above problems, and a first aspect of the present invention is that a pixel formation region including a photoelectric conversion element and a transistor for reading signal charges from the photoelectric conversion element, a peripheral circuit formation region, However, in the solid-state imaging device formed on the same semiconductor substrate, the peripheral circuit formation region includes a first element isolation portion in which an insulating layer is embedded in the semiconductor substrate, and the pixel formation region is A second element isolation portion including an element isolation region formed in the semiconductor substrate and an element isolation layer protruding upward from the semiconductor substrate; and the gate insulating film of the transistor in the pixel formation region includes the element isolation region. The solid-state imaging device is formed on the surface of the semiconductor substrate exposed by removing a portion other than the portion corresponding to the separation layer. This suppresses the level difference between the surface of the semiconductor substrate and the substrate surface immediately below the element isolation layer, thereby suppressing the occurrence of crystal defects, damage, and interface states in the semiconductor substrate. This brings about the effect of reducing noise caused by the position.

また、この第１の側面において、上記素子分離層は、酸化膜から成り、厚さを１０ｎｍ乃至３０ｎｍとすることができる。これにより、薄い素子分離層を基板全面で高い膜厚精度により形成させるという作用をもたらす。   In the first aspect, the element isolation layer is made of an oxide film and can have a thickness of 10 nm to 30 nm. As a result, the thin element isolation layer is formed on the entire surface of the substrate with high film thickness accuracy.

また、本発明の第２の側面は、光電変換素子および上記光電変換素子から信号電荷を読み出すトランジスタを含む画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成される固体撮像素子において、上記周辺回路形成領域が上記半導体基体に絶縁層が埋め込まれて成る第１の素子分離部を備え、上記画素形成領域が上記半導体基体内に形成された素子分離領域と上記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部を備える固体撮像素子の製造方法であって、上記半導体基体上に上記素子分離層となる絶縁膜を形成する工程と、上記素子分離層に対応する部分以外の領域で上記絶縁膜を除去して上記半導体基体の表面を露出させる工程と、上記露出した基体表面にゲート酸化膜を形成する工程とを備えることを特徴とする固体撮像素子の製造方法である。これにより、薄い素子分離層を基板全面で高い膜厚精度により形成させるという作用をもたらす。   According to a second aspect of the present invention, there is provided a solid-state imaging device in which a pixel forming region including a photoelectric conversion element and a transistor for reading signal charges from the photoelectric conversion device and a peripheral circuit forming region are formed on the same semiconductor substrate. The peripheral circuit formation region includes a first element isolation portion in which an insulating layer is embedded in the semiconductor substrate, and the pixel formation region is formed above the semiconductor substrate and the element isolation region formed in the semiconductor substrate. A method of manufacturing a solid-state imaging device including a second element isolation portion including an element isolation layer projecting on the semiconductor substrate, the step of forming an insulating film serving as the element isolation layer on the semiconductor substrate, and the element isolation layer Removing the insulating film in a region other than the portion corresponding to the step, exposing the surface of the semiconductor substrate, and forming a gate oxide film on the exposed substrate surface. Which is a method of manufacturing a solid-state imaging device according to claim. As a result, the thin element isolation layer is formed on the entire surface of the substrate with high film thickness accuracy.

また、本発明の第３の側面は、光電変換素子および上記光電変換素子から信号電荷を読み出すトランジスタを含む画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成される固体撮像素子において、上記周辺回路形成領域が上記半導体基体に絶縁層が埋め込まれて成る第１の素子分離部を備え、上記画素形成領域が上記半導体基体内に形成された素子分離領域と上記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部を備える固体撮像素子の製造方法であって、上記第１の素子分離部を形成する工程と、上記半導体基体上に上記素子分離層となる絶縁膜を形成する工程と、上記素子分離層に対応する部分以外の領域で上記絶縁膜を除去して上記半導体基体の表面を露出させる工程と、上記露出した基体表面にゲート酸化膜を形成する工程と、上記トランジスタのソースおよびドレイン領域における不純物を活性化熱処理する工程とを備え、上記素子分離領域へ不純物を注入する工程を、上記第１の素子分離部を形成する工程と上記トランジスタのソースおよびドレイン領域における不純物を活性化熱処理する工程との間の何れかにおいて行うことを特徴とする固体撮像素子の製造方法である。これにより、素子分離領域の不純物の横方向拡散を回避しながら、素子分離層を薄膜化させるという作用をもたらす。   According to a third aspect of the present invention, there is provided a solid-state imaging device in which a pixel forming region including a photoelectric conversion element and a transistor for reading signal charges from the photoelectric conversion device, and a peripheral circuit forming region are formed on the same semiconductor substrate. The peripheral circuit formation region includes a first element isolation portion in which an insulating layer is embedded in the semiconductor substrate, and the pixel formation region is formed above the semiconductor substrate and the element isolation region formed in the semiconductor substrate. A method of manufacturing a solid-state imaging device including a second element isolation portion including an element isolation layer projecting from the element, the step of forming the first element isolation portion, and the element isolation layer on the semiconductor substrate. Forming an insulating film, removing the insulating film in a region other than the portion corresponding to the element isolation layer, exposing the surface of the semiconductor substrate, and exposing the surface of the exposed substrate. Forming a first oxide isolation portion, and a step of activating heat treatment of impurities in the source and drain regions of the transistor, and injecting the impurities into the element isolation region. And a step of activating and heat-treating impurities in the source and drain regions of the transistor. Thus, the element isolation layer is thinned while avoiding the lateral diffusion of impurities in the element isolation region.

本発明によれば、固体撮像素子において、画像信号に対するノイズを抑制しながら、周辺回路形成領域のみならず画素形成領域においてもさらに素子間分離領域を微細化することができるという優れた効果を奏し得る。   According to the present invention, the solid-state imaging device has an excellent effect that the element isolation region can be further miniaturized not only in the peripheral circuit formation region but also in the pixel formation region while suppressing noise with respect to the image signal. obtain.

次に本発明の実施の形態について図面を参照して詳細に説明する。   Next, embodiments of the present invention will be described in detail with reference to the drawings.

図１は、本発明の実施の形態における固体撮像素子の回路構成例を示す図である。この固体撮像素子は、画素形成領域４と、選択回路５と、出力回路６とを備えている。画素形成領域４は、光電変換を行う複数の画素セル１が二次元状に配列された領域である。選択回路５は、画素形成領域４の画素セル１を選択するための回路である。出力回路６は、画素セル１から読み出された信号を出力するための回路である。出力回路６には、出力信号に対する種々の演算処理等を行う画像処理回路９が接続されている。図２以降では、画素形成領域４以外の領域、すなわち選択回路５と出力回路６と画像処理回路９とを含む領域を、周辺回路形成領域２０と呼称する。   FIG. 1 is a diagram illustrating a circuit configuration example of a solid-state imaging device according to an embodiment of the present invention. This solid-state imaging device includes a pixel formation region 4, a selection circuit 5, and an output circuit 6. The pixel formation region 4 is a region in which a plurality of pixel cells 1 that perform photoelectric conversion are arranged two-dimensionally. The selection circuit 5 is a circuit for selecting the pixel cell 1 in the pixel formation region 4. The output circuit 6 is a circuit for outputting a signal read from the pixel cell 1. Connected to the output circuit 6 is an image processing circuit 9 that performs various arithmetic processes on the output signal. In FIG. 2 and subsequent figures, a region other than the pixel formation region 4, that is, a region including the selection circuit 5, the output circuit 6, and the image processing circuit 9 is referred to as a peripheral circuit formation region 20.

画素形成領域４の画素セル１は、フォトダイオード２と、転送用トランジスタ３、リセット用トランジスタ７およびアンプトランジスタ８の３個のＭＯＳトランジスタとにより構成されている。フォトダイオード２は、入射光を電気信号に光電変換する光センサである。転送用トランジスタ３は、フォトダイオード２のカソードの電圧をリセット用トランジスタ７のソースおよびアンプトランジスタ８のゲートに転送するためのトランジスタである。リセット用トランジスタ７は、フォトダイオード２の状態をリセットするためのトランジスタである。アンプトランジスタ８は、転送用トランジスタ３から転送されたフォトダイオード２のカソードの電圧を出力回路６に供給するためのトランジスタである。   The pixel cell 1 in the pixel formation region 4 includes a photodiode 2 and three MOS transistors, ie, a transfer transistor 3, a reset transistor 7, and an amplifier transistor 8. The photodiode 2 is an optical sensor that photoelectrically converts incident light into an electrical signal. The transfer transistor 3 is a transistor for transferring the cathode voltage of the photodiode 2 to the source of the reset transistor 7 and the gate of the amplifier transistor 8. The reset transistor 7 is a transistor for resetting the state of the photodiode 2. The amplifier transistor 8 is a transistor for supplying the output circuit 6 with the cathode voltage of the photodiode 2 transferred from the transfer transistor 3.

図２は、本発明の実施の形態における固体撮像素子の断面図の一例を示す図である。この固体撮像素子では、例えばＮ型のシリコン基板から成る同一の半導体基板１０に、フォトダイオード２を含む複数の画素セル１が２次元状に形成された画素形成領域４と、選択回路５や出力回路６を含む周辺回路形成領域２０とが形成されている。図２には、画素形成領域４の中の素子としてフォトダイオード２とアンプトランジスタ８を図示し、周辺回路形成領域２０の中の素子としてＮ型チャネルトランジスタ２６を図示している。   FIG. 2 is a diagram illustrating an example of a cross-sectional view of the solid-state imaging device according to the embodiment of the present invention. In this solid-state imaging device, for example, a pixel formation region 4 in which a plurality of pixel cells 1 including photodiodes 2 are two-dimensionally formed on the same semiconductor substrate 10 made of an N-type silicon substrate, a selection circuit 5 and an output A peripheral circuit forming region 20 including the circuit 6 is formed. In FIG. 2, the photodiode 2 and the amplifier transistor 8 are illustrated as elements in the pixel formation region 4, and an N-type channel transistor 26 is illustrated as an element in the peripheral circuit formation region 20.

周辺回路形成領域２０においては、図１１に示した従来の素子分離部５６の構成と同様に、半導体基板１０にシリコン酸化膜等の素子分離層２１が埋め込まれた素子分離部が形成されている。すなわち、この素子分離部は、いわゆるトレンチ素子分離（ＳＴＩ）構造となっている。   In the peripheral circuit formation region 20, an element isolation portion in which an element isolation layer 21 such as a silicon oxide film is embedded in the semiconductor substrate 10 is formed as in the configuration of the conventional element isolation portion 56 shown in FIG. . In other words, this element isolation portion has a so-called trench element isolation (STI) structure.

周辺回路形成領域２０におけるＮ型チャネルトランジスタ２６は、ゲート酸化膜（絶縁膜）３２の下に、ソース拡散層２９およびドレイン拡散層２９'を有しており、両者間にはチャネル層２７が設けられる。ソース拡散層２９は、ＬＤＤ（Lightly Doped Drain）拡散層３６および高濃度拡散層３９を備える。同様に、ドレイン拡散層２９'は、ＬＤＤ拡散層３６'および高濃度拡散層３９'を備える。また、ゲート酸化膜３２の上にはゲート電極２４'が設けられ、その側壁にはゲート側壁絶縁膜３７'が形成される。   The N-type channel transistor 26 in the peripheral circuit formation region 20 has a source diffusion layer 29 and a drain diffusion layer 29 ′ under a gate oxide film (insulating film) 32, and a channel layer 27 is provided between them. It is done. The source diffusion layer 29 includes an LDD (Lightly Doped Drain) diffusion layer 36 and a high concentration diffusion layer 39. Similarly, the drain diffusion layer 29 ′ includes an LDD diffusion layer 36 ′ and a high concentration diffusion layer 39 ′. A gate electrode 24 'is provided on the gate oxide film 32, and a gate side wall insulating film 37' is formed on the side wall thereof.

また、画素形成領域４においては、半導体基板上に突出した素子分離層１２と基板内に埋め込まれた拡散層（チャネルストップ層）で構成されたＰ型の素子分離領域１１とが、画素形成領域４内のフォトセンサーやトランジスタ相互間を絶縁している。   In the pixel formation region 4, the pixel formation region includes an element isolation layer 12 protruding on the semiconductor substrate and a P-type element isolation region 11 including a diffusion layer (channel stop layer) embedded in the substrate. The photosensors and transistors in 4 are insulated from each other.

画素形成領域４におけるアンプトランジスタ８は、ゲート酸化膜（絶縁膜）３１の下に、ソース拡散層２５およびドレイン拡散層２５'を有しており、両者間にはチャネル層２２が設けられる。ソース拡散層２５は、ＬＤＤ拡散層３５および高濃度拡散層３８を備える。同様に、ドレイン拡散層２５'は、ＬＤＤ拡散層３５'および高濃度拡散層３８'を備える。また、ゲート酸化膜３１の上にはゲート電極２４が設けられ、その側壁にはゲート側壁絶縁膜３７が形成される。   The amplifier transistor 8 in the pixel formation region 4 has a source diffusion layer 25 and a drain diffusion layer 25 ′ under a gate oxide film (insulating film) 31, and a channel layer 22 is provided between them. The source diffusion layer 25 includes an LDD diffusion layer 35 and a high concentration diffusion layer 38. Similarly, the drain diffusion layer 25 ′ includes an LDD diffusion layer 35 ′ and a high concentration diffusion layer 38 ′. A gate electrode 24 is provided on the gate oxide film 31, and a gate sidewall insulating film 37 is formed on the sidewall thereof.

また、半導体基板１０内に形成されたＮ型の電荷蓄積領域１４と、半導体基板１０の表面付近に形成されたＰ型（Ｐ＋）の正電荷蓄積領域１５とによりフォトセンサー部１６が構成されている。   In addition, a photosensor unit 16 is configured by an N-type charge accumulation region 14 formed in the semiconductor substrate 10 and a P-type (P +) positive charge accumulation region 15 formed near the surface of the semiconductor substrate 10. Yes.

なお、図示しないが、画素形成領域４においては、さらに上方に、必要に応じてカラーフィルタやオンチップレンズが形成される。   Although not shown, in the pixel formation region 4, a color filter and an on-chip lens are formed further as needed.

素子分離領域１１は、低エネルギーのイオン注入で形成される上部１１Ａと、それよりも高いエネルギーのイオン注入で形成される下部１１Ｂとを有している。１１Ａの幅と１１Ｂの幅は同等でも異なっていてもよいが、好ましくは、フォトセンサー部１６の端部において、１１Ａが１１Ｂよりもフォトセンサー部１６側に張り出すように形成される。   The element isolation region 11 includes an upper portion 11A formed by low energy ion implantation and a lower portion 11B formed by higher energy ion implantation. Although the width of 11A and the width of 11B may be the same or different, it is preferable that the end of the photosensor portion 16 is formed so that 11A protrudes more toward the photosensor portion 16 than 11B.

図３は、本発明の実施の形態における素子分離層１２の製造工程における断面を示す拡大図である。この図から分かるように、フォトセンサー部１６の基板表面を覆うゲート酸化膜３１が、素子分離層１２をエッチング除去した後の基板表面に形成されるため、フォトセンサー部１６の基板表面と素子分離層１２直下の基板表面との段差Ｄは、高々ゲート酸化膜３１の厚さＷ程度に抑えられる。これにより、素子分離部の周囲の半導体基体に結晶欠陥、ダメージ、界面準位が発生することが抑制され、これら結晶欠陥、ダメージ、界面準位に起因するノイズが低減される。   FIG. 3 is an enlarged view showing a cross section in the manufacturing process of the element isolation layer 12 in the embodiment of the present invention. As can be seen from this figure, the gate oxide film 31 covering the substrate surface of the photosensor portion 16 is formed on the substrate surface after the element isolation layer 12 is removed by etching. The step D with respect to the substrate surface immediately below the layer 12 is suppressed to the thickness W of the gate oxide film 31 at most. This suppresses generation of crystal defects, damage, and interface states in the semiconductor substrate around the element isolation portion, and noise due to these crystal defects, damage, and interface states is reduced.

本発明の実施の形態では、図１２に示した従来の構造のように、飽和電荷量Ｑｓを増やすために、フォトセンサー部１６の表面のＰ型の正電荷蓄積領域１５を素子分離領域１１の上部１１Ａと接続して形成し、フォトセンサー部１６のＮ型の電荷蓄積領域１４を素子分離層１２の下まで延在して、素子分離領域１１の下部１１Ｂと接する部分まで形成し、光電変換領域を素子分離層１２の下まで延在させている。このような構造を採用した場合であっても、本発明の実施の形態では、上述のようにフォトセンサー部１６の基板表面と素子分離層１２直下の基板表面との段差を高々ゲート酸化膜３１の厚さ程度に抑えたことにより、素子分離層１２直下の基板表面がエッチングによるダメージを受けないという効果が得られる。また、フォトセンサー部１６と素子分離領域１１および素子分離層１２との境界領域の段差や応力に起因する結晶欠陥や界面準位の発生が図１２に示した従来の構造より抑制され、これらに起因するノイズが低減されるという効果が得られる。   In the embodiment of the present invention, as in the conventional structure shown in FIG. 12, the P-type positive charge storage region 15 on the surface of the photosensor portion 16 is replaced with the element isolation region 11 in order to increase the saturation charge amount Qs. It is formed in connection with the upper part 11A, and the N-type charge storage region 14 of the photosensor part 16 extends below the element isolation layer 12, and is formed up to a part in contact with the lower part 11B of the element isolation area 11, and photoelectric conversion The region extends to below the element isolation layer 12. Even in the case where such a structure is adopted, in the embodiment of the present invention, as described above, the step between the substrate surface of the photosensor portion 16 and the substrate surface immediately below the element isolation layer 12 is at most a gate oxide film 31. By suppressing the thickness to about 1 mm, an effect that the substrate surface directly under the element isolation layer 12 is not damaged by etching can be obtained. Further, the generation of crystal defects and interface states due to steps and stress in the boundary region between the photosensor portion 16 and the element isolation region 11 and the element isolation layer 12 is suppressed from the conventional structure shown in FIG. The effect that the noise resulting from it is reduced is acquired.

画素形成領域４の素子分離層１２の高さおよび素子分離領域１１表面の不純物濃度は、素子分離層１２にゲート電極が乗り上げた領域で十分高いしきい値電圧が得られるように定められる。例えば、素子分離領域１１の表面濃度を１×１０１８ｃｍ−３としたときは、素子分離層１２の高さを基板表面から１０ｎｍ以上とすることが望ましい。 The height of the element isolation layer 12 in the pixel formation region 4 and the impurity concentration on the surface of the element isolation region 11 are determined so that a sufficiently high threshold voltage can be obtained in the region where the gate electrode runs over the element isolation layer 12. For example, when the surface concentration of the element isolation region 11 is 1 × 10 18 cm −3 , the height of the element isolation layer 12 is desirably 10 nm or more from the substrate surface.

次に本発明の実施の形態における固体撮像素子の製造方法について図面を参照して説明する。   Next, a method for manufacturing a solid-state imaging device according to an embodiment of the present invention will be described with reference to the drawings.

図４（ａ）を参照すると、半導体基板１０（例えば、シリコン基板）の表面を酸化することにより、シリコン酸化膜６１が形成される。このシリコン酸化膜６１の厚さは、例えば５ｎｍ乃至２０ｎｍに形成される。次に、シリコン酸化膜６１上に、ＣＶＤ（化学的気相成長）法により、シリコン窒化膜６２が形成される。このシリコン窒化膜６２の厚さは、例えば１００ｎｍ乃至２００ｎｍに形成される。   Referring to FIG. 4A, a silicon oxide film 61 is formed by oxidizing the surface of a semiconductor substrate 10 (for example, a silicon substrate). The thickness of the silicon oxide film 61 is, for example, 5 nm to 20 nm. Next, a silicon nitride film 62 is formed on the silicon oxide film 61 by a CVD (chemical vapor deposition) method. The silicon nitride film 62 is formed to a thickness of, for example, 100 nm to 200 nm.

図４（ｂ）を参照すると、周辺回路形成領域２０において、通常の方法により、シリコン窒化膜６２、シリコン酸化膜６１、半導体基板１０がエッチングされて、半導体基板１０に溝（トレンチ）６３が形成される。その後、さらに溝６３の表面が比較的高温により酸化されて、シリコン酸化膜６４が形成される。このシリコン酸化膜６４の厚さは、例えば５ｎｍ乃至２０ｎｍに形成される。   Referring to FIG. 4B, in the peripheral circuit formation region 20, the silicon nitride film 62, the silicon oxide film 61, and the semiconductor substrate 10 are etched by a normal method to form a trench 63 in the semiconductor substrate 10. Is done. Thereafter, the surface of the groove 63 is further oxidized at a relatively high temperature, and a silicon oxide film 64 is formed. The silicon oxide film 64 is formed with a thickness of, for example, 5 nm to 20 nm.

図４（ｃ）を参照すると、ＨＤＰ（高密度プラズマ）法により、シリコン酸化膜６５を溝６３の深さよりも十分厚く堆積した後、ＣＭＰ法等により表面を平坦化し、溝６３内のみにシリコン酸化膜６５を残す。これにより、周辺回路形成領域２０に、シリコン酸化膜６４およびシリコン酸化膜６５から成る素子分離層２１が形成される。その際、素子分離層２１のトレンチ部分の界面を安定化させるために、長時間、高温下でアニール処理が行われる。   Referring to FIG. 4C, a silicon oxide film 65 is deposited sufficiently thicker than the depth of the groove 63 by HDP (High Density Plasma) method, and then the surface is flattened by CMP method or the like. The oxide film 65 is left. As a result, the element isolation layer 21 composed of the silicon oxide film 64 and the silicon oxide film 65 is formed in the peripheral circuit formation region 20. At that time, in order to stabilize the interface of the trench portion of the element isolation layer 21, an annealing process is performed at a high temperature for a long time.

図５（ａ）を参照すると、シリコン窒化膜６２は、ホット燐酸液により除去される。   Referring to FIG. 5A, the silicon nitride film 62 is removed with a hot phosphoric acid solution.

図５（ｂ）を参照すると、通常のリソグラフィー技術およびイオン注入技術により、シリコン酸化膜６１をスルー膜として、画素形成領域４のチャネル層２２とフォトセンサー部１６のＮ型電荷蓄積領域１４、および、周辺回路形成領域２０の中のチャネル層２７に、選択的に、それぞれの適正条件でウェル形成としきい値調整のための不純物がイオン注入される。同図にはチャネル層２２および２７の２種類しか図示していないが、ウェル形成としきい値調整のイオン注入は、回路を構成するトランジスタの種類毎に、それぞれの適正条件に従って順次行われる。一部のまたは一連のイオン注入が終わった後、Ｎ型電荷蓄積領域１４、チャネル層２２および２７の活性化アニールを行ってもよい。   Referring to FIG. 5B, the channel layer 22 in the pixel formation region 4, the N-type charge accumulation region 14 in the photosensor unit 16, and the silicon oxide film 61 as a through film by a normal lithography technique and ion implantation technique, The channel layer 27 in the peripheral circuit formation region 20 is selectively ion-implanted with impurities for well formation and threshold adjustment under appropriate conditions. Although only two types of channel layers 22 and 27 are shown in the drawing, well formation and ion implantation for threshold adjustment are sequentially performed in accordance with appropriate conditions for each type of transistor constituting the circuit. After a partial or series of ion implantations, activation annealing of the N-type charge storage region 14 and the channel layers 22 and 27 may be performed.

図５（ｃ）を参照すると、半導体基板１０をＤＨＦ（Dilute HydroFluoric acid：希フッ酸）などのエッチング液に浸漬することにより、シリコン酸化膜６１が除去される。   Referring to FIG. 5C, the silicon oxide film 61 is removed by immersing the semiconductor substrate 10 in an etching solution such as DHF (Dilute HydroFluoric acid).

図６（ａ）を参照すると、半導体基板１０の表面が熱酸化されて、画素形成領域２０の素子分離層１２となる酸化膜６６が形成される。この酸化膜６６の膜厚は、例えば１０ｎｍ乃至３０ｎｍの間で適宜選ぶことができる。   Referring to FIG. 6A, the surface of the semiconductor substrate 10 is thermally oxidized to form an oxide film 66 that becomes the element isolation layer 12 in the pixel formation region 20. The thickness of the oxide film 66 can be appropriately selected from, for example, 10 nm to 30 nm.

図６（ｂ）を参照すると、通常のリソグラフィー技術により、画素形成領域４の素子分離領域になる部分を（図示しない）レジストによって被覆した後、半導体基板１０をＤＨＦなどのエッチング液に浸漬することにより酸化膜６６が除去されて、素子分離層１２が形成される。   Referring to FIG. 6 (b), a portion that becomes an element isolation region of the pixel formation region 4 is covered with a resist (not shown) by a normal lithography technique, and then the semiconductor substrate 10 is immersed in an etching solution such as DHF. Thus, the oxide film 66 is removed, and the element isolation layer 12 is formed.

図６（ｃ）を参照すると、酸化膜６６が除去された後、半導体基板１０の表面が熱酸化されて、画素形成領域４および周辺回路形成領域２０におけるトランジスタのゲート酸化膜３１が形成される。このゲート酸化膜３１の厚さは、続けて別のゲート酸化が行われる場合にはその酸化工程で膜厚が増える分を考慮して定められる。   Referring to FIG. 6C, after the oxide film 66 is removed, the surface of the semiconductor substrate 10 is thermally oxidized to form the gate oxide film 31 of the transistor in the pixel formation region 4 and the peripheral circuit formation region 20. . The thickness of the gate oxide film 31 is determined in consideration of the increase in film thickness in the oxidation process when another gate oxidation is performed subsequently.

図７（ａ）を参照すると、周辺回路形成領域２０において、画素形成領域４のトランジスタより薄いゲート酸化膜を有するトランジスタを形成する場合には、通常のリソグラフィー技術によって画素形成領域４を（図示しない）レジストで被覆した後、半導体基板１０をＤＨＦなどのエッチング液に浸漬することにより、酸化膜３１が除去される。   Referring to FIG. 7A, when forming a transistor having a gate oxide film thinner than the transistor in the pixel formation region 4 in the peripheral circuit formation region 20, the pixel formation region 4 (not shown) is formed by a normal lithography technique. After coating with a resist, the oxide film 31 is removed by immersing the semiconductor substrate 10 in an etching solution such as DHF.

図７（ｂ）を参照すると、酸化膜３１が除去された後、半導体基板１０の表面が熱酸化されて、周辺回路形成領域２０のトランジスタのゲート酸化膜３２が形成される。これに伴い、酸化膜３１の膜厚も厚くなる。さらに異なる膜厚のゲート酸化膜を形成する場合は、図７（ａ）および（ｂ）に準じた工程を繰り返すことにより、異なる膜厚のゲート酸化膜が所定の領域に選択的に形成される。   Referring to FIG. 7B, after the oxide film 31 is removed, the surface of the semiconductor substrate 10 is thermally oxidized to form the gate oxide film 32 of the transistor in the peripheral circuit formation region 20. Along with this, the thickness of the oxide film 31 also increases. When forming gate oxide films having different thicknesses, gate oxide films having different thicknesses are selectively formed in predetermined regions by repeating the steps according to FIGS. 7A and 7B. .

図７（ｃ）を参照すると、半導体基板１０全面を（図示しない）レジストで被覆した後、リソグラフィー技術により、素子分離領域１１の上にレジストの開口部が形成される。続いて、Ｐ型不純物（例えば、ボロン）を、１×１０１２乃至５×１０１３個／ｃｍ２の濃度でイオン注入することにより、素子分離領域１１の上部１１Ａが形成される。 Referring to FIG. 7C, after the entire surface of the semiconductor substrate 10 is covered with a resist (not shown), a resist opening is formed on the element isolation region 11 by lithography. Subsequently, P-type impurities (for example, boron) are ion-implanted at a concentration of 1 × 10 12 to 5 × 10 13 atoms / cm 2 , thereby forming the upper portion 11A of the element isolation region 11.

続いて、素子分離領域１１の上の開口部に（図示しない）より狭いレジスト膜を形成した後、Ｐ型不純物（例えば、ボロン）を５×１０１２乃至１×１０１４個／ｃｍ２の濃度でイオン注入することにより、素子分離領域１１の下部１１Ｂが形成される。 Subsequently, after forming a narrower resist film (not shown) in the opening above the element isolation region 11, a P-type impurity (for example, boron) is added at a concentration of 5 × 10 12 to 1 × 10 14 atoms / cm 2 . The lower portion 11B of the element isolation region 11 is formed by ion implantation.

図８（ａ）を参照すると、通常の方法により、画素形成領域４と周辺回路形成領域２０の中のそれぞれのトランジスタに対して、ポリシリコンからなるゲート電極２４および２４'が形成される。また、ＬＤＤ拡散層３５、３５'、３６および３６'にイオン注入が行われる。   Referring to FIG. 8A, gate electrodes 24 and 24 'made of polysilicon are formed for the respective transistors in the pixel formation region 4 and the peripheral circuit formation region 20 by a normal method. Further, ion implantation is performed on the LDD diffusion layers 35, 35 ′, 36 and 36 ′.

図８（ｂ）を参照すると、通常の方法により、ゲート電極２４および２４'の側壁にゲート側壁絶縁膜３７、３７'が形成される。また、高濃度拡散層３８、３８'、３９および３９'にイオン注入が行われる。   Referring to FIG. 8B, gate sidewall insulating films 37 and 37 ′ are formed on the sidewalls of the gate electrodes 24 and 24 ′ by a normal method. Further, ion implantation is performed on the high concentration diffusion layers 38, 38 ′, 39 and 39 ′.

図８（ｃ）を参照すると、通常の方法により、フォトセンサー部１６のＰ型電荷蓄積領域１５へのイオン注入が行われる。また、不純物の活性化アニールが行われる。   Referring to FIG. 8C, ions are implanted into the P-type charge accumulation region 15 of the photosensor unit 16 by a normal method. Further, impurity activation annealing is performed.

この後、必要に応じて、画素形成領域４に（図示しない）カラーフィルタやオンチップレンズ等が形成されて、固体撮像素子が製造される。   Thereafter, if necessary, a color filter (not shown), an on-chip lens, or the like is formed in the pixel formation region 4 to manufacture a solid-state imaging device.

ここで説明した工程は一例に過ぎず、各工程の順序はこれに限定されない。例えば、素子分離領域１１へのイオン注入は、上部１１Ａおよび下部１１Ｂの不純物が熱処理により横方向に拡散することを避けるために、なるべく後の工程で行われることが望ましい。すなわち、これにより、素子分離領域１１が高濃度・微細化されるため、素子間分離領域の寸法を縮小することができる。但し、各熱処理工程の前に素子分離領域１１へのイオン注入を行うことも可能である。より具体的には、素子分離領域１１へのイオン注入（図７（ｃ））は、（１）素子分離層１２の熱酸化工程（図６（ａ）の酸化膜６６形成）とその前の熱処理工程（図４（ｃ）のアニール）との間、（２）画素形成領域４のゲート酸化工程（図６（ｃ）のゲート酸化膜３１形成）の直前、（３）周辺回路形成領域２０のゲート酸化工程（図７（ｂ）のゲート酸化膜３２形成）の直前、（４）周辺回路形成領域２０のゲート酸化工程（図７（ｂ）のゲート酸化膜３２形成）とソース・ドレイン不純物の活性化アニール工程（図８（ｃ）の活性化アニール）との間、または、（５）フォトセンサー部１６のＰ型電荷蓄積領域１５へのイオン注入（図８（ｃ））と同一工程の、何れのタイミングで行ってもよい。   The steps described here are merely examples, and the order of the steps is not limited to this. For example, the ion implantation into the element isolation region 11 is desirably performed in a later process as much as possible in order to prevent impurities in the upper portion 11A and the lower portion 11B from diffusing in the lateral direction due to heat treatment. That is, as a result, the element isolation region 11 is highly concentrated and miniaturized, so that the size of the element isolation region can be reduced. However, it is also possible to perform ion implantation into the element isolation region 11 before each heat treatment step. More specifically, the ion implantation into the element isolation region 11 (FIG. 7C) is performed by (1) the thermal oxidation step of the element isolation layer 12 (formation of the oxide film 66 in FIG. 6A) and the previous step. (2) Immediately before the gate oxidation step (formation of the gate oxide film 31 in FIG. 6C) of the pixel formation region 4 and (3) the peripheral circuit formation region 20 during the heat treatment step (annealing in FIG. 4C). Immediately before the gate oxidation step (formation of gate oxide film 32 in FIG. 7B), (4) gate oxidation step in peripheral circuit formation region 20 (formation of gate oxide film 32 in FIG. 7B), and source / drain impurities Or the same step as (5) ion implantation into the P-type charge storage region 15 of the photosensor section 16 (FIG. 8C). These may be performed at any timing.

このように、本発明の実施の形態によれば、従来のＳＴＩ構造形成工程に対して、必要最小限の工程を付加することにより、周辺回路形成領域２０にはＳＴＩ構造による素子分離層２１を形成し、画素形成領域４には素子分離層１２と接合分離の素子分離領域１１とを形成することができる。すなわち、熱酸化による酸化膜６６を形成した後に、素子分離層１２に対応する部分以外の酸化膜６６をエッチング除去して、その残部を素子分離層１２とすることにより、従来よりも薄い素子分離層１２を、基板全面で高い膜厚精度で形成可能となる。その結果、ゲート電極２４の厚さより狭いゲート長においても、ゲート電極の厚さがゲート全幅に渡って均一化される結果、ゲート電極内の不純物濃度も均一化され、ゲート電極内の空乏化に起因するトランジスタ特性の劣化やばらつきが低減される。また、これにより、素子分離層１２の基板への埋め込みが皆無となり、素子分離部の周囲の半導体基体に結晶欠陥、ダメージ、界面準位が発生することが抑制され、これら結晶欠陥、ダメージ、界面準位に起因するノイズが低減することができる。   As described above, according to the embodiment of the present invention, the element isolation layer 21 having the STI structure is formed in the peripheral circuit forming region 20 by adding the necessary minimum steps to the conventional STI structure forming step. In the pixel formation region 4, the element isolation layer 12 and the junction isolation element isolation region 11 can be formed. That is, after forming the oxide film 66 by thermal oxidation, the oxide film 66 other than the part corresponding to the element isolation layer 12 is removed by etching, and the remaining part is used as the element isolation layer 12, thereby thinning the element isolation. The layer 12 can be formed with high film thickness accuracy over the entire surface of the substrate. As a result, even when the gate length is narrower than the thickness of the gate electrode 24, the thickness of the gate electrode is made uniform over the entire width of the gate. As a result, the impurity concentration in the gate electrode is also made uniform, resulting in depletion in the gate electrode. The resulting deterioration and variation in transistor characteristics are reduced. This also eliminates the need for embedding the element isolation layer 12 in the substrate and suppresses the generation of crystal defects, damage, and interface states in the semiconductor substrate around the element isolation portion. Noise due to the level can be reduced.

なお、本発明の実施の形態は本発明を具現化するための一例を示したものであり、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。   The embodiment of the present invention shows an example for embodying the present invention, and the present invention is not limited to this, and various modifications can be made without departing from the gist of the present invention. .

例えば、変形例として、ロジック部の動作速度を向上させるために、周辺回路形成領域２０のトランジスタのゲート絶縁膜に高誘電率材料（ｈｉｇｈ−ｋ材料）を使用し、ゲート電極を金属（メタル）によって構成することもできる。   For example, as a modification, in order to improve the operation speed of the logic part, a high dielectric constant material (high-k material) is used for the gate insulating film of the transistor in the peripheral circuit formation region 20, and the gate electrode is made of metal. Can also be configured.

図９（ａ）を参照すると、図８（ｃ）の工程を終えた半導体基板１０の表面に、プラズマＣＶＤ法によって絶縁膜７０を堆積させる。絶縁膜７０は、例えばＳｉＯ２により形成することができる。この絶縁膜７０の膜厚は、ゲート電極２４の高さより十分厚くする。続いて、ＣＭＰ技術により、堆積した絶縁膜７０をエッチングし、ゲート電極２４の上面を露出させる。 Referring to FIG. 9A, an insulating film 70 is deposited on the surface of the semiconductor substrate 10 after the process of FIG. 8C by the plasma CVD method. The insulating film 70 can be formed by, for example, SiO 2 . The thickness of the insulating film 70 is made sufficiently thicker than the height of the gate electrode 24. Subsequently, the deposited insulating film 70 is etched by CMP technique to expose the upper surface of the gate electrode 24.

図９（ｂ）を参照すると、リソグラフィー技術により画素形成領域４のトランジスタのゲート領域をレジスト７１で被覆した後、反応性イオンエッチングを行うことにより、周辺回路形成領域２０のトランジスタのゲート電極２４'がエッチング除去される。さらに、その下のゲート絶縁膜をフッ化水素酸を含む溶液でエッチング除去することにより、チャネル領域のＳｉ基板が露出され、ゲート開口部７２が形成される。   Referring to FIG. 9B, after the gate region of the transistor in the pixel formation region 4 is covered with a resist 71 by a lithography technique, reactive ion etching is performed, so that the gate electrode 24 ′ of the transistor in the peripheral circuit formation region 20 is obtained. Are removed by etching. Further, the gate insulating film underneath is removed by etching with a solution containing hydrofluoric acid, whereby the Si substrate in the channel region is exposed and a gate opening 72 is formed.

図１０（ａ）および（ｂ）を参照すると、ｈｉｇｈ−ｋ層７３およびメタルゲート層７４が順次積層される。ｈｉｇｈ−ｋ層７３とメタルゲート層７４の組み合わせは、たとえばＨｉｇｈ−ｋ層７３をＨｆＯ２、メタルゲート層７４をＨｆＳｉ／ＴｉＮ／Ｗの積層膜とすることができる。 Referring to FIGS. 10A and 10B, a high-k layer 73 and a metal gate layer 74 are sequentially stacked. The combination of the high-k layer 73 and the metal gate layer 74 can be, for example, a stacked film of HfO 2 for the high-k layer 73 and HfSi / TiN / W for the metal gate layer 74.

図１０（ｃ）を参照すると、ＣＭＰ技術により、Ｈｉｇｈ−ｋ層７３とメタルゲート層７４をエッチングすることにより、これらがゲート開口部７２に埋め込まれ、周辺回路形成領域２０のトランジスタの基本構造が完成する。   Referring to FIG. 10C, the high-k layer 73 and the metal gate layer 74 are etched by CMP technique so that they are buried in the gate opening 72, and the basic structure of the transistor in the peripheral circuit formation region 20 is Complete.

この変形例によれば、画素形成領域４のトランジスタの雑音特性を劣化させることなく、周辺回路形成領域２０のトランジスタの電流駆動能力を上げることが可能となるため、周辺回路形成領域２０で行う画像信号処理を、より高速に、より低い消費電力で実行することが可能となる。   According to this modification, it is possible to increase the current drive capability of the transistors in the peripheral circuit formation region 20 without degrading the noise characteristics of the transistors in the pixel formation region 4, so that an image performed in the peripheral circuit formation region 20 can be increased. Signal processing can be executed at higher speed and with lower power consumption.

上述のように、本発明の実施の形態は本発明を具現化するための一例を示したものであり、以下に示すように特許請求の範囲における発明特定事項とそれぞれ対応関係を有するが、これに限定されるものではなく本発明の要旨を逸脱しない範囲において種々の変形を施すことができる。   As described above, the embodiment of the present invention is an example for embodying the present invention, and has a corresponding relationship with the invention-specific matters in the claims as described below. The present invention is not limited to this, and various modifications can be made without departing from the scope of the present invention.

すなわち、請求項１乃至４において、光電変換素子は例えばフォトダイオード２に対応する。また、信号電荷を読み出すトランジスタは例えば転送用トランジスタ３などに対応する。また、画素形成領域は例えば画素形成領域４に対応する。また、周辺回路形成領域は例えば周辺回路形成領域２０に対応する。また、第１の素子分離部は例えば素子分離層２１に対応する。また、素子分離領域は例えば素子分離領域１１に対応する。また、素子分離層は例えば素子分離層１２に対応する。また、第２の素子分離部は例えば素子分離領域１１および素子分離層１２に対応する。また、ゲート絶縁膜は例えばゲート酸化膜３１に対応する。   That is, in claims 1 to 4, the photoelectric conversion element corresponds to, for example, the photodiode 2. A transistor for reading out signal charges corresponds to, for example, the transfer transistor 3. The pixel formation area corresponds to, for example, the pixel formation area 4. The peripheral circuit formation region corresponds to, for example, the peripheral circuit formation region 20. The first element isolation portion corresponds to, for example, the element isolation layer 21. The element isolation region corresponds to the element isolation region 11, for example. The element isolation layer corresponds to the element isolation layer 12, for example. The second element isolation part corresponds to, for example, the element isolation region 11 and the element isolation layer 12. The gate insulating film corresponds to the gate oxide film 31, for example.

また、請求項３および４において、絶縁膜を形成する工程は例えば図６（ａ）の工程に対応する。また、半導体基体の表面を露出させる工程は例えば図６（ｂ）の工程に対応する。また、ゲート酸化膜を形成する工程は例えば図６（ｃ）の工程に対応する。   Further, in the third and fourth aspects, the step of forming the insulating film corresponds to the step of FIG. Further, the step of exposing the surface of the semiconductor substrate corresponds to the step of FIG. 6B, for example. Further, the step of forming the gate oxide film corresponds to the step of FIG.

また、請求項４において、素子分離領域へ不純物を注入する工程は例えば図７（ｃ）の工程に対応する。また、不純物を活性化熱処理する工程は例えば図８（ｃ）の工程に対応する。   Further, in claim 4, the step of implanting impurities into the element isolation region corresponds to, for example, the step of FIG. Further, the step of activating heat treatment of impurities corresponds to the step of FIG.

本発明の実施の形態における固体撮像素子の回路構成例を示す図である。It is a figure which shows the circuit structural example of the solid-state image sensor in embodiment of this invention. 本発明の実施の形態における固体撮像素子の断面図の一例を示す図である。It is a figure which shows an example of sectional drawing of the solid-state image sensor in embodiment of this invention. 本発明の実施の形態における素子分離層１２の製造工程における断面を示す拡大図である。It is an enlarged view which shows the cross section in the manufacturing process of the element separation layer 12 in embodiment of this invention. 本発明の実施の形態における固体撮像素子の製造方法の第１の工程を示す図である。It is a figure which shows the 1st process of the manufacturing method of the solid-state image sensor in embodiment of this invention. 本発明の実施の形態における固体撮像素子の製造方法の第２の工程を示す図である。It is a figure which shows the 2nd process of the manufacturing method of the solid-state image sensor in embodiment of this invention. 本発明の実施の形態における固体撮像素子の製造方法の第３の工程を示す図である。It is a figure which shows the 3rd process of the manufacturing method of the solid-state image sensor in embodiment of this invention. 本発明の実施の形態における固体撮像素子の製造方法の第４の工程を示す図である。It is a figure which shows the 4th process of the manufacturing method of the solid-state image sensor in embodiment of this invention. 本発明の実施の形態における固体撮像素子の製造方法の第５の工程を示す図である。It is a figure which shows the 5th process of the manufacturing method of the solid-state image sensor in embodiment of this invention. 本発明の実施の形態における固体撮像素子の製造方法の第６の工程を示す図である。It is a figure which shows the 6th process of the manufacturing method of the solid-state image sensor in embodiment of this invention. 本発明の実施の形態における固体撮像素子の製造方法の第７の工程を示す図である。It is a figure which shows the 7th process of the manufacturing method of the solid-state image sensor in embodiment of this invention. ＳＴＩ構造を有する従来技術を示す図である。It is a figure which shows the prior art which has STI structure. ＳＴＩ構造と接合分離構造とを組合せた従来技術を示す図である。It is a figure which shows the prior art which combined STI structure and junction isolation | separation structure. 図１２の従来技術の接合分離構造を示す図である。It is a figure which shows the joining separation structure of the prior art of FIG. 従来技術の問題点を説明するための図である。It is a figure for demonstrating the problem of a prior art.

符号の説明Explanation of symbols

１ 画素セル
２ フォトダイオード
３ 転送用トランジスタ
４ 画素形成領域
５ 選択回路
６ 出力回路
７ リセット用トランジスタ
８ アンプトランジスタ
９ 画像処理回路
１０ 半導体基板
１１ 素子分離領域
１２ 素子分離層
１３ 絶縁膜
１４ Ｎ型電荷蓄積領域
１５ Ｐ型電荷蓄積領域
１６ フォトセンサー部
２０ 周辺回路形成領域
２１ 素子分離層
２２、２７ チャネル層
２３ ゲート絶縁膜
２４ ゲート電極
２５、２９ Ｎ型ソース拡散層
２５'、２９' Ｎ型ドレイン拡散層
２６ Ｎ型チャネルトランジスタ
３１、３２ ゲート酸化膜
３５、３６ ＬＤＤ拡散層
３７ ゲート側壁絶縁膜
３８、３９ 高濃度拡散層
６１ シリコン酸化膜
６２ シリコン窒化膜
６３ 溝
６４、６５ シリコン酸化膜
６６ 酸化膜
７０ 絶縁膜
７１ レジスト
７２ ゲート開口部
７３ Ｈｉｇｈ−ｋ層
７４ メタルゲート層 DESCRIPTION OF SYMBOLS 1 Pixel cell 2 Photodiode 3 Transfer transistor 4 Pixel formation area 5 Selection circuit 6 Output circuit 7 Reset transistor 8 Amplifier transistor 9 Image processing circuit 10 Semiconductor substrate 11 Element isolation area 12 Element isolation layer 13 Insulating film 14 N-type charge accumulation Region 15 P-type charge accumulation region 16 Photosensor portion 20 Peripheral circuit formation region 21 Element isolation layer 22, 27 Channel layer 23 Gate insulating film 24 Gate electrode 25, 29 N-type source diffusion layer 25 ′, 29 ′ N-type drain diffusion layer 26 N-type channel transistor 31, 32 Gate oxide film 35, 36 LDD diffusion layer 37 Gate sidewall insulating film 38, 39 High concentration diffusion layer 61 Silicon oxide film 62 Silicon nitride film 63 Groove 64, 65 Silicon oxide film 66 Oxide film 70 Insulation Film 71 Resist 72 Gate opening Part 73 High-k layer 74 Metal gate layer

Claims (4)

光電変換素子および前記光電変換素子から信号電荷を読み出すトランジスタを含む画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成される固体撮像素子であって、
前記周辺回路形成領域は、前記半導体基体に絶縁層が埋め込まれて成る第１の素子分離部を備え、
前記画素形成領域は、前記半導体基体内に形成された素子分離領域と前記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部を備え、
前記画素形成領域の前記トランジスタのゲート絶縁膜は、前記素子分離層に対応する部分以外を除去することによって露出した前記半導体基体の表面に形成されている
ことを特徴とする固体撮像素子。 A pixel formation region including a photoelectric conversion element and a transistor for reading signal charges from the photoelectric conversion element, and a peripheral circuit formation region are solid-state imaging elements formed on the same semiconductor substrate,
The peripheral circuit forming region includes a first element isolation portion formed by embedding an insulating layer in the semiconductor substrate,
The pixel formation region includes a second element isolation portion including an element isolation region formed in the semiconductor substrate and an element isolation layer protruding upward from the semiconductor substrate.
A solid-state imaging device, wherein a gate insulating film of the transistor in the pixel formation region is formed on a surface of the semiconductor substrate exposed by removing a portion other than a portion corresponding to the element isolation layer. 前記素子分離層は、酸化膜から成り、厚さが１０ｎｍ乃至３０ｎｍであることを特徴とする請求項１記載の固体撮像素子。   The solid-state imaging device according to claim 1, wherein the element isolation layer is made of an oxide film and has a thickness of 10 nm to 30 nm. 光電変換素子および前記光電変換素子から信号電荷を読み出すトランジスタを含む画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成される固体撮像素子において、前記周辺回路形成領域が前記半導体基体に絶縁層が埋め込まれて成る第１の素子分離部を備え、前記画素形成領域が前記半導体基体内に形成された素子分離領域と前記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部を備える固体撮像素子の製造方法であって、
前記半導体基体上に前記素子分離層となる絶縁膜を形成する工程と、
前記素子分離層に対応する部分以外の領域で前記絶縁膜を除去して前記半導体基体の表面を露出させる工程と、
前記露出した基体表面にゲート酸化膜を形成する工程と
を備えることを特徴とする固体撮像素子の製造方法。 In a solid-state imaging device in which a pixel forming region including a photoelectric conversion element and a transistor for reading signal charges from the photoelectric conversion device and a peripheral circuit forming region are formed on the same semiconductor substrate, the peripheral circuit forming region is the semiconductor substrate A first element isolation portion having an insulating layer embedded therein, wherein the pixel formation region is formed of an element isolation region formed in the semiconductor substrate and an element isolation layer protruding upward from the semiconductor substrate. A method for manufacturing a solid-state imaging device including the element separation unit of
Forming an insulating film to be the element isolation layer on the semiconductor substrate;
Removing the insulating film in a region other than the portion corresponding to the element isolation layer to expose the surface of the semiconductor substrate;
And a step of forming a gate oxide film on the exposed substrate surface. 光電変換素子および前記光電変換素子から信号電荷を読み出すトランジスタを含む画素形成領域と、周辺回路形成領域とが、同一の半導体基体に形成される固体撮像素子において、前記周辺回路形成領域が前記半導体基体に絶縁層が埋め込まれて成る第１の素子分離部を備え、前記画素形成領域が前記半導体基体内に形成された素子分離領域と前記半導体基体から上方に突出した素子分離層とから成る第２の素子分離部を備える固体撮像素子の製造方法であって、
前記第１の素子分離部を形成する工程と、
前記半導体基体上に前記素子分離層となる絶縁膜を形成する工程と、
前記素子分離層に対応する部分以外の領域で前記絶縁膜を除去して前記半導体基体の表面を露出させる工程と、
前記露出した基体表面にゲート酸化膜を形成する工程と、
前記トランジスタのソースおよびドレイン領域における不純物を活性化熱処理する工程とを備え、
前記素子分離領域へ不純物を注入する工程を、前記第１の素子分離部を形成する工程と前記トランジスタのソースおよびドレイン領域における不純物を活性化熱処理する工程との間の何れかにおいて行うことを特徴とする固体撮像素子の製造方法。 In a solid-state imaging device in which a pixel forming region including a photoelectric conversion element and a transistor for reading signal charges from the photoelectric conversion device and a peripheral circuit forming region are formed on the same semiconductor substrate, the peripheral circuit forming region is the semiconductor substrate A first element isolation portion having an insulating layer embedded therein, wherein the pixel formation region is formed of an element isolation region formed in the semiconductor substrate and an element isolation layer protruding upward from the semiconductor substrate. A method for manufacturing a solid-state imaging device including the element separation unit of
Forming the first element isolation portion;
Forming an insulating film to be the element isolation layer on the semiconductor substrate;
Removing the insulating film in a region other than the portion corresponding to the element isolation layer to expose the surface of the semiconductor substrate;
Forming a gate oxide film on the exposed substrate surface;
Activating heat treatment of impurities in the source and drain regions of the transistor,
The step of injecting the impurity into the element isolation region is performed either between the step of forming the first element isolation portion and the step of activating heat treatment of the impurity in the source and drain regions of the transistor. A method for manufacturing a solid-state imaging device.
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