KR100467450B1 - Plasma display panel and driving apparatus and method thereof - Google Patents
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Abstract
본 발명에 따른 플라즈마 디스플레이 패널의 구동 장치는 그 접점이 패널 캐패시터의 일단에 연결되는 제1 및 제2 스위칭 소자와 충방전부를 포함한다.The driving apparatus for a plasma display panel according to the present invention includes first and second switching elements and a charge / discharge unit whose contacts are connected to one end of a panel capacitor.
충방전부는 제1 스위칭 소자에 전기적으로 연결되는 제1 및 제2 인덕터를 포함하여, 패널 캐패시터의 양단 전압이 어드레스 전압을 유지하고 있는 동안 전류를 부스팅하여 제1 인덕터에 에너지를 저장하고 제1 인덕터에 저장된 에너지를 이용하여 패널 캐패시터의 양단 전압을 접지 전압으로 바꾸고, 패널 캐패시터가 접지 전압을 유지하고 있는 동안 전류를 부스팅하여 제2 인덕터에 에너지를 저장하고 제2 인덕터에 저장된 에너지를 이용하여 패널 캐패시터의 양단 전압을 어드레스 전압으로 바꾼다.The charging and discharging unit includes first and second inductors electrically connected to the first switching element, thereby boosting current to store energy in the first inductor while boosting current while the voltage across the panel capacitor maintains the address voltage. The energy stored in the capacitor converts the voltage across the panel capacitor to the ground voltage, boosts the current to store energy in the second inductor while the panel capacitor maintains the ground voltage, and uses the energy stored in the second inductor to save the panel capacitor. Change the voltage at both ends to the address voltage.
Description
본 발명은 플라즈마 디스플레이 패널(plasma display panel, PDP)과 그 구동 장치 및 구동 방법에 관한 것으로, 특히 플라즈마 디스플레이 발광에 직접 기여하는 전력 회수 회로 및 그 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plasma display panel (PDP), a driving device thereof, and a driving method thereof. More particularly, the present invention relates to a power recovery circuit and a driving method thereof that directly contribute to plasma display light emission.
최근 액정 표시 장치(liquid crystal display, LCD), 전계 방출 표시 장치(field emission display, FED), PDP 등의 평면 표시 장치가 활발히 개발되고 있다. 이들 평면 표시 장치 중에서 PDP는 다른 평면 표시 장치에 비해 휘도 및 발광효율이 높으며 시야각이 넓다는 장점이 있다. 따라서, PDP가 40인치 이상의 대형 표시 장치에서 종래의 음극선관(cathode ray tube, CRT)을 대체할 표시 장치로서 각광받고 있다.Recently, flat display devices such as a liquid crystal display (LCD), a field emission display (FED), and a PDP have been actively developed. Among these flat panel display devices, PDPs have advantages of higher luminance and luminous efficiency and wider viewing angles than other flat panel display devices. Therefore, the PDP is in the spotlight as a display device to replace a conventional cathode ray tube (CRT) in a large display device of 40 inches or more.
PDP는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 평면 표시 장치로서, 그 크기에 따라 수십에서 수백 만개 이상의 화소가 매트릭스 형태로 배열되어 있다. 이러한 PDP는 인가되는 구동 전압 파형의 형태와 방전 셀의 구조에 따라 직류형(DC형)과 교류형(AC형)으로 구분된다.PDPs are flat display devices that display characters or images using plasma generated by gas discharge, and dozens to millions or more of pixels are arranged in a matrix according to their size. Such PDPs are classified into a direct current type (DC type) and an alternating current type (AC type) according to the shape of the driving voltage waveform applied and the structure of the discharge cell.
직류형 PDP는 전극이 방전 공간에 그대로 노출되어 있어서 전압이 인가되는 동안 전류가 방전 공간에 그대로 흐르게 되며, 이를 위해 전류 제한을 위한 저항을 만들어 주어야 하는 단점이 있다. 반면 교류형 PDP에서는 전극을 유전체층이 덮고 있어 자연스러운 캐패시턴스 성분의 형성으로 전류가 제한되며 방전시 이온의 충격으로부터 전극이 보호되므로 직류형에 비해 수명이 길다는 장점이 있다.In the DC-type PDP, since the electrode is exposed to the discharge space as it is, current flows in the discharge space while voltage is applied, and there is a disadvantage in that a resistance for current limitation must be made for this purpose. On the other hand, in the AC type PDP, the electrode covers the dielectric layer, so the current is limited by the formation of a natural capacitance component, and the electrode is protected from the impact of ions during discharge.
일반적으로 AC형 PDP의 구동 방법은 리셋(초기화) 기간, 기록(어드레싱) 기간, 유지 기간, 소거 기간으로 구성된다.In general, the driving method of the AC type PDP includes a reset (initialization) period, a write (addressing) period, a sustain period, and an erase period.
리셋 기간은 셀에 어드레싱 동작이 원할히 수행되도록 하기 위해 각 셀의 상태를 초기화시키는 기간이며, 기록 기간은 패널에서 켜지는 셀과 켜지지 않는 셀을 선택하여 켜지는 셀(어드레싱된 셀)에 벽전하를 쌓아두는 동작을 수행하는 기간이다. 유지 기간은 어드레싱된 셀에 실제로 화상을 표시하기 위한 방전을 수행하는 기간이며, 소거 기간은 셀의 벽전하를 감소시켜 유지 방전을 종료시키는 기간이다.The reset period is a period of initializing the state of each cell in order to smoothly perform an addressing operation on the cell, and the write period is a wall charge on a cell (addressed cell) that is turned on by selecting a cell that is turned on and a cell that is not turned on. This is the period during which the stacking operation is performed. The sustain period is a period in which discharge for actually displaying an image is performed on the addressed cell, and the erase period is a period in which the wall discharge of the cell is reduced to end the sustain discharge.
AC형 PDP는 그 어드레싱을 위한 어드레스 전극이 용량성 부하로 작용하기 때문에 어드레스 전극에 대한 캐패시턴스가 존재하며, 어드레싱을 위한 파형을 인가하기 위해서는 어드레싱을 위한 전력 이외에 무효 전력이 필요하다. 이런 무효 전력을 회수하여 재사용하는 회로를 전력 회수 회로라고 한다.In the AC type PDP, since the address electrode for addressing acts as a capacitive load, capacitance is present for the address electrode, and reactive power is required in addition to the addressing power to apply the waveform for addressing. A circuit for recovering and reusing such reactive power is called a power recovery circuit.
이하, 종래의 AC형 PDP의 전력 회수 회로와 그 구동 방법에 대하여 설명한다.Hereinafter, a power recovery circuit of a conventional AC PDP and a driving method thereof will be described.
도 11 및 도 12는 종래의 전력 회수 회로와 그 동작 파형을 나타내는 도면이다.11 and 12 are diagrams showing a conventional power recovery circuit and its operation waveform.
도 11에 도시한 바와 같이, L.F. Weber에 의해 제안된 전력 회수 회로(미국 특허 번호 4,866,349 및 5,081,400)는 교류형 플라즈마 디스플레이 패널의 전력 회수 회로로서, 스위칭 소자(Ma, Mb, M1), 다이오드(D1, D2, D3, D4), 인덕터(L1) 및 전력 회수용 캐패시터(C1)로 구성되는 전력 회수부와, 직렬로 연결된 두 개의 스위칭 소자(AH, AL)로 구성되는 어드레스부를 포함한다.As shown in FIG. 11, the power recovery circuits proposed by LF Weber (US Pat. Nos. 4,866,349 and 5,081,400) are power recovery circuits of an AC plasma display panel, and include switching elements (Ma, Mb, M1) and diodes (D1). And an power recovery unit consisting of D2, D3, and D4, an inductor L1, and a power recovery capacitor C1, and an address unit including two switching elements A H and A L connected in series.
전력 회수부의 두 개의 스위칭 소자(AH, AL) 사이의 접점에는 패널이 연결되며, 이 패널을 등가적으로 패널 캐패시터(Cp)로 가정할 수 있다.A panel is connected to the contact between the two switching elements A H and A L of the power recovery unit, and it can be assumed that the panel is equivalent to the panel capacitor Cp.
도 12에 도시한 바와 같이, 이와 같이 구성된 종래의 전력 회수 회로는 스위칭 소자(Ma, Mb, M1, AH, AL)의 스위칭 동작에 따라 4가지 모드로 동작하고, 스위칭 동작에 따라 패널 캐패시터 양단 전압(Vp)과 인덕터(L1)에 흐르는 전류(IL1)의 파형이 각각 나타나게 된다.As shown in FIG. 12, the conventional power recovery circuit configured as described above operates in four modes according to the switching operation of the switching elements Ma, Mb, M1, A H , and A L , and the panel capacitor according to the switching operation. Waveforms of the voltage Vp and the current I L1 flowing in the inductor L1 are shown.
모드 1 이전의 스위칭 소자(M1, AH)가 도통된 상태에서는 스위칭 소자(M1)-스위칭 소자(AH)-패널 캐패시터(Cp)로 전류 경로가 형성되어 패널 캐패시터(Cp)에는 어드레스 전압(Va)이 충전된 상태이다. 이 상태에서 t0 시점이 되면 스위칭 소자(M1)가 차단되고 스위칭 소자(Mb)가 도통되는 모드 1의 동작이 시작된다.In the state where the switching elements M1 and A H before the mode 1 are turned on, a current path is formed by the switching element M1-the switching element A H and the panel capacitor Cp, so that the address voltage Va) is charged. In this state, when the time t0 is reached, the operation of the mode 1 in which the switching element M1 is cut off and the switching element Mb is conducted is started.
모드 1의 구간(t0∼t1)에서는 전력 회수용 캐패시터(C1)-스위칭 소자(Mb)-다이오드(D2)-인덕터(L1)-스위칭 소자(AH)-패널 캐패시터(Cp)로 LC 공진 경로가 형성되어, 인덕터(L1)에는 전류가 흐르고 패널 캐패시터 양단 전압(Vp)은 접지 전압으로 감소한다. 이와 같이 하여 패널 캐패시터에 충전된 에너지를 전력 회수용 캐패시터(C1)로 회수한다.In the period t0 to t1 of the mode 1, the LC resonant path is performed by the power recovery capacitor C1, the switching element Mb, the diode D2, the inductor L1, the switching element A H , and the panel capacitor Cp. Is formed, current flows in the inductor L1, and the voltage Vp across the panel capacitor decreases to the ground voltage. In this way, the energy charged in the panel capacitor is recovered by the power recovery capacitor C1.
모드 1이 완료되면, 스위칭 소자(AH, Mb)가 차단되고 스위칭 소자(AL)가 도통되는 모드 2가 시작된다. 모드 2의 구간(t1∼t2)에서는 패널 캐패시터(Cp)-스위칭 소자(AL)로 전류 경로가 형성되어 패널 캐패시터 양단 전압(Vp)이 접지 전압으로 유지된다.When the mode 1 is completed, the mode 2 is started in which the switching elements A H and Mb are cut off and the switching elements A L are conducted. In the period t1 to t2 of the mode 2, a current path is formed through the panel capacitor Cp-switching element A L so that the voltage Vp across the panel capacitor is maintained at the ground voltage.
다음에 모드 2가 완료되기 전에 스위칭 소자(AL)가 차단되고, 스위칭 소자(AH) 및 스위칭 소자(Ma)가 차례로 도통되면서 모드 3이 시작된다. 모드 3의 구간(t2∼t3)에서는 전력 회수용 캐패시터(C1)-스위칭 소자(Ma)-다이오드(D1)-인덕터(L1)-스위칭 소자(AH)-패널 캐패시터(Cp)로 LC 공진 경로가 형성되어, 인덕터(L1)에는 전류가 흐르고 패널 캐패시터 양단 전압(Vp)은 어드레스 전압(Va)으로 증가한다. 이와 같이 하여 전력 회수용 캐패시터(C1)로 회수된 에너지로 다시 패널 캐패시터(Cp)를 충전한다.Next, before the mode 2 is completed, the switching element A L is cut off, and the mode 3 starts with the switching element A H and the switching element Ma conducting in turn. In the period t2 to t3 of the mode 3, the LC resonant path is performed by the power recovery capacitor C1-the switching element Ma-the diode D1-the inductor L1-the switching element A H -the panel capacitor Cp. Is formed, a current flows in the inductor L1, and the voltage Vp across the panel capacitor increases to the address voltage Va. In this way, the panel capacitor Cp is charged again with the energy recovered by the power recovery capacitor C1.
모드 3이 완료되면 스위칭 소자(Ma)가 차단되고 스위칭 소자(M1)가 도통되면서 모드 4가 시작된다. 모드 4의 구간(t3∼t4)에서는 스위칭 소자(M1)-스위칭 소자(AH)-패널 캐패시터(Cp)로 전류 경로가 형성되어 패널 캐패시터 양단 전압(Vp)은어드레스 전압으로 유지된다. 이 상태에서 스위칭 소자(M1)가 차단되고 스위칭 소자(Mb)가 다시 도통되면 모드 1의 동작으로 사이클이 반복된다.When the mode 3 is completed, the switching device Ma is cut off and the switching device M1 is turned on, and the mode 4 starts. In the periods t3 to t4 of the mode 4, a current path is formed by the switching element M1-the switching element A H -the panel capacitor Cp so that the voltage across the panel capacitor Vp is maintained at the address voltage. In this state, when the switching element M1 is cut off and the switching element Mb becomes conductive again, the cycle is repeated in the operation of mode 1.
그런데 이와 같은 종래의 전력 회수 회로에서는 회수 과정 중 스위칭 소자의 도통 손실이나 스위칭 손실 등 회로 자체의 손실이 존재하기 때문에 에너지를 100% 회수하지 못하는 문제점이 있다. 이로 인하여 어드레스 전압을 원하는 전압(Va)까지 올리지 못하거나 접지 전압까지 내리지 못하게 되어, 서스테인 유지 방전 구간에서 서스테인 스위칭 소자들이 하드-스위칭을 하게 되어 전력 손실이 발생하는 문제점이 있다. 또한 어드레스 전압의 상승 시간 및 하강 시간이 길어져서 어드레싱 속도가 느려지는 문제점이 있다.However, such a conventional power recovery circuit has a problem in that it cannot recover 100% of energy because there is a loss of the circuit itself such as a conduction loss or a switching loss of the switching element during the recovery process. As a result, the address voltage cannot be raised to the desired voltage Va or lowered to the ground voltage, so that the sustain switching elements are hard-switched in the sustain sustain discharge period, thereby causing power loss. In addition, there is a problem in that the addressing speed is slowed down due to an increase in the rise time and the fall time of the address voltage.
이와 같은 문제점을 해결하기 위해 본 발명은 패널 전압의 상승 시간 및 하강 시간을 줄이는 것을 그 기술적 과제로 한다.In order to solve such a problem, the present invention is to reduce the rise time and fall time of the panel voltage as its technical problem.
또한 본 발명은 플라즈마 디스플레이 패널을 영전압 스위칭을 할 수 있도록 하는 것을 그 기술적 과제로 한다.In addition, an object of the present invention is to enable the zero voltage switching of the plasma display panel.
또한 본 발명은 패널 전압을 어드레스 전압으로 완전히 올리거나 접지 전압으로 완전히 내리는 것을 그 기술적 과제로 한다.In another aspect, the present invention is to raise the panel voltage to the address voltage or to the ground voltage completely.
도 1은 본 발명에 따른 플라즈마 디스플레이 패널을 나타내는 도면이다.1 is a view showing a plasma display panel according to the present invention.
도 2는 본 발명의 제1 실시예에 따른 전력 회수 회로를 나타내는 회로도이다.2 is a circuit diagram showing a power recovery circuit according to a first embodiment of the present invention.
도 3a 내지 도 3e는 각각 본 발명의 제1 실시예에 따른 전력 회수 회로의 동작 모드인 모드 1 내지 모드 5를 나타내는 도면이다.3A to 3E are diagrams illustrating modes 1 to 5 which are operating modes of the power recovery circuit according to the first embodiment of the present invention, respectively.
도 4는 본 발명의 제1 실시예에 따른 전력 회수 회로에서의 동작 타이밍을 나타내는 도면이다.4 is a diagram showing the operation timing of the power recovery circuit according to the first embodiment of the present invention.
도 5는 발명의 제2 실시예에 따른 전력 회수 회로를 나타내는 회로도이다.5 is a circuit diagram illustrating a power recovery circuit according to a second embodiment of the present invention.
도 6a 내지 도 6e는 각각 본 발명의 제2 실시예에 따른 전력 회수 회로의 동작 모드인 모드 1 내지 모드 5를 나타내는 도면이다.6A to 6E are diagrams illustrating modes 1 to 5 which are operating modes of the power recovery circuit according to the second embodiment of the present invention, respectively.
도 7은 본 발명의 제2 실시예에 따른 전력 회수 회로에서의 동작 타이밍을 나타내는 도면이다.7 is a diagram showing the operation timing of the power recovery circuit according to the second embodiment of the present invention.
도 8은 본 발명의 제3 실시예에 따른 전력 회수 회로를 나타내는 회로도이다.8 is a circuit diagram showing a power recovery circuit according to a third embodiment of the present invention.
도 9a 내지 도 9e는 각각 모드 1 내지 모드 5에서의 동작을 나타내는 본 발명의 제3 실시예에 따른 전력 회수 회로의 동작 모드를 나타내는 도면이다.9A to 9E are diagrams showing an operation mode of the power recovery circuit according to the third embodiment of the present invention showing the operation in the modes 1 to 5, respectively.
도 10은 본 발명의 제3 실시예에 따른 전력 회수 회로에서의 동작 타이밍을 나타내는 도면이다.FIG. 10 is a diagram showing the operation timing of the power recovery circuit according to the third embodiment of the present invention. FIG.
도 11은 종래 기술에 따른 전력 회수 회로를 나타내는 회로도이다.11 is a circuit diagram showing a power recovery circuit according to the prior art.
도 12는 종래 기술에 따른 전력 회수 회로에서의 동작 타이밍을 나타내는 도면이다.12 is a view showing the operation timing in the power recovery circuit according to the prior art.
본 발명은 인덕터에 에너지를 축적하고 축적된 에너지를 이용하여 패널 캐패시터 양단 전압을 변화시킴으로써 이러한 과제를 달성한다.The present invention achieves this problem by accumulating energy in the inductor and using the accumulated energy to change the voltage across the panel capacitor.
본 발명의 첫 번째 특징에 따르면 복수의 어드레스 전극 및 어드레스 전극에교차하며 서로 쌍을 이루어 지그재그로 배열된 복수의 주사 전극과 유지 전극을 포함하며, 어드레스 전극과 주사 전극 사이 또는 주사 전극과 유지 전극 사이에 패널 캐패시터가 형성되는 패널을 구동하는 플라즈마 디스플레이 패널의 구동 장치가 제공된다.According to a first aspect of the present invention, a plurality of scan electrodes and sustain electrodes are arranged in pairs and arranged in a zigzag pair with a plurality of address electrodes and address electrodes, and between the address electrodes and the scan electrodes or between the scan electrodes and the sustain electrodes. A driving device of a plasma display panel for driving a panel on which a panel capacitor is formed is provided.
이 구동 장치는 제1 및 제2 캐패시터, 제1 내지 제6 스위칭 소자, 제1 및 제2 인덕터를 포함한다. 제1 및 제2 캐패시터는 제1 전압과 제2 전압 사이에 직렬로 연결되며, 제1 및 제2 스위칭 소자는 제1 및 제2 캐패시터의 접점에 병렬로 연결된다. 제3 및 제4 스위칭 소자는 제1 전압과 제2 전압 사이에 직렬로 연결되며, 제1 및 제2 인덕터는 제1 스위칭 소자와 제3 및 제4 스위칭 소자의 접점 사이 및 제2 스위칭 소자와 제3 및 제4 스위칭 소자의 접점 사이에 각각 전기적으로 연결된다. 제5 및 제6 스위칭 소자는 제3 및 제4 스위칭 소자의 접점과 제2 전압 사이에 직렬로 연결되며, 그 접점이 패널 캐패시터에 연결된다.The drive device includes first and second capacitors, first to sixth switching elements, and first and second inductors. The first and second capacitors are connected in series between the first voltage and the second voltage, and the first and second switching elements are connected in parallel to the contacts of the first and second capacitors. The third and fourth switching elements are connected in series between the first voltage and the second voltage, and the first and second inductors are connected between the first switching element and the contacts of the third and fourth switching elements and the second switching element. Electrically connected between the contacts of the third and fourth switching elements, respectively. The fifth and sixth switching elements are connected in series between the contacts of the third and fourth switching elements and the second voltage, and the contacts are connected to the panel capacitor.
본 발명의 두 번째 특징에 따르면 첫 번째 특징에 따른 구동 장치에서 제1 인덕터와 제2 전압 사이에 연결되는 제7 스위칭 소자, 및 제1 전압과 제1 인덕터 사이에 연결되는 제8 스위칭 소자를 더 포함하는 구동 장치가 제공된다.According to a second aspect of the present invention, in the driving apparatus according to the first aspect, a seventh switching element connected between the first inductor and the second voltage and an eighth switching element connected between the first voltage and the first inductor are further provided. A driving device is provided that includes.
본 발명의 세 번째 특징에 따른 구동 장치는 제1 내지 제5 스위칭 소자, 제1 내지 제3 다이오드, 및 인덕터를 포함한다. 제1 스위칭 소자는 제1 전압에 일단이 연결되며, 제1 다이오드는 제1 스위칭 소자의 타단과 제2 전압 사이에 연결된다. 제2 스위칭 소자는 제1 스위칭 소자와 제1 다이오드의 접점에 일단이 연결된다. 인덕터와 제3 스위칭 소자는 제1 스위칭 소자와 제1 다이오드의 접점과 제2 전압사이에 직렬로 전기적으로 연결된다. 제2 다이오드는 제2 스위칭 소자의 타단과 인덕터와 제3 스위칭 소자의 접점 사이에 연결되며, 제3 다이오드는 제1 전압과 제2 스위칭 소자의 타단 사이에 연결된다. 제4 및 제5 스위칭 소자는 제2 스위칭 소자의 타단과 제2 전압 사이에 직렬로 연결되며, 제4 및 제5 스위칭 소자의 접점에 패널 캐패시터가 연결된다.According to a third aspect of the present invention, a driving device includes first to fifth switching elements, first to third diodes, and an inductor. One end of the first switching element is connected to the first voltage, and the first diode is connected between the other end of the first switching element and the second voltage. One end of the second switching element is connected to a contact point of the first switching element and the first diode. The inductor and the third switching element are electrically connected in series between the contact point of the first switching element and the first diode and the second voltage. The second diode is connected between the other end of the second switching element and the contact of the inductor and the third switching element, and the third diode is connected between the first voltage and the other end of the second switching element. The fourth and fifth switching elements are connected in series between the other end of the second switching element and the second voltage, and a panel capacitor is connected to the contacts of the fourth and fifth switching elements.
본 발명의 네 번째 특징에 따른 구동 장치는 제1 및 제2 스위칭 소자와 충방전부를 포함한다. 제1 및 제2 스위칭 소자는 그 접점이 패널 캐패시터의 일단에 연결된다. 충방전부는 제1 스위칭 소자에 전기적으로 연결되는 제1 및 제2 인덕터를 포함하며, 패널 캐패시터의 양단 전압이 제1 전압을 유지하고 있는 동안 전류를 부스팅하여 제1 인덕터에 에너지를 저장하고 제1 인덕터에 저장된 에너지를 이용하여 패널 캐패시터의 양단 전압을 제2 전압으로 바꾸고, 패널 캐패시터가 제2 전압을 유지하고 있는 동안 전류를 부스팅하여 제2 인덕터에 에너지를 저장하고 제2 인덕터에 저장된 에너지를 이용하여 패널 캐패시터의 양단 전압을 상기 제1 전압으로 바꾼다.A driving device according to a fourth aspect of the present invention includes first and second switching elements and a charge and discharge unit. The first and second switching elements have their contacts connected to one end of the panel capacitor. The charging and discharging unit includes first and second inductors electrically connected to the first switching element, and boosts current while storing voltage in the first inductor while boosting current while the voltage across the panel capacitor maintains the first voltage. The energy stored in the inductor is used to change the voltage across the panel capacitor to the second voltage, while boosting the current while the panel capacitor maintains the second voltage to store energy in the second inductor and use the energy stored in the second inductor. The voltage at both ends of the panel capacitor is changed to the first voltage.
본 발명의 다섯 번째 특징에 따른 구동 장치는 제1 및 제2 스위칭 소자와 충방전부를 포함한다. 제1 및 제2 스위칭 소자는 접점이 패널 캐패시터의 일단에 연결된다. 충방전부는 제1 스위칭 소자에 전기적으로 연결되는 인덕터를 포함하며, 패널 캐패시터의 양단 전압이 제1 전압을 유지하고 있는 동안 전류를 부스팅하여 인덕터에 에너지를 저장하고 인덕터에 저장된 에너지를 이용하여 패널 캐패시터의 양단 전압을 제2 전압으로 바꾸고, 패널 캐패시터가 제2 전압을 유지하고 있는 동안 프리휠링되어 인덕터에 계속 저장되어 있는 에너지를 이용하여 패널 캐패시터의 양단 전압을 제1 전압으로 바꾼다.A driving device according to a fifth aspect of the present invention includes first and second switching elements and a charge and discharge unit. The first and second switching elements have contacts connected to one end of the panel capacitor. The charging and discharging unit includes an inductor electrically connected to the first switching element, and boosts current to store energy in the inductor while the voltage across the panel capacitor maintains the first voltage, and uses the energy stored in the inductor to save the panel capacitor. The voltage across both ends of is changed to the second voltage, and the voltage across the panel capacitor is changed to the first voltage using energy stored in the inductor while being freewheeled while the panel capacitor maintains the second voltage.
이때, 충방전부는 적어도 하나의 다이오드를 더 포함하는 것이 바람직하며, 이 다이오드는 양단이 각각 상기 인덕터의 양단에 전기적으로 연결되며 각각 상기 인덕터에 흐르는 전류를 프리휠링하도록 한다.In this case, the charging and discharging unit preferably further includes at least one diode, which diodes are electrically connected at both ends of the inductor, respectively, to freewheel the current flowing through the inductor.
본 발명의 여섯 번째 특징에 따르면 본 발명의 첫 번째 특징 또는 다섯 번째 특징에 따른 구동 장치를 포함하는 플라즈마 디스플레이 패널이 제공된다.According to a sixth aspect of the present invention, there is provided a plasma display panel comprising a driving device according to the first or fifth aspect of the present invention.
본 발명의 일곱 번째 특징에 따르면 플라즈마 디스플레이 패널을 구동하는 방법이 제공된다. 이 방법에 따르면, 먼저 패널 캐패시터 양단 전압이 제1 전압을 유지하고 있는 동안, 패널 캐패시터에 전기적으로 연결되어 있는 인덕터에 흐르는 전류를 부스팅하여 인덕터에 에너지를 저장한다. 인덕터에 저장된 에너지를 이용하여 패널 캐패시터 양단 전압을 제2 전압으로 바꾼다. 다음에 인덕터에 흐르는 전류를 프리휠링하고, 패널 캐패시터 양단 전압을 제2 전압으로 유지한다. 그리고 인덕터에 저장된 에너지를 이용하여 패널 캐패시터 양단 전압을 제1 전압으로 바꾼다. 다음에 패널 캐패시터 양단 전압을 제1 전압으로 유지하고, 인덕터에 저장된 에너지를 회수한다.According to a seventh aspect of the present invention, a method of driving a plasma display panel is provided. According to this method, first, while the voltage across the panel capacitor maintains the first voltage, the current flowing through the inductor electrically connected to the panel capacitor is boosted to store energy in the inductor. The energy stored in the inductor is used to change the voltage across the panel capacitor to the second voltage. Next, the current flowing through the inductor is freewheeled, and the voltage across the panel capacitor is maintained at the second voltage. The voltage across the panel capacitor is converted into the first voltage using the energy stored in the inductor. Next, the voltage across the panel capacitor is maintained at the first voltage, and energy stored in the inductor is recovered.
본 발명의 여덟 번째 특징에 따른 플라즈마 디스플레이 패널을 구동하는 방법에 따르면, 먼저 패널 캐패시터 양단 전압이 제1 전압을 유지하고 있는 동안, 패널 캐패시터의 일단에 전기적으로 연결되어 있는 제1 인덕터에 흐르는 전류를 부스팅하여 제1 인덕터에 에너지를 저장한다. 이 제1 인덕터에 저장된 에너지를 이용하여 패널 캐패시터 양단 전압을 제2 전압으로 바꾼다. 다음에 패널 캐패시터 양단 전압을 제2 전압으로 유지하면서 제1 인덕터에 저장된 에너지를 회수하고, 패널 캐패시터의 일단에 전기적으로 연결되어 있는 제2 인덕터에 흐르는 전류를 부스팅하여 제2 인덕터에 에너지를 저장한다. 그리고 제2 인덕터에 저장된 에너지를 이용하여 패널 캐패시터 양단 전압을 제1 전압으로 바꾸고, 다음에 패널 캐패시터 양단 전압을 제1 전압으로 유지하면서 제2 인덕터에 저장된 에너지를 회수한다.According to a method of driving a plasma display panel according to an eighth aspect of the present invention, first, while the voltage across the panel capacitor maintains the first voltage, current flowing through the first inductor electrically connected to one end of the panel capacitor is applied. Boost to store energy in the first inductor. The energy stored in the first inductor is used to change the voltage across the panel capacitor to the second voltage. Next, the energy stored in the first inductor is recovered while maintaining the voltage across the panel capacitor as the second voltage, and the current flowing through the second inductor electrically connected to one end of the panel capacitor is boosted to store energy in the second inductor. . The voltage stored across the panel capacitor is changed to the first voltage using the energy stored in the second inductor, and then the energy stored in the second inductor is recovered while the voltage across the panel capacitor is maintained at the first voltage.
이러한 본 발명의 첫 번째 내지 여덟 번째 특징에 따른 플라즈마 디스플레이 패널 및 그 구동 장치와 구동 방법에서 제1 전압은 어드레스 전압이며 제2 전압은 접지 전압인 것이 바람직하다.In the plasma display panel according to the first to eighth aspects of the present invention, the driving apparatus and the driving method thereof, the first voltage is an address voltage and the second voltage is a ground voltage.
그러면 도면을 참조하여 본 발명의 바람직한 실시예에 따른 플라즈마 디스플레이 패널과 그 구동 방법 및 구동 장치에 대하여 설명한다.Next, a plasma display panel, a driving method thereof, and a driving apparatus according to a preferred embodiment of the present invention will be described with reference to the drawings.
먼저, 도 1을 참조하여 본 발명에 따른 플라즈마 디스플레이 패널에 대하여 설명한다.First, a plasma display panel according to the present invention will be described with reference to FIG. 1.
도 1은 본 발명에 따른 플라즈마 디스플레이 패널을 나타내는 도면이다.1 is a view showing a plasma display panel according to the present invention.
도 1에 도시한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널은 플라즈마 패널(100), 어드레스 구동부(200), 주사·유지 구동부(300) 및 제어부(400)를 포함한다.As shown in FIG. 1, the plasma display panel according to the present invention includes a plasma panel 100, an address driver 200, a scan and sustain driver 300, and a controller 400.
플라즈마 패널(100)은 열 방향으로 배열되어 있는 다수의 어드레스 전극(A1~Am), 행 방향으로 지그재그로 배열되어 있는 다수의 주사전극(Y1~Yn) 및 유지전극(X1~Xn)을 포함한다.The plasma panel 100 includes a plurality of address electrodes A1 to Am arranged in a column direction, a plurality of scan electrodes Y1 to Yn arranged in a row direction, and a sustain electrode X1 to Xn. .
어드레스 구동부(200)는 제어부(200)로부터 어드레스 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 표시 데이터 신호를 각 어드레스 전극에 인가하며, 무효 전력을 회수하여 재사용하는 전력 회수 회로를 포함한다.The address driver 200 includes a power recovery circuit that receives an address driving control signal from the controller 200 and applies a display data signal for selecting a discharge cell to be displayed to each address electrode and recovers and reuses reactive power. do.
주사·유지 구동부(300)는 제어부(200)로부터 유지 방전 신호를 수신하여 주사 전극과 유지 전극에 유지 펄스 전압을 번갈아 입력함으로써 선택된 방전 셀에 대하여 유지 방전을 수행한다.The scan / hold driver 300 receives the sustain discharge signal from the controller 200 and alternately inputs a sustain pulse voltage to the scan electrode and the sustain electrode to perform sustain discharge on the selected discharge cell.
제어부(400)는 외부로부터 영상 신호를 수신하여 어드레스 구동 제어 신호와 유지 방전 신호를 생성하여 각각 어드레스 구동부(200)와 주사·유지 구동부(300)에 인가한다.The controller 400 receives an image signal from an external source, generates an address driving control signal and a sustain discharge signal, and applies them to the address driver 200 and the scan and sustain driver 300, respectively.
이하, 도 2 내지 도 4를 참조하여 어드레스 구동부(200)에 포함되어 있는 본 발명의 제1 실시예에 따른 전력 회수 회로(210)를 설명한다.Hereinafter, the power recovery circuit 210 according to the first embodiment of the present invention included in the address driver 200 will be described with reference to FIGS. 2 to 4.
도 2는 본 발명의 제1 실시예에 따른 전력 회수 회로를 나타내는 회로도이다.2 is a circuit diagram showing a power recovery circuit according to a first embodiment of the present invention.
도 2에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 전력 회수 회로(210)는 어드레스부(212) 및 충방전부(214)를 포함한다.As shown in FIG. 2, the power recovery circuit 210 according to the first embodiment of the present invention includes an address unit 212 and a charge / discharge unit 214.
어드레스부(212)는 어드레스 전압(Va) 및 접지 전압에 각각 연결되며 각각 바디 다이오드를 가지는 어드레스 스위칭 소자(AH, AL)를 포함한다. 어드레스 스위칭 소자가 서로 연결되는 부분에는 패널 캐패시터(Cp)가 형성되어 있으며, 패널 캐패시터(Cp)의 전압은 어드레스 스위칭 소자(AH, AL)의 스위칭 동작에 의해 어드레스전압(Va) 또는 접지 전압을 유지한다.The address unit 212 includes address switching elements A H and A L connected to the address voltage Va and the ground voltage, respectively, and each having a body diode. The panel capacitor Cp is formed at a portion where the address switching elements are connected to each other, and the voltage of the panel capacitor Cp is changed from the address voltage Va or the ground voltage by the switching operation of the address switching elements A H and A L. Keep it.
충방전부(214)는 스위칭 소자(M1, M2, M3, M4), 부스팅 인덕터(L1, L2), 전력 회수용 스위칭 소자(Ma, Mb) 및 캐패시터(Cr1, Cr2)를 포함한다. 스위칭 소자(M1, M2)는 어드레스 전압(Va)과 접지 전압 사이에 직렬로 전기적으로 연결되며, 스위칭 소자(M3, M4)는 스위칭 소자(M1, M2)와는 다른 경로로 어드레스 전압(Va)과 접지 전압 사이에 직렬로 전기적으로 연결된다. 이때, 스위칭 소자(M1, M2) 사이 및 스위칭 소자(M3, M4) 사이에는 각각 패널 캐패시터(Cp)로 공급되는 전류 경로 및 패널 캐패시터(Cp)로부터 회수되는 전류 경로를 설정하는 다이오드(D1, D2)가 더 포함될 수 있다.The charging and discharging unit 214 includes switching elements M1, M2, M3, and M4, boosting inductors L1 and L2, power recovery switching elements Ma and Mb, and capacitors Cr1 and Cr2. The switching elements M1 and M2 are electrically connected in series between the address voltage Va and the ground voltage, and the switching elements M3 and M4 are connected to the address voltage Va in a different path from the switching elements M1 and M2. It is electrically connected in series between the ground voltages. At this time, between the switching elements M1 and M2 and between the switching elements M3 and M4, diodes D1 and D2 for setting the current path supplied to the panel capacitor Cp and the current path recovered from the panel capacitor Cp, respectively. ) May be further included.
부스팅 인덕터(L1)는 스위칭 소자(M1, M2) 사이의 접점과 전력 회수용 스위칭 소자(Ma) 사이에 형성되어 있으며, 부스팅 인덕터(L2) 또한 스위칭 소자(M3, M4) 사이의 접점과 전력 회수용 스위칭 소자(Mb) 사이에 형성되어 있다. 캐패시터(Cr1, Cr2)는 어드레스 전압(Va)과 접지 전압 사이에 직렬로 연결되어 있으며, 캐패시터(Cr1, Cr2) 사이의 접점에 전력 회수용 스위칭 소자(Ma, Mb)가 연결되어 있다.The boosting inductor L1 is formed between the contacts between the switching elements M1 and M2 and the power recovery switching element Ma, and the boosting inductor L2 is also connected to the contacts between the switching elements M3 and M4. It is formed between the accommodating switching elements Mb. The capacitors Cr1 and Cr2 are connected in series between the address voltage Va and the ground voltage, and the switching elements Ma and Mb for power recovery are connected to the contacts between the capacitors Cr1 and Cr2.
다음에, 도 3a 내지 도 3e, 도 4를 참조하여 본 발명의 제1 실시예에 따른 플라즈마 디스플레이의 구동 방법에 대하여 설명한다.Next, a driving method of the plasma display according to the first embodiment of the present invention will be described with reference to FIGS. 3A to 3E and 4.
도 3a 내지 도 3e는 각각 모드 1 내지 모드 5에서의 동작을 나타내는 본 발명의 제1 실시예에 따른 전력 회수 회로의 동작 모드를 나타내는 도면이며, 도 4는 본 발명의 제1 실시예에 따른 전력 회수 회로에서의 동작 타이밍을 나타내는 도면이다.3A to 3E are diagrams showing an operation mode of the power recovery circuit according to the first embodiment of the present invention showing operation in modes 1 to 5, respectively, and FIG. 4 is a power diagram according to the first embodiment of the present invention. It is a figure which shows the operation timing in a collection | recovery circuit.
본 발명의 제1 실시예에서는 모드 1이 시작되기 전에 스위칭 소자(AH, M1)가 도통되어 있으며, 캐패시터(Cr1, Cr2)에는 각각 V1 및 V2(=Va-V1)의 전압이 충전되어 있다고 가정한다. 그리고 인덕터(L1, L2)의 인덕턴스가 각각 L1 및 L2라고 가정한다.In the first embodiment of the present invention, the switching elements A H and M1 are conducted before the mode 1 starts, and the capacitors Cr1 and Cr2 are charged with voltages of V1 and V2 (= Va-V1), respectively. Assume It is assumed that the inductances of the inductors L1 and L2 are L1 and L2, respectively.
① 모드 1(t0 내지 t1)① Mode 1 (t0 to t1)
도 3a와 도 4의 t0 내지 t1 구간을 참조하여 모드 1에서의 동작을 설명한다.An operation in mode 1 will be described with reference to the sections t0 to t1 in FIGS. 3A and 4.
모드 1 구간(t0∼t1)에서는 스위칭 소자(AH, M1)가 도통된 상태에서 스위칭 소자(M3, Mb)가 도통된다. 스위칭 소자(AH, M1)가 도통된 상태에서는 스위칭 소자(M1)-스위칭 소자(AH)-패널 캐패시터(Cp)로 도 3a에 도시한 바와 같이 전류 경로(30)가 형성되어 패널 캐패시터(Cp)에는 어드레스 전압(Va)이 충전되어 있는 상태이다. 여기서 스위칭 소자(M3, Mb)가 도통되면 스위칭 소자(M3)-인덕터(L2)-스위칭 소자(Mb)-캐패시터(Cr1)로 다른 전류 경로(31)가 형성된다. 이 전류 경로에 의해 인덕터(L2)에 흐르는 전류(IL2)는 도 4에 도시한 바와 같이 (Va-V1)/L2의 기울기를 가지고 선형적으로 증가하게 되어 인덕터(L2)에는 에너지가 축적된다.In the mode 1 section t0 to t1, the switching elements M3 and Mb are turned on while the switching elements A H and M1 are turned on. In the state where the switching elements A H and M1 are conducted, the current path 30 is formed as the switching element M1-the switching element A H -panel capacitor Cp as shown in FIG. Cp) is in a state where the address voltage Va is charged. Here, when the switching elements M3 and Mb become conductive, another current path 31 is formed by the switching element M3, the inductor L2, the switching element Mb, and the capacitor Cr1. The current I L2 flowing through the inductor L2 by this current path increases linearly with a slope of (Va-V1) / L2 as shown in FIG. 4, so that energy is accumulated in the inductor L2. .
② 모드 2(t1 내지 t2)② Mode 2 (t1 to t2)
도 3b와 도 4의 t1 내지 t2 구간을 참조하여 모드 2에서의 동작을 설명한다.An operation in mode 2 will be described with reference to the sections t1 to t2 in FIGS. 3B and 4.
모드 2 구간(t1∼t2)에서는 스위칭 소자(Mb)가 도통된 상태에서 스위칭소자(AH, M1, M3)가 차단된다. 그러면 도 3b에 도시한 바와 같이 패널 캐패시터(Cp)-스위칭 소자(AH)의 바디 다이오드-인덕터(L2)-스위칭 소자(Mb)-캐패시터(Cr1)로 전류 경로(32)가 형성된다. 이때, 인덕터(L2)와 패널 캐패시터(Cp)에 의해 공진 전류가 흐르게 되어 패널 캐패시터(Cp) 양단 전압(Vp)이 어드레스 전압(Va)에서 접지 전압으로 하강하게 된다.In the mode 2 section t1 to t2, the switching elements A H , M1, and M3 are cut off while the switching element Mb is turned on. Then, as illustrated in FIG. 3B, the current path 32 is formed by the body diode-inductor L2-switching element Mb-capacitor Cr1 of the panel capacitor Cp-switching element A H. At this time, a resonant current flows through the inductor L2 and the panel capacitor Cp so that the voltage Vp across the panel capacitor Cp falls from the address voltage Va to the ground voltage.
이와 같은 패널 캐패시터에 충전된 전압을 방전하는 과정은 인덕터(L2)에 축적된 에너지에 의해 빨리 진행될 수 있다. 즉, 패널 캐패시터(Cp) 양단 전압(Vp)의 하강 시간(t2-t1)이 감소하게 된다. 또한 회로의 기생 성분 등이 있는 실제의 경우에도 인덕터(L2)에 저장된 에너지에 의해 패널 캐패시터(Cp)의 양단 전압은 접지 전압까지 완전히 감소할 수 있다.The process of discharging the voltage charged in the panel capacitor may proceed quickly by the energy accumulated in the inductor (L2). That is, the fall time t2-t1 of the voltage Vp across the panel capacitor Cp decreases. In addition, even in a case where there is a parasitic component of the circuit or the like, the voltage stored in the inductor L2 may completely reduce the voltage across the panel capacitor Cp to the ground voltage.
③ 모드 3(t2 내지 t3)③ Mode 3 (t2 to t3)
도 3c와 도 4의 t2 내지 t3 구간을 참조하여 모드 3에서의 동작을 설명한다.An operation in mode 3 will be described with reference to the sections t2 to t3 in FIGS. 3C and 4.
모드 3 구간(t2∼t3)에서는 스위칭 소자(Mb)가 도통된 상태에서 먼저 스위칭 소자(M4)와 스위칭 소자(AL)가 차례로 도통된다.In the mode 3 section t2 to t3, the first switching element M4 and the first switching element A L are sequentially conducted while the switching element Mb is in a conductive state.
t=t2에서 패널 캐패시터 양단 전압(Vp)이 접지 전압이 되면 스위칭 소자(M4)의 바디 다이오드가 도통하게 된다. 이때, 스위칭 소자(M4)를 도통시키면 스위칭 소자(M4)의 드레인-소스 사이의 전압이 0 전압인 상태에서 도통하게 되므로, 즉 스위칭 소자(M4)가 영전압 스위칭을 하기 때문에, 스위칭 소자(M4)의 턴온 스위칭 손실이 발생하지 않는다. 그리고 인덕터(L2)에 저장된 에너지에 의해 스위칭소자(M4)가 회로의 기생 성분이 있는 경우에도 영전압 스위칭을 할 수 있다.When the voltage Vp across the panel capacitor becomes the ground voltage at t = t2, the body diode of the switching element M4 becomes conductive. At this time, when the switching element M4 is conducted, since the voltage between the drain and the source of the switching element M4 is at 0 voltage, the conduction is conducted. That is, since the switching element M4 performs zero voltage switching, the switching element M4 Turn-on switching losses do not occur. In addition, zero voltage switching can be performed even when the switching element M4 has a parasitic component of the circuit due to the energy stored in the inductor L2.
이와 같이 스위칭 소자(M4)가 도통되면 도 3c에 도시한 바와 같이 패널 캐패시터(Cp)-스위칭 소자(AH)의 바디 다이오드-스위칭 소자(M4)로 전류 경로(33)가 형성되어 패널 캐패시터(Cp) 양단 전압(Vp)을 접지 전압으로 유지한다. 또한 스위칭 소자(AL)가 도통되면 패널 캐패시터(Cp)-스위칭 소자(AL)로 전류 경로(34)가 형성되어 패널 캐패시터(Cp) 양단 전압(Vp)을 접지 전압으로 유지한다.When the switching element M4 is conducted in this manner, as shown in FIG. 3C, the current path 33 is formed by the body diode-switching element M4 of the panel capacitor Cp-switching element A H to form a panel capacitor ( Cp) Keep the voltage at both ends (Vp) at ground voltage. In addition, when the switching element A L is conducted, a current path 34 is formed by the panel capacitor Cp-switching element A L to maintain the voltage Vp across the panel capacitor Cp as the ground voltage.
또한 스위칭 소자(M4)의 바디 다이오드-인덕터(L2)-스위칭 소자(Mb)-캐패시터(Cr1)로 다른 전류 경로(35)가 형성된다. 이 전류 경로(35)에 의해 인덕터(L2)에 흐르는 전류(IL2)가 (-V1/L2)의 기울기를 가지고 선형적으로 0까지 감소하게 된다. 즉, 인던터(L2)에 저장된 에너지는 스위칭 소자(Mb)를 통하여 캐패시터(Cr1)로 회수된다.In addition, another current path 35 is formed by the body diode-inductor L2 -switching element Mb-capacitor Cr1 of the switching element M4. The current I L2 flowing through the inductor L2 by this current path 35 linearly decreases to zero with a slope of (-V1 / L2). That is, energy stored in the inductor L2 is recovered to the capacitor Cr1 through the switching element Mb.
다음에 스위칭 소자(Mb, AL, M4)가 도통된 상태에서 스위칭 소자(Ma, M2)가 도통된다. 그러면 캐패시터(Cr1)-스위칭 소자(Ma)-인덕터(L1)-스위칭 소자(M2)로 전류 경로(36)가 형성된다. 이 전류 경로(36)에 의해 인덕터(L1)에 흐르는 전류는 도 4에 도시한 바와 같이 V1/L1의 기울기를 가지고 선형적으로 증가하게 되어 인덕터(L1)에는 에너지가 축적된다.Next, the switching elements Ma and M2 are conducted while the switching elements Mb, A L and M4 are conducted. Then, the current path 36 is formed by the capacitor Cr1-switching element Ma-inductor L1-switching element M2. As shown in FIG. 4, the current flowing through the inductor L1 by the current path 36 increases linearly with the slope of V1 / L1, and energy is accumulated in the inductor L1.
다음에 모드 3이 끝나기 전에 스위칭 소자(Mb, AL)를 차례로 차단하고 스위칭 소자(AH)를 도통시킨다.Next, before the mode 3 ends, the switching elements Mb and A L are sequentially turned off and the switching elements A H are turned on.
④ 모드 4(t3 내지 t4)④ Mode 4 (t3 to t4)
도 3d와 도 4의 t3 내지 t4 구간을 참조하여 모드 4에서의 동작을 설명한다.An operation in mode 4 will be described with reference to the sections t3 to t4 of FIGS. 3D and 4.
모드 4 구간(t3∼t4)에서는 스위칭 소자(AH, Ma)가 도통된 상태에서 스위칭 소자(M2, M4)가 차단된다. 그러면 도 3d에 도시한 바와 같이 캐패시터(Cr1)-스위칭 소자(Ma)-인덕터(L1)-스위칭 소자(AH)-패널 캐패시터(Cp)로 전류 경로(37)가 형성된다. 이때, 인덕터(L1)와 패널 캐패시터(Cp)에 의해 공진 전류가 흐르게 되어 패널 캐패시터(Cp) 양단 전압(Vp)이 접지 전압에서 어드레스 전압(Va)으로 상승하게 된다.In the mode 4 section t3 to t4, the switching elements M2 and M4 are cut off while the switching elements A H and Ma are turned on. Then, as shown in FIG. 3D, the current path 37 is formed by the capacitor Cr1-switching element Ma-inductor L1-switching element A H -panel capacitor Cp. At this time, a resonant current flows through the inductor L1 and the panel capacitor Cp so that the voltage Vp across the panel capacitor Cp rises from the ground voltage to the address voltage Va.
이와 같은 패널 캐패시터에 전압을 충전하는 과정은 인덕터(L1)에 축적된 에너지에 의해 빨리 진행될 수 있다. 즉, 패널 캐패시터(Cp) 양단 전압(Vp)의 상승 시간(t4-t3)이 감소하게 된다. 또한 패널 캐패시터 양단 전압(Vp)은 인덕터(L1)에 축적된 에너지에 의해 회로의 기생 성분 등이 있는 경우에도 어드레스 전압(Va)까지 완전히 증가할 수 있다.The process of charging a voltage in the panel capacitor may proceed quickly by the energy accumulated in the inductor L1. That is, the rise time t4-t3 of the voltage Vp across the panel capacitor Cp is reduced. In addition, the voltage Vp across the panel capacitor may be fully increased to the address voltage Va even when there is a parasitic component of the circuit due to the energy accumulated in the inductor L1.
⑤ 모드 5(t4 내지 t5)⑤ Mode 5 (t4 to t5)
모드 5 구간(t4∼t5)에서는 스위칭 소자(AH, Ma)가 도통된 상태에서 스위칭 소자(M1)가 도통된다.In the mode 5 section t4 to t5, the switching element M1 is turned on while the switching elements A H and Ma are turned on.
t=t4에서 패널 캐패시터 양단 전압(Vp)이 어드레스 전압(Va)이 되면 스위칭 소자(M1)의 바디 다이오드가 도통하게 된다. 이때, 스위칭 소자(M1)를 도통시키면 스위칭 소자 (M1)의 드레인-소스 사이의 전압이 0 전압인 상태에서 도통하게 되므로, 즉 스위칭 소자(M1)가 영전압 스위칭을 하기 때문에, 스위칭 소자(M1)의 턴온 스위칭 손실이 발생하지 않는다.When t = t4, when the voltage Vp across the panel capacitor becomes the address voltage Va, the body diode of the switching element M1 becomes conductive. At this time, the conduction of the switching element M1 conducts in the state where the voltage between the drain and the source of the switching element M1 is 0 voltage, that is, since the switching element M1 performs zero voltage switching, the switching element M1 Turn-on switching losses do not occur.
이와 같이 스위칭 소자(M1)가 도통되면 도 3e에 도시한 바와 같이 스위칭 소자(M1)-스위칭 소자(AH)-패널 캐패시터(Cp)로 전류 경로(38)가 형성되어 패널 캐패시터(Cp) 양단 전압(Vp)을 어드레스 전압(Va)으로 유지한다. 또한 스위칭 소자(Ma)-인덕터(L1)-스위칭 소자(M1)의 바디 다이오드-캐패시터(Cr2)로 다른 전류 경로(39)가 형성된다. 이 전류 경로(39)에 의해 인덕터(L1)에 흐르는 전류(IL1)가 (-V2/L1)의 기울기를 가지고 선형적으로 0까지 감소하게 된다. 즉, 인덕터(L1)에 저장된 에너지는 스위칭 소자(M1)의 바디 다이오드를 통하여 캐패시터(Cr2)로 회수된다.When the switching element M1 is conducted in this manner, as shown in FIG. 3E, the current path 38 is formed by the switching element M1-the switching element A H -the panel capacitor Cp so that both ends of the panel capacitor Cp are formed. The voltage Vp is maintained at the address voltage Va. In addition, another current path 39 is formed by the body diode-capacitor Cr2 of the switching element Ma-inductor L1-switching element M1. The current I L1 flowing through the inductor L1 by this current path 39 decreases linearly to zero with a slope of (-V2 / L1). That is, the energy stored in the inductor L1 is recovered to the capacitor Cr2 through the body diode of the switching element M1.
이상에서 설명한 본 발명의 제1 실시예에 따르면 패널 캐패시터(Cp)에 전압을 충전(모드 4) 및 방전(모드 2)하기 전인 모드 3 및 모드 1에서 인덕터 전류를 부스팅하고, 이 부스팅된 에너지를 사용함으로써 패널 캐패시터(Cp) 양단을 어드레스 전압(Va)으로 빨리 올리거나 접지 전압으로 빨리 내릴 수 있으며, 회로의 기생 성분 등이 있는 경우에도 어드레스 전압으로 완전히 올리거나 접지 전압으로 완전히 내릴 수 있다. 또한 인덕터에 부스팅된 에너지는 모드 3 및 모드 5에서 회수되어 재사용될 수 있다.According to the first embodiment of the present invention described above, the inductor current is boosted in the mode 3 and the mode 1 before the panel capacitor Cp is charged (mode 4) and discharged (mode 2), and the boosted energy is boosted. By using it, both ends of the panel capacitor Cp can be quickly raised to the address voltage Va or quickly lowered to the ground voltage, and even if there is a parasitic component of the circuit, it can be fully raised to the address voltage or completely lowered to the ground voltage. Energy boosted in the inductor can also be recovered and reused in modes 3 and 5.
다음에 도 5, 도 6a 내지 도 6e, 도 7을 참조하여 본 발명의 제2 실시예에 따른 전력 회수 회로 및 본 발명의 제2 실시예에 따른 플라즈마 디스플레이의 구동방법에 대하여 설명한다.Next, a power recovery circuit according to a second embodiment of the present invention and a method of driving a plasma display according to a second embodiment of the present invention will be described with reference to FIGS. 5, 6A to 6E, and 7.
도 5는 발명의 제2 실시예에 따른 전력 회수 회로를 나타내는 회로도이다. 도 6a 내지 도 6e는 각각 모드 1 내지 모드 5에서의 동작을 나타내는 본 발명의 제2 실시예에 따른 전력 회수 회로의 동작 모드를 나타내는 도면이며, 도 7은 본 발명의 제2 실시예에 따른 전력 회수 회로에서의 동작 타이밍을 나타내는 도면이다.5 is a circuit diagram illustrating a power recovery circuit according to a second embodiment of the present invention. 6A to 6E are diagrams illustrating an operation mode of the power recovery circuit according to the second embodiment of the present invention showing the operation in the modes 1 to 5, respectively, and FIG. 7 is a power diagram according to the second embodiment of the present invention. It is a figure which shows the operation timing in a collection | recovery circuit.
도 5에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 전력 회수 회로(210)는 어드레스부(212) 및 충방전부(214)를 포함한다.As shown in FIG. 5, the power recovery circuit 210 according to the second embodiment of the present invention includes an address unit 212 and a charge / discharge unit 214.
어드레스부(212)는 제1 실시예에 다른 어드레스부(212)와 동일하므로 설명을 생략한다.Since the address unit 212 is the same as the other address unit 212 in the first embodiment, description thereof is omitted.
본 발명의 제2 실시예에 따른 충방전부(214)는 제1 실시예에 따른 충방전부(214)에서 2개의 스위칭 소자를 제거하여 구성되었다. 자세히 설명하면, 충방전부(214)는 스위칭 소자(M1, M2), 부스팅 인덕터(L1, L2), 전력 회수용 스위칭 소자(Ma, Mb) 및 캐패시터(Cr1, Cr2)를 포함한다. 스위칭 소자(M1, M2)는 어드레스 전압(Va)과 접지 전압 사이에 직렬로 전기적으로 연결되며, 스위칭 소자(M1, M2) 사이의 접점에 어드레스부(212)가 연결되어 있다.The charging and discharging unit 214 according to the second embodiment of the present invention is configured by removing two switching elements from the charging and discharging unit 214 according to the first embodiment. In detail, the charge / discharge unit 214 includes the switching elements M1 and M2, the boosting inductors L1 and L2, the power recovery switching elements Ma and Mb, and the capacitors Cr1 and Cr2. The switching elements M1 and M2 are electrically connected in series between the address voltage Va and the ground voltage, and the address unit 212 is connected to the contacts between the switching elements M1 and M2.
인덕터(L1)는 스위칭 소자(M1, M2) 사이의 접점과 전력 회수용 스위칭 소자(Ma) 사이에 형성되어 있으며, 인덕터(L2)는 스위칭 소자(M1, M2) 사이의 접점과 전력 회수용 스위칭 소자(Mb) 사이에 형성되어 있다. 인덕터(L1)와 스위칭 소자(Ma) 사이 및 인덕터(L2)와 스위칭 소자(Mb) 사이에는 각각 전류 경로를 설정하는 다이오드(D1, D2)가 더 포함될 수 있다. 캐패시터(Cr2, Cr1)는 어드레스 전압(Va)과 접지 전압 사이에 직렬로 연결되어 있으며, 캐패시터(Cr1, Cr2) 사이의 접점에 전력 회수용 스위칭 소자(Ma, Mb)가 연결되어 있다.The inductor L1 is formed between the contacts between the switching elements M1 and M2 and the power recovery switching element Ma, and the inductor L2 is the contact between the switching elements M1 and M2 and the power recovery switching. It is formed between the elements Mb. Diodes D1 and D2 for setting a current path may be further included between the inductor L1 and the switching element Ma and between the inductor L2 and the switching element Mb. The capacitors Cr2 and Cr1 are connected in series between the address voltage Va and the ground voltage, and the switching elements Ma and Mb for power recovery are connected to the contacts between the capacitors Cr1 and Cr2.
이하, 도 6a 내지 도 6e, 도 7을 참조하여 본 발명의 제2 실시예에 따른 플라즈마 디스플레이의 구동 방법에 대하여 설명한다.Hereinafter, a driving method of the plasma display according to the second embodiment of the present invention will be described with reference to FIGS. 6A to 6E and 7.
본 발명의 제2 실시예에서도 모드 1이 시작되기 전에 제1 실시예와 동일하게 스위칭 소자(AH, M1)가 도통되어 있으며, 캐패시터(Cr1, Cr2)에는 각각 V1 및 V2(=Va-V1)의 전압이 충전되어 있다고 가정한다.In the second embodiment of the present invention, before the mode 1 starts, the switching elements A H and M1 are conducted as in the first embodiment, and the capacitors Cr1 and Cr2 are respectively V1 and V2 (= Va-V1). Assume that the voltage of) is charged.
① 모드 1(t0 내지 t1)① Mode 1 (t0 to t1)
모드 1 구간(t0∼t1)에서는 스위칭 소자(AH, M1)가 도통된 상태에서 스위칭 소자(Mb)가 도통된다. 스위칭 소자(AH, M1)가 도통된 상태에서는 도 6a에 도시한 바와 같이 전류 경로(60)가 형성되어 패널 캐패시터(Cp)에는 어드레스 전압(Va)이 충전되어 있는 상태이다. 여기서 스위칭 소자(Mb)가 도통되면 전류 경로(61)가 형성되어, 인덕터(L2)에 흐르는 전류(IL2)는 (Va-V1)/L2의 기울기를 가지고 선형적으로 증가하게 되어 인덕터(L2)에는 에너지가 축적된다.In the mode 1 section t0 to t1, the switching element Mb is turned on while the switching elements A H and M1 are turned on. In the state where the switching elements A H and M1 are connected, the current path 60 is formed as shown in FIG. 6A, and the address capacitor Va is charged in the panel capacitor Cp. In this case, when the switching element Mb is conducted, a current path 61 is formed, and the current I L2 flowing in the inductor L2 increases linearly with a slope of (Va-V1) / L2, thereby inductor L2. ), Energy is accumulated.
② 모드 2(t1 내지 t2)② Mode 2 (t1 to t2)
모드 2 구간(t1∼t2)에서는 스위칭 소자(Mb)가 도통된 상태에서 스위칭 소자(AH, M1)가 차단된다. 그러면 도 6b에 도시한 바와 같이 전류 경로(62)가 형성되어, 인덕터(L2)와 패널 캐패시터(Cp)에 의해 공진 전류가 흐르게 되어 패널 캐패시터(Cp) 양단 전압(Vp)이 어드레스 전압(Va)에서 접지 전압으로 하강하게 된다.In the mode 2 section t1 to t2, the switching elements A H and M1 are cut off while the switching element Mb is turned on. Then, as shown in FIG. 6B, a current path 62 is formed so that resonant current flows through the inductor L2 and the panel capacitor Cp so that the voltage Vp across the panel capacitor Cp becomes the address voltage Va. Will fall to ground voltage.
③ 모드 3(t2 내지 t3)③ Mode 3 (t2 to t3)
모드 3 구간(t2∼t3)에서는 스위칭 소자(Mb)가 도통된 상태에서 먼저 스위칭 소자(M2)와 스위칭 소자(AL)가 차례로 도통된다. 그러면 도 6c에 도시한 바와 같이 전류 경로(63, 64)가 형성되어 패널 캐패시터(Cp) 양단 전압(Vp)을 접지 전압으로 유지한다. 또한 전류 경로(65)가 형성되어 인덕터(L2)에 흐르는 전류(IL2)가 (-V1/L2)의 기울기를 가지고 선형적으로 0까지 감소하게 되고, 따라서 인덕터(L2)에 저장된 에너지는 스위칭 소자(Mb)를 통하여 캐패시터(Cr1)로 회수된다.In the mode 3 section t2 to t3, the first switching element M2 and the first switching element A L are sequentially conducted while the switching element Mb is in a conductive state. Then, as illustrated in FIG. 6C, current paths 63 and 64 are formed to maintain the voltage Vp across the panel capacitor Cp as the ground voltage. In addition, a current path 65 is formed so that the current I L2 flowing in the inductor L2 decreases linearly to zero with a slope of (-V1 / L2), so that the energy stored in the inductor L2 is switched The capacitor Cr is recovered through the element Mb.
이때, 패널 캐패시터 양단 전압(Vp)이 접지 전압이 되어 스위칭 소자(M2)의 바디 다이오드가 도통된 상태에서 스위칭 소자(M2)가 도통되므로, 즉 스위칭 소자(M2)가 영전압 스위칭을 하기 때문에 스위칭 소자(M2)의 턴온 스위칭 손실이 발생하지 않는다.At this time, since the switching element M2 conducts while the voltage Vp across the panel capacitor becomes the ground voltage and the body diode of the switching element M2 conducts, that is, the switching element M2 performs zero voltage switching. Turn-on switching loss of the element M2 does not occur.
다음에 스위칭 소자(Mb, M2, AL)가 도통된 상태에서 스위칭 소자(Ma)가 도통된다. 그러면 전류 경로(66)가 형성되어, 인덕터(L1)에 흐르는 전류는 V1/L1의 기울기를 가지고 선형적으로 증가하게 되어 인덕터(L1)에는 에너지가 축적된다.Next, the switching element Ma is turned on while the switching elements Mb, M2 and A L are turned on. Then, the current path 66 is formed so that the current flowing in the inductor L1 increases linearly with the slope of V1 / L1, and energy is accumulated in the inductor L1.
다음에 모드 3이 끝나기 전에 스위칭 소자(Mb, AL)를 차례로 차단하고 스위칭 소자(AH)를 도통시킨다.Next, before the mode 3 ends, the switching elements Mb and A L are sequentially turned off and the switching elements A H are turned on.
④ 모드 4(t3 내지 t4)④ Mode 4 (t3 to t4)
모드 4 구간(t3∼t4)에서는 스위칭 소자(AH, Ma)가 도통된 상태에서 스위칭 소자(M2)가 차단된다. 그러면 도 6d에 도시한 바와 같이 전류 경로(67)가 형성되고, 인덕터(L1)와 패널 캐패시터(Cp)에 의해 공진 전류가 흐르게 되어 패널 캐패시터(Cp) 양단 전압(Vp)이 접지 전압에서 어드레스 전압(Va)으로 상승하게 된다.In the mode 4 section t3 to t4, the switching element M2 is cut off while the switching elements A H and Ma are conductive. Then, as shown in FIG. 6D, a current path 67 is formed, and a resonant current flows through the inductor L1 and the panel capacitor Cp so that the voltage Vp across the panel capacitor Cp is the address voltage at the ground voltage. It rises to (Va).
⑤ 모드 5(t4 내지 t5)⑤ Mode 5 (t4 to t5)
모드 5 구간(t4∼t5)에서는 스위칭 소자(AH, Ma)가 도통된 상태에서 스위칭 소자(M1)가 도통된다. 그러면 도 6e에 도시한 바와 같이 전류 경로(68)가 형성되어 패널 캐패시터(Cp) 양단 전압(Vp)을 어드레스 전압(Va)으로 유지한다.In the mode 5 section t4 to t5, the switching element M1 is turned on while the switching elements A H and Ma are turned on. Then, as illustrated in FIG. 6E, a current path 68 is formed to maintain the voltage Vp across the panel capacitor Cp as the address voltage Va.
이때, 패널 캐패시터 양단 전압(Vp)이 어드레스 전압(Va)이 되어 스위칭 소자(M1)의 바디 다이오드가 도통된 상태에서 스위칭 소자(M1)가 도통되므로, 즉 스위칭 소자(M1)가 영전압 스위칭을 하기 때문에 스위칭 소자(M1)의 턴온 스위칭 손실이 발생하지 않는다.At this time, since the voltage Vp across the panel capacitor becomes the address voltage Va and the switching element M1 is conducted while the body diode of the switching element M1 is conducted, that is, the switching element M1 performs zero voltage switching. Therefore, the turn-on switching loss of the switching element M1 does not occur.
또한 전류 경로(69)가 형성되어 인덕터(L1)에 흐르는 전류(IL1)가 (-V2/L1)의 기울기를 가지고 선형적으로 0까지 감소하게 된다. 즉, 인덕터(L1)에 저장된 에너지는 스위칭 소자(M1)의 바디 다이오드를 통하여 캐패시터(Cr2)로 회수된다.In addition, a current path 69 is formed such that the current I L1 flowing in the inductor L1 decreases linearly to zero with a slope of (-V2 / L1). That is, the energy stored in the inductor L1 is recovered to the capacitor Cr2 through the body diode of the switching element M1.
이와 같이 본 발명의 제2 실시예에서도 패널 캐패시터(Cp)에 전압을 충전(모드 4) 및 방전(모드 2)하기 전인 모드 3 및 모드 1에서 인덕터 전류를 부스팅하고, 이 부스팅된 에너지를 사용함으로써 패널 캐패시터(Cp) 양단을 어드레스 전압(Va)으로 빨리 올리거나 접지 전압으로 빨리 내릴 수 있게 되어 상승 및 하강 시간이 감소한다. 또한 인덕터에 부스팅된 에너지는 모드 3 및 모드 5에서 회수되어 재사용될 수 있다.As described above, in the second embodiment of the present invention, the inductor current is boosted in the mode 3 and the mode 1 before the panel capacitor Cp is charged (mode 4) and discharged (mode 2), and the boosted energy is used. It is possible to quickly raise both ends of the panel capacitor Cp to the address voltage Va or to the ground voltage to reduce the rise and fall time. Energy boosted in the inductor can also be recovered and reused in modes 3 and 5.
다음에 도 8, 도 9a 내지 도 9e, 도 10을 참조하여 본 발명의 제3 실시예에 따른 전력 회수 회로 및 본 발명의 제3 실시예에 따른 플라즈마 디스플레이의 구동 방법에 대하여 설명한다.Next, a power recovery circuit according to a third embodiment of the present invention and a method of driving a plasma display according to a third embodiment of the present invention will be described with reference to FIGS. 8, 9A to 9E, and 10.
먼저, 도 8을 참조하여 어드레스 구동부(200)에 포함되어 있는 본 발명의 제3 실시예에 따른 전력 회수 회로(210)를 설명한다.First, the power recovery circuit 210 according to the third embodiment of the present invention included in the address driver 200 will be described with reference to FIG. 8.
도 8은 본 발명의 제3 실시예에 따른 전력 회수 회로를 나타내는 회로도이다.8 is a circuit diagram showing a power recovery circuit according to a third embodiment of the present invention.
도 8에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 전력 회수 회로(210)는 어드레스부(212) 및 충방전부(214)를 포함한다.As shown in FIG. 8, the power recovery circuit 210 according to the third embodiment of the present invention includes an address unit 212 and a charge / discharge unit 214.
어드레스부(212)는 제1 실시예에 다른 어드레스부(212)와 동일하므로 설명을 생략한다.Since the address unit 212 is the same as the other address unit 212 in the first embodiment, description thereof is omitted.
충방전부(214)는 스위칭 소자(M1, M2, M3), 인덕터(L), 프리휠링(freewheeling) 다이오드(D1, D2) 및 회수용 다이오드(D3)를 포함한다. 스위칭 소자(M1), 인덕터(L) 및 스위칭 소자(M3)는 전원(Va)과 접지 전압 사이에 직렬로 전기적으로 연결되어 있으며, 스위칭 소자(M1)와 인덕터(L)의 접점과 접지 전압 사이에는 다이오드(D1)가 연결되어 있다.The charging and discharging unit 214 includes switching elements M1, M2, and M3, an inductor L, freewheeling diodes D1 and D2, and a recovery diode D3. The switching element M1, the inductor L and the switching element M3 are electrically connected in series between the power supply Va and the ground voltage and between the contact point of the switching element M1 and the inductor L and the ground voltage. The diode D1 is connected to it.
스위칭 소자(M2)는 스위칭 소자(M1)와 인덕터(L)의 접점과 어드레스부(212)의 스위칭 소자(AH) 사이에 연결되어 있다. 다이오드(D2)는 인덕터와 스위칭 소자(M3)의 접점과 스위칭 소자(AH) 사이에 연결되어 있다. 다이오드(D3)는 전원(Va)과 스위칭 소자(M2)와 스위칭 소자(AH)의 접점 사이에 연결되어 인덕터(L)에 흐르는 전류를 전원(Va)으로 회수한다.The switching element M2 is connected between the contact of the switching element M1 and the inductor L and the switching element A H of the address unit 212. The diode D2 is connected between the contact point of the inductor and the switching element M3 and the switching element A H. The diode D3 is connected between the power supply Va and the contacts of the switching element M2 and the switching element A H to recover the current flowing through the inductor L to the power supply Va.
이때, 인덕터(L)와 스위칭 소자(M3) 사이에는 패널 캐패시터(Cp)로부터 회수되는 전류 경로를 설정하는 다이오드(D4)가 더 포함될 수 있다.In this case, a diode D4 for setting a current path recovered from the panel capacitor Cp may be further included between the inductor L and the switching element M3.
다음에 도 9a 내지 도 9e, 도 10을 참조하여 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널의 구동 방법에 대하여 설명한다.Next, a driving method of the plasma display panel according to the third embodiment of the present invention will be described with reference to FIGS. 9A to 9E and 10.
도 9a 내지 도 9e는 각각 모드 1 내지 모드 5에서의 동작을 나타내는 본 발명의 제3 실시예에 따른 전력 회수 회로의 동작 모드를 나타내는 도면이며, 도 10은 본 발명의 제3 실시예에 따른 전력 회수 회로에서의 동작 타이밍을 나타내는 도면이다.9A to 9E are diagrams showing an operation mode of the power recovery circuit according to the third embodiment of the present invention showing operation in modes 1 to 5, respectively, and FIG. 10 is a power diagram according to the third embodiment of the present invention. It is a figure which shows the operation timing in a collection | recovery circuit.
본 발명의 제3 실시예에서는 모드 1이 시작되기 전에 패널 캐패시터(Cp)에는 어드레스 전압(Va)이 충전되어 있으며, 스위칭 소자(M1)와 어드레스부(212)의 스위칭 소자(AH)는 도통되어 있다고 가정한다. 또한 인덕터(L)의 인덕턴스를 L1로 가정한다.In the third embodiment of the present invention, before the mode 1 starts, the panel capacitor Cp is charged with the address voltage Va, and the switching element M1 and the switching element A H of the address unit 212 are conductive. It is assumed that In addition, it is assumed that the inductance of the inductor L is L1.
① 모드 1(t0 내지 t1)① Mode 1 (t0 to t1)
도 9a와 도 10의 t0 내지 t1 구간을 참조하여 모드 1에서의 동작을 설명한다.An operation in mode 1 will be described with reference to the sections t0 to t1 in FIGS. 9A and 10.
모드 1 구간(t0∼t1)에서는 스위칭 소자(M1, AH)가 도통된 상태에서 스위칭 소자(M2, M3)가 도통된다.In the mode 1 section t0 to t1, the switching elements M2 and M3 are conducted while the switching elements M1 and A H are conductive.
스위칭 소자(M1, AH)가 도통된 상태에서 스위칭 소자(M2)가 도통되면 스위칭 소자(M1)-스위칭 소자(M2)-스위칭 소자(AH)-패널 캐패시터(Cp)로 도 9a에 도시한 바와 같이 전류 경로(91)가 형성되어 패널 캐패시터(Cp) 양단 전압(Vp)은 어드레스 전압(Va)을 계속 유지한다.When the switching element M2 is conducted while the switching elements M1 and A H are conductive, the switching element M1-the switching element M2-the switching element A H -the panel capacitor Cp is shown in FIG. 9A. As described above, the current path 91 is formed so that the voltage Vp across the panel capacitor Cp continues to maintain the address voltage Va.
또한 스위칭 소자(M1)가 도통된 상태에서 스위칭 소자(M3)가 도통되면 스위칭 소자(M1)-인덕터(L)-다이오드(D4)-스위칭 소자(M3)로 전류 경로(92)가 형성된다. 이 전류 경로(92)에 의해 인덕터(L)에 흐르는 전류(IL)는 (Va/L)의 기울기를 가지고 선형적으로 증가하게 되어, 인덕터에 에너지가 축적된다(부스팅).In addition, when the switching element M3 is conducted while the switching element M1 is conductive, a current path 92 is formed by the switching element M1-inductor L-diode D4-switching element M3. The current I L flowing through the inductor L by this current path 92 increases linearly with a slope of Va / L, so that energy is accumulated in the inductor (boost).
② 모드 2(t1 내지 t2)② Mode 2 (t1 to t2)
도 9b와 도 10의 t1 내지 t2 구간을 참조하여 모드 2에서의 동작을 설명한다.An operation in mode 2 will be described with reference to the sections t1 to t2 in FIGS. 9B and 10.
모드 2 구간(t1∼t2)에서는 스위칭 소자(AH, M2, M3)가 도통된 상태에서 스위칭 소자(M1)가 차단된다. 그러면 도 9b에 도시한 바와 같이 패널 캐패시터(Cp)-스위칭 소자(AH)-스위칭 소자(M2)-인덕터(L)-다이오드(D4)-스위칭 소자(M3)로 전류 경로(93)가 형성된다. 이때, 패널 캐패시터(Cp)와 인덕터(L)에 의해 LC 공진 전류가 흐르게 되어, 패널 캐패시터(Cp) 양단 전압(Vp)은 어드레스 전압(Va)에서 접지전압으로 하강하고 인덕터(L)에 흐르는 전류(IL)는 계속 증가한다.In the mode 2 section t1 to t2, the switching element M1 is cut off while the switching elements A H , M2, and M3 are turned on. Then, as shown in FIG. 9B, a current path 93 is formed by the panel capacitor Cp-switching element A H -switching element M2-inductor L-diode D4-switching element M3. do. At this time, the LC resonance current flows through the panel capacitor Cp and the inductor L, so that the voltage Vp across the panel capacitor Cp falls from the address voltage Va to the ground voltage and flows through the inductor L. (I L ) continues to increase.
이와 같이 패널 캐패시터(Cp)에 충전된 전압을 회수하는 과정은 모드 1에서 인덕터(L)에 축적한 에너지에 의해 빨리 진행될 수 있다. 즉, 패널 캐패시터(Cp) 양단 전압(Vp)의 하강 시간(t2-t1)이 감소하게 되어 고속 어드레스 회수가 가능하다. 또한 회로의 기생 성분 등이 있는 실제의 경우에도 인덕터(L)에 저장된 에너지에 의해 패널 캐패시터(Cp)의 양단 전압은 접지 전압까지 완전히 감소할 수 있다.As such, the process of recovering the voltage charged in the panel capacitor Cp may proceed quickly by the energy accumulated in the inductor L in the mode 1. That is, the fall time (t2-t1) of the voltage Vp across the panel capacitor Cp is reduced, so that high-speed address recovery is possible. In addition, even in a case where there is a parasitic component of the circuit or the like, the energy stored in the inductor L may completely reduce the voltage across the panel capacitor Cp to the ground voltage.
③ 모드 3(t2 내지 t3)③ Mode 3 (t2 to t3)
도 9c와 도 10의 t2 내지 t3 구간을 참조하여 모드 3에서의 동작을 설명한다.An operation in mode 3 will be described with reference to the sections t2 to t3 in FIGS. 9C and 10.
모드 3 구간(t2∼t3)에서는 스위칭 소자(M2, M3)가 도통된 상태에서 스위칭 소자(AH)가 차단되고 이어서 스위칭 소자(AL)가 도통된다.In the mode 3 section t2 to t3, the switching element A H is cut off while the switching elements M2 and M3 are turned on, and then the switching element A L is turned on.
스위칭 소자(M2, M3)가 도통된 상태에서 스위칭 소자(AH)가 차단되면, 프리휠링 다이오드(D1, D2)에 의해, 인덕터(L)에 흐르던 전류는 각각 인덕터(L)-다이오드(D4)-스위칭 소자(M3)-다이오드(D1)의 전류 경로(94) 및 인덕터(L)-다이오드(D2)-스위칭 소자(M2)의 전류 경로(95)로 프리휠링한다. 이와 같은 프리휠링에 의해 인덕터(L)에 흐르는 전류(IL)는 도 10에 도시한 바와 같이 계속 일정한 값을 유지할 수 있다.When the switching element A H is interrupted while the switching elements M2 and M3 are turned on, the current flowing through the inductor L by the freewheeling diodes D1 and D2 is inductor L through diode D4, respectively. Freewheeling to current path 94 of) -switching element M3-diode D1 and current path 95 of inductor L-diode D2-switching element M2. By this freewheeling, the current I L flowing in the inductor L can maintain a constant value as shown in FIG. 10.
다음에 스위칭 소자(AL)가 도통되면 패널 캐패시터(Cp)-스위칭 소자(AL)로 전류 경로(96)가 형성되어 패널 캐패시터(Cp)의 양단 전압(Vp)은 접지 전압으로 유지된다.Next, when the switching element A L becomes conductive, a current path 96 is formed by the panel capacitor Cp-switching element A L so that the voltage Vp across the panel capacitor Cp is maintained at the ground voltage.
다음에 모드 3의 동작이 끝나기 전에 스위칭 소자(AL)를 차단한다.Next, the switching element A L is turned off before the operation of the mode 3 ends.
④ 모드 4(t3 내지 t4)④ Mode 4 (t3 to t4)
도 9d와 도 10의 t3 내지 t4 구간을 참조하여 모드 4에서의 동작을 설명한다.An operation in mode 4 will be described with reference to the sections t3 to t4 in FIGS. 9D and 10.
모드 4 구간(t3∼t4)에서는 스위칭 소자(M2, M3)가 차단되고 스위칭 소자(AH)가 도통된다. 그러면 도 9d에 도시한 바와 같이 다이오드(D1)-인덕터(L)-다이오드(D2)-스위칭 소자(AH)-패널 캐패시터(Cp)의 전류 경로(97)가 형성된다.In the mode 4 section t3 to t4, the switching elements M2 and M3 are cut off and the switching element A H is conducted. Then, as illustrated in FIG. 9D, a current path 97 of the diode D1, the inductor L, the diode D2, the switching element A H , and the panel capacitor Cp is formed.
이 전류 경로(97)에서 인덕터(L)와 패널 캐패시터(Cp)에 의해 공진 전류가 흐르게 되어 패널 캐패시터(Cp)의 양단 전압(Vp)이 접지 전압에서 어드레스 전압(Va)으로 상승한다. 이와 같이 패널 캐패시터(Cp)에 전압을 충전하는 과정은 인덕터(L)에 축적된 에너지에 의해 빨리 진행될 수 있다. 즉, 패널 캐패시터(Cp) 양단 전압(Vp)의 상승 시간(t4-t3)이 감소한다. 또한 패널 캐패시터 양단 전압(Vp)은 인덕터(L)에 축적된 에너지에 의해 회로의 기생 성분 등이 있는 경우에도 어드레스 전압(Va)까지 완전히 증가할 수 있다.In this current path 97, a resonant current flows through the inductor L and the panel capacitor Cp so that the voltage Vp across the panel capacitor Cp rises from the ground voltage to the address voltage Va. As such, the process of charging the panel capacitor Cp may proceed quickly by the energy accumulated in the inductor L. That is, the rise time t4-t3 of the voltage Vp across the panel capacitor Cp decreases. In addition, the voltage Vp across the panel capacitor may be fully increased to the address voltage Va even when there is a parasitic component of the circuit due to the energy accumulated in the inductor L. FIG.
패널 캐패시터(Cp) 양단 전압(Vp)이 어드레스 전압(Va)까지 충전된 후, 다이오드(D1)-인덕터(L)-다이오드(D2)-다이오드(D3)의 전류 경로(98)가 형성된다. 이전류 경로(98)에 의해 인덕터(L)에 흐르는 전류(IL)는 전원으로 회수되어 0으로 감소한다.After the voltage Vp across the panel capacitor Cp is charged to the address voltage Va, the current path 98 of the diode D1-inductor L-diode D2-diode D3 is formed. The current I L flowing through the inductor L by the current path 98 is recovered to the power supply and reduced to zero.
⑤ 모드 5(t4 내지 t5)⑤ Mode 5 (t4 to t5)
모드 5 구간(t4∼t5)에서는 스위칭 소자(AH)가 도통된 상태에서 스위칭 소자(M1)가 도통된다. 그러면 도 9e에 도시한 바와 같이 스위칭 소자(M1)-스위칭 소자(M2)의 바디 다이오드-스위칭 소자(AH)-패널 캐패시터(Cp)로 전류 경로(99)가 형성되어 패널 캐패시터(Cp)의 양단 전압(Vp)은 어드레스 전압(Va)으로 유지된다.In the mode 5 section t4 to t5, the switching element M1 is conducted while the switching element A H is conductive. Then, as shown in FIG. 9E, the current path 99 is formed by the body diode-switching element A H -panel capacitor Cp of the switching element M1 -switching element M2 to form the panel capacitor Cp. Both voltages Vp are maintained at the address voltage Va.
다음에 모드 1부터 모드 5의 과정이 반복되어 패널 캐패시터(Cp) 양단 전압(Vp)은 어드레스 전압(Va)과 접지 전압을 반복적으로 전환한다.Next, the process of Mode 1 to Mode 5 is repeated, and the voltage Vp across the panel capacitor Cp repeatedly switches the address voltage Va and the ground voltage.
이상에서 설명한 본 발명의 제3 실시예에 따르면 인덕터 전류를 부스팅하고, 이 부스팅된 에너지를 사용함으로써 패널 캐패시터(Cp) 양단을 접지 전압으로 빨리 내리거나 빨리 올릴 수 있으며, 또한 회로의 기생 성분 등이 있는 경우에도 어드레스 전압으로 완전히 올리거나 접지 전압으로 완전히 내릴 수 있다.According to the third embodiment of the present invention described above, by boosting the inductor current and using the boosted energy, both ends of the panel capacitor Cp can be quickly lowered or raised quickly to the ground voltage, and the parasitic component of the circuit If present, it can be fully ramped up to the address voltage or down to ground voltage.
이상에서 본 발명의 제1 내지 제3 실시예에 대하여 설명하였으나, 본 발명은 상기한 실시예에만 한정되는 것은 아니며, 그 외의 다양한 변형이나 변경이 가능하다.Although the first to third embodiments of the present invention have been described above, the present invention is not limited to the above embodiments, and various other modifications and changes are possible.
또한 본 발명의 제1 및 제2 실시예에 따른 전력 회수 회로는 플라즈마 디스플레이 패널의 어드레스 구동 회로를 예로서 사용한 것이나, 그 외의 용량성 부하를 갖는 소자의 전력 회수 회로로서도 사용할 수 있다. 예를 들면 주사·유지 구동부(300)의 X 전극(유지 전극)의 전력 회수 회로 및 Y 전극(주사 전극)의 전력 회수 회로에도 적용될 수 있다.The power recovery circuits according to the first and second embodiments of the present invention use the address driving circuit of the plasma display panel as an example, but can also be used as a power recovery circuit of elements having other capacitive loads. For example, it can be applied to the power recovery circuit of the X electrode (holding electrode) and the power recovery circuit of the Y electrode (scanning electrode) of the scan / hold driver 300.
이와 같이 본 발명에 의하면, 어드레스 전극의 전극에 펄스를 인가하기 전에 전력 회수 회로의 인덕터의 전류를 부스팅하고, 펄스를 인가할 때 부스팅된 에너지를 사용함으로써 어드레스 전압을 원하는 전압(Va)까지 올리거나 접지 전압으로 내릴 수 있다. 또한 부스팅된 에너지를 이용하여 패널 전압의 상승 시간 및 하강 시간을 줄일 수 있다.As described above, according to the present invention, the current of the inductor of the power recovery circuit is boosted before the pulse is applied to the electrode of the address electrode, and the boosted energy is used to raise the address voltage to the desired voltage Va by applying the pulse. Can be reduced to ground voltage. Boosted energy can also be used to reduce the rise time and fall time of the panel voltage.
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