KR100467289B1 - Manufacturing method of thin film transistor - Google Patents
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Abstract
본 발명은, 실리콘막 및 금속막의 적층막에 대하여 금속막을 패터닝한 후, 이종막(異種膜)사이에 형성되는 변질막은, 상층막의 성막조건 및 그 조건 변동에 따라, 변질막의 두께 및 조성 자체가 변동되고, 이종막 사이에 형성되는 변질막은, 상층막의 오버 에칭상태에 따라서도, 변질막의 잔존율이 변동되며, 변질막의 두께, 조성의 변동에 의해 실리콘막의 에칭 재현성이 불안정한 것을 목적으로 하며, 그것을 위한 수단으로서, 금속막(7)과 실리콘막(6)과의 계면에 형성되는 변질막을, O2가스의 CHF3가스에 대한 함유율이 30 내지 500% 범위의 혼합가스를 이용하여 실리콘막(6)의 에칭처리 전에 제거함으로써, 이종막 사이에 형성되어 에칭을 소외시키는 변질막(금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막 등)을 모두 제거하고, 상층의 금속막(7) 에칭 후에 행하는 하층의 실리콘막(6) 에칭에 있어서, 매끈하고, 균일성, 선택성이 좋은 에칭이 가능하게 된다According to the present invention, after the metal film is patterned with respect to the laminated film of the silicon film and the metal film, the deformed film formed between the dissimilar films has the thickness and composition itself of the deformed film according to the film forming conditions of the upper film and variations of the conditions. The altered film formed between the dissimilar films and the dissimilar film is intended to have an unstable rate of residual film variation in accordance with the overetched state of the upper layer film, and to make the etching reproducibility of the silicon film unstable due to variations in thickness and composition of the modified film. As a means for this, the modified film formed at the interface between the metal film 7 and the silicon film 6 is a silicon film 6 using a mixed gas having an O 2 gas content of CHF 3 gas in the range of 30 to 500%. ) Is removed prior to the etching treatment to remove all the altered films (remaining portions of the metal film, silicides of the metal film, silicon oxide film, etc.) formed between the dissimilar films and alienating the etching. (7) In the lower layer the silicon film 6 is performed after the etching of the etch, smooth, and a good uniformity, selective etching is possible
Description
본 발명은, 박막 트랜지스터의 제조방법 특히, 박막 트랜지스터를 구성하는 실리콘막 및 그 위의 금속막 에칭방법에 관한 것이다.The present invention relates to a method of manufacturing a thin film transistor, in particular, a silicon film constituting the thin film transistor and a metal film etching method thereon.
(종래의 기술)(Conventional technology)
액티브 매트릭스형 액정표시장치로서 박막 트랜지스터(이하「TFT」라고 한다.)를 스위칭 소자로서 사용한 것이 공지되어 있다. 그 제조방법으로서, 비정질(amorphous) 실리콘 TFT를 이용한 역 스태거 구조의 제조방법이 있으며, 백 채널 에칭방식이, 일본 특허공개 공보 소56-135968호, 일본 특허공개 공보 소60-42868호 등에 기재되어 있다. 이 구조는, 제조공정이 적어도 되며, 또한 양호한 특성을 얻기 쉬운 이점을 갖는다.As an active matrix liquid crystal display device, a thin film transistor (hereinafter referred to as "TFT") is known as a switching element. As a manufacturing method, there is a manufacturing method of an inverted stagger structure using an amorphous silicon TFT, and the back channel etching method is described in JP-A-56-135968, JP-A-60-42868, etc. It is. This structure has the advantage that the manufacturing process is minimal, and good characteristics are easily obtained.
상기 공지 예에서는, 백 채널 에칭에 있어서, 에칭의 기판내 균일성이나 재현성에 관해서는 배려되어 있지 않다. 통상 이와같은 백 채널 에칭에 있어서는, 전(前) 공정 이력 즉, 에칭부에 성막되어 있던 소스 ·드레인용 금속전극의 성막 조건의 변동, 또한, 그 금속막의 에칭조건의 변동의 영향을 크게 받고, 백 채널 에칭의 균일성, 재현성도 불안정하였다.In the above known example, in the back channel etching, the uniformity and reproducibility in the substrate of the etching are not considered. Usually, in such a back channel etching, it is greatly influenced by the variation of the previous process history, that is, the deposition conditions of the source and drain metal electrodes formed in the etching portion, and also the variation of the etching conditions of the metal film. Uniformity and reproducibility of back channel etching were also unstable.
그 원인으로서, 백 채널 에칭을 소외(疎外)하는 물질, 금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막의 발생이 고려되어 있다.As a cause, the generation of a substance which is excluded from back channel etching, the remainder of the metal film, the silicide of the metal film, and the generation of the silicon oxide film are considered.
이 백 채널 에칭을 소외하고 있는 물질의 양상을, TFT의 채널부를 형성하는 전후의 제조공정에 관하며, TFT의 채널부 부근의 단면도인 도 12를 이용하여 설명한다.The aspect of the material excluding this back channel etching will be described with reference to FIG. 12, which is a cross sectional view of the TFT portion near the channel portion, before and after forming the channel portion of the TFT.
유리기판(101)의 표면에는 게이트 전극(102) 또한, 거기에다 플라즈마 CVD법에 의해, 실리콘 산화막(SiO2)으로 이루어지는 절연막(103)을 약 100nm, 또한, 실리콘 질화막(SiNx)으로 이루어지는 절연막(104)을 약 350nm, 비정질 실리콘(a-Si) 박막(105)을 약 200nm, n형 비정질 실리콘(n+a-Si) 박막(106)을 약 30nm의 두께로 차례로 퇴적한다. 이어서 스퍼터법으로 Cr막을 약 100nm 형성한다.On the surface of the glass substrate 101, the gate electrode 102 is further formed on the surface of the glass substrate 101, and the insulating film 103 made of silicon oxide film (SiO 2 ) is about 100 nm, and the insulating film made of silicon nitride film (SiNx) is formed. 104 is deposited about 350 nm, an amorphous silicon (a-Si) thin film 105 is about 200 nm, and an n-type amorphous silicon (n + a-Si) thin film 106 is sequentially deposited to a thickness of about 30 nm. Subsequently, about 100 nm of Cr film is formed by the sputtering method.
다음에, 포토리소그래피법으로 형성한 레지스트 패턴(108)을 마스크로서, Cr막을 패터닝하여 Cr전극 배선(107)을 형성하지만, 이 패터닝에는, 질산 제2 세륨암모늄계 에칭액의 웨트 에칭을 이용하거나 또는 드라이 에칭을 이용한다.Next, the Cr film is patterned using the resist pattern 108 formed by the photolithography method as a mask to form a Cr electrode wiring 107. For this patterning, wet etching of a second cerium ammonium nitrate-based etching solution is used, or Dry etching is used.
Cr전극 배선(107)을 셀프 얼라인먼트에 이용하고, 하층의 n+a-Si박막(106)의 모든 막 두께 및 a-Si 박막(105)의 일부인 약 20nm을 드라이 에칭하는 경우에, n+a-Si박막(106)의 노출 표면상의 Cr 잔여부, 실리사이드 금속막의 잔여부, 실리콘 산화막 등을 제거하지 않고, 갑자기 n+a-Si 박막(106) 및 a-Si 박막(105)을, SF6/HCl가스를 이용한 에칭처리를 행하면, n+a-Si 박막(106) 및 a-Si 박막(105)을 매끄럽게 에칭할 수 없다.When the Cr electrode wiring 107 is used for self-alignment and dry etching all the film thicknesses of the n + a-Si thin film 106 below and about 20 nm which is a part of the a-Si thin film 105, n + a whether Cr glass on the exposed surfaces of the -Si thin film 106, the metal silicide film is the remainder, without removing the silicon oxide film, etc., sudden n + a-Si thin film 106 and a-Si thin film (105), SF 6 When the etching process using / HCl gas is performed, the n + a-Si thin film 106 and the a-Si thin film 105 cannot be etched smoothly.
즉, 에칭 개시 전에 n+a-Si 박막(106) 위에 도 12(a)에 도시한 바와 같이, 다량의 잔여부(111)가 발생하고 있으며, n+a-Si 박막(106)의 표면에 이들의 변질막이 잔존한 채로 에칭을 행하면, 도 12(b)에 도시한 바와 같이 필러(112)형상의 에칭이 발생한다.That is, before the start of etching, as shown in Fig. 12A on the n + a-Si thin film 106, a large amount of the remaining portions 111 are generated, and the surface of the n + a-Si thin film 106 is formed. When etching is performed while these altered films remain, etching of the shape of the filler 112 occurs as shown in Fig. 12B.
이 백 채널 에칭의 균일성, 재현성을 향상시키는 방법으로서, 일본 특허공개 공보 평5-283427호 및 일본 특허공개 공보 평4-350944호가 제안되어 있다.As a method of improving the uniformity and reproducibility of this back channel etching, JP-A-5-283427 and JP-A-4-350944 have been proposed.
전자는, 백 채널 에칭의 전에 산소(O2) 플라즈마 처리에 의해 금속 잔여부를 제거하는 것이지만, 이 처리의 효과는, 순수하게 산소(O2) 플라즈마 처리에 의한 금속막의 산화·제거라는 효과보다도, 소스 ·드레인 전극 금속의 에칭에 계속해서 처리하기 위해 일어나는 잔류 에칭 가스와 산소(O2)의 조합에 의한 플라즈마 처리가 생기는 것이며, 순수한 산소(O2) 플라즈마 처리에 의한 금속막의 산화 제거 레이트는 꽤 작은 것이며, 처리 시간과 함께 잔류 에칭 가스도 감소되기 때문에, 금속막의 산화 제거율은 불안정하다.The former is to remove the metal residue by the oxygen (O 2 ) plasma treatment before the back channel etching, but the effect of this treatment is purely than the effect of the oxidation and removal of the metal film by the oxygen (O 2 ) plasma treatment, source and drain electrodes would occur a plasma treatment with a combination of the residual etching gas and oxygen (O 2) takes place to process subsequent to the etching of the metal, pure oxygen (O 2) of the metal film removal rate oxidized by plasma treatment is pretty Since it is small and the residual etching gas decreases with processing time, the oxidation removal rate of a metal film is unstable.
또한, 이 예의 경우, 먼저 지적한 백 채널 에칭을 소외하고 있는 물질중 실리콘 산화막은 제거할 없는 잔여부의 제거로서는 불완전하다.In addition, in this example, the silicon oxide film in the material aside from the back channel etching pointed out above is incomplete for removal of the remaining portions which cannot be removed.
후자는, 백 채널 에칭처리 자체의 가스에, 에칭 가스와 8% 이상의 산소를 포함하는 플라즈마에 의해서 처리되는 방법이나, 에칭 가스의 실시예로서, CF4/O2= 25/2(sccm) 이상(이 경우 비정질 실리콘과 질화막의 에칭 선택성이 작고 비정질 실리콘 이상으로, 질화막의 에칭 레이트가 크다) 등이 제시되고, 백 채널부 외(TFT 트랜지스터의 소스 ·드레인 금속, 비정질 실리콘 이외의 부분)의 부분이 통상, 질화막 등의 절연막이 노출된 상태에서 백 채널 에칭되는 것을 고려하면, 이 부분이에칭되는 것이 문제이다.The latter is a method in which the gas of the back channel etching process itself is treated by a plasma containing etching gas and 8% or more of oxygen, or as an example of etching gas, CF 4 / O 2 = 25/2 (sccm) or more. (In this case, the etching selectivity of the amorphous silicon and the nitride film is small and the etching rate of the nitride film is larger than the amorphous silicon, etc.) and the like, and a portion other than the back channel portion (the part other than the source / drain metal of the TFT transistor and the amorphous silicon) is presented. Considering that the back channel is etched in a state where an insulating film such as a nitride film or the like is normally exposed, it is a problem that this portion is etched.
또한, 실제로 F가스와 O2가스의 혼합가스로 백 채널 에칭을 행하면, F이온의 비정질 실리콘중 잔존 및 비정질 실리콘 표면의 산화에 의해, 백 채널부의 리크가 생기기 쉬운 계면이 형성된다고 하는 결점이 있다.In addition, when back channel etching is actually performed with a mixed gas of F gas and O 2 gas, there is a drawback that an interface that is liable to leak in the back channel portion is formed by remaining of F ions in amorphous silicon and oxidation of the surface of the amorphous silicon. .
또한, 양자는, 소스 ·드레인 전극 표면을 그 처리의 손상으로부터 보호하기 위해, 소스 ·드레인 PR(레지스트)이 있는 상태에서 행하였어도, O2플라즈마, 특히 CF4/O2플라즈마 처리는, PR(레지스트)에 대한 손상이 크고, 처리 시간과 함께 변형 또는 소멸하며, 소스 ·드레인 금속막의 손상 보호에 도움이 되지 않는다는 결점도 있다.In addition, in order to protect the source and drain electrode surfaces from the damage of the process, both of them are subjected to O 2 plasma, particularly CF 4 / O 2 plasma treatment, even if the source and drain PR (resist) are present. There is a disadvantage that the damage to the resist) is large, deforms or disappears with processing time, and does not help to protect the damage of the source / drain metal film.
본 발명의 목적은, 실리콘막 위에 금속막을 퇴적시키고, 금속막을 패터닝하여 박막 트랜지스터의 소스 ·드레인 전극을 포함하는 금속 배선을 형성하는 박막 트랜지스터의 제조방법에 있어서, 백 채널 에칭이 매끈하고 균일성 있게, 백 채널부 이외의 노출부의 에칭 선택성이 높은 백 채널 에칭을 제공하는 데 있다.An object of the present invention is to provide a thin film transistor in which a metal film is deposited on a silicon film and the metal film is patterned to form a metal wiring including a source and a drain electrode of the thin film transistor, so that the back channel etching is smooth and uniform. The present invention provides a back channel etching having high etching selectivity in exposed portions other than the back channel portion.
본 발명의 제1 박막 트랜지스터의 제조방법은, 실리콘막 위에 퇴적된 금속막을 패터닝하여 금속 배선을 형성하고, 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부에 따라 에칭하는 박막 트랜지스터의 제조방법 으로서, 상기 금속 배선을 형성하는 공정과 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부에 따라 에칭하는 공정과의 사이에, 적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스 구체적으로는, 상기 혼합가스가 CHF3가스와 O2가스 또는 HF가스와 O2가스를 포함하는 혼합가스에 의해 상기 실리콘막을 에칭하는 것을 특징으로 하며, 제1 박막 트랜지스터의 제조방법의 한 적용 형태로서, 기판의 윗쪽에 실리콘막 및 금속막을 차례로 퇴적하고, 상기 금속막을 패터닝하여 상기 금속막이 적어도 상기 실리콘막의 위에 있어서 전극의 양 단부를 구성하기 위해 분리되며, 상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하고 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 박막 트랜지스터의 제조방법에 있어서,In the method for manufacturing a first thin film transistor of the present invention, a thin film transistor is formed by patterning a metal film deposited on a silicon film to form a metal wiring, and etching the silicon film not covered with the metal wiring along an end of the metal wiring. A method comprising at least an element of H (hydrogen) and F (fluorine) between the step of forming the metal wiring and the step of etching the silicon film not covered with the metal wiring along an end of the metal wiring. Specifically, the mixed gas including a gas composed of a molecule and an oxygen gas may be etched from the silicon film by a mixed gas including CHF 3 gas and O 2 gas or HF gas and O 2 gas. In addition, as an application form of the method for manufacturing the first thin film transistor, a silicon film and a metal film are sequentially deposited on the substrate. And patterning the metal film so that the metal film is separated to form both ends of the electrode at least on the silicon film, and the silicon film exposed between the electrodes is partially removed from the surface along the end of the electrode and the silicon In the manufacturing method of the thin film transistor which forms the recessed part along the edge part of the said electrode in a film | membrane,
상기 금속막이 적어도 상기 실리콘막의 위에 있어서 전극의 양 단부를 구성하기 위해 분리하는 공정과 상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하여 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 공정과의 사이에, 적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스 구체적으로는, 상기 혼합가스가 CHF3가스와 O2가스 또는 HF가스와 O2가스를 포함하는 혼합가스에 의해 상기 실리콘막을 에칭하는 것을 특징으로 하는 형태가 가능하다.Separating the metal film to form both ends of the electrode at least on the silicon film, and partially removing the silicon film exposed between the electrodes along the end of the electrode from the surface thereof to end the electrode on the silicon film. In the process of forming the concave portion according to the present invention, a mixed gas comprising a gas comprising oxygen and an oxygen gas containing at least H (hydrogen) and F (fluorine) elements, specifically, the mixed gas is a CHF 3 gas. And the silicon film is etched by a mixed gas containing O 2 gas or HF gas and O 2 gas.
여기서, 상기 혼합가스가, CHF3가스와 O2가스를 포함하는 혼합가스일 때 O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위가 되는 구성의 혼합가스가, 사용 가능하며 특히, O2가스의 CHF3가스에 대한 함유율이 80 내지 300%의 범위가 되는 구성의 혼합가스인 경우에 적합하다.Here, when the mixed gas is a mixed gas containing a CHF 3 gas and an O 2 gas, a mixed gas having a configuration in which the content ratio of the O 2 gas to the CHF 3 gas is in the range of 30 to 500% is possible, , O 2 gas is suitable for a mixed gas having a configuration in which the content ratio of the CHF 3 gas is 80 to 300%.
상기 제1 박막 트랜지스터의 제조방법 및 그 한 적용 형태의 박막 트랜지스터의 제조방법은, 상기 금속막을 패터닝하는 공정이, 상기 금속막의 윗쪽에 형성된 레지스트 패턴을 마스크로 하여 상기 금속막을 에칭 제거함으로써 행하여지는 공정으로서, CHF3가스 및 O2가스를 포함하며, O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위가 되는 구성의 혼합가스에 의해 상기 실리콘막을 에칭하는 공정이, 상기 금속막의 윗쪽의 상기 레지스트 패턴을 제거한 상태 또는, 상기 금속막의 윗쪽에 상기 레지스트 패턴을 갖는 상태에서 행하여지는 형태도 채용할 수 있다.In the method of manufacturing the first thin film transistor and the method of manufacturing the thin film transistor of one application mode, the step of patterning the metal film is performed by etching off the metal film using a resist pattern formed on the upper part of the metal film as a mask. A process of etching the silicon film with a mixed gas comprising a CHF 3 gas and an O 2 gas, wherein the content of the O 2 gas in the range of 30 to 500% of the CHF 3 gas is in the upper portion of the metal film. It is also possible to adopt a form in which the resist pattern is removed or in the state where the resist pattern is provided on the metal film.
또한, 상기 제1 박막 트랜지스터의 제조방법 및 그 한 적용 형태의 박막 트랜지스터의 제조방법에 있어서, 상기 혼합가스가 O2가스의 CHF3가스에 대한 함유율이 80 내지 300%의 범위가 되는 구성의 혼합가스이며, 상기 혼합가스는, CHF3가스 및 O2가스에 He가스를 가함으로써 구성되는 형태를 채용한다.In addition, in the method of manufacturing the first thin film transistor and the method of manufacturing the thin film transistor of one of the application modes, the mixed gas has a composition in which the content ratio of O 2 gas to CHF 3 gas is in a range of 80 to 300%. gas, and the gas mixture is employed the type constituted by adding an He gas in the CHF 3 gas and O 2 gas.
본 발명의 제2 박막 트랜지스터의 제조방법은, 실리콘막 위에 퇴적된 금속막을 패터닝하여 금속 배선을 형성하고, 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부에 따라 에칭하는 박막 트랜지스터의 제조방법으로서, 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 상기 금속 배선의 단부에 따라 에칭하는 공정이, 상기 금속 배선으로 덮이지 않은 상기 실리콘막을 CHF3가스 및O2가스의 혼합가스로 에칭함으로써 행하여지는 것을 특징으로 하며, 제2 박막 트랜지스터의 제조방법의 한 적용 형태로서, 기판의 윗쪽에 실리콘막 및 금속막을 차례로 퇴적하고, 상기 금속막을 패터닝하여 상기 금속막이 적어도 상기 실리콘막의 위에 있어서 전극의 양 단부를 구성하기 위해 분리되며, 상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하여 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 박막 트랜지스터의 제조방법에 있어서,In the method of manufacturing the second thin film transistor of the present invention, a thin film transistor is formed by patterning a metal film deposited on a silicon film to form a metal wiring, and etching the silicon film not covered with the metal wiring along an end of the metal wiring. The method, wherein the step of etching the silicon film not covered with the metal wiring along the end of the metal wiring is performed by etching the silicon film not covered with the metal wiring with a mixed gas of CHF 3 gas and O 2 gas. An application form of a method for manufacturing a second thin film transistor, wherein a silicon film and a metal film are sequentially deposited on a substrate, and the metal film is patterned so that the metal film is at least on both sides of the electrode. The silicon film separated between the electrodes and exposed between the electrodes. In the manufacturing method of the thin film transistor which removes a part along the edge part of the said electrode from the surface, and forms the recessed part along the edge part of the said electrode in the said silicon film,
상기 전극 사이에 노출된 상기 실리콘막을 그 표면으로부터 상기 전극의 단부에 따라 일부 제거하여 상기 실리콘막에 상기 전극의 단부에 따른 오목부를 형성하는 공정이, 상기 전극 사이에 노출된 상기 실리콘막을 적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스 구체적으로는, 상기 혼합가스가 CHF3가스와 O2가스, 또는 HF가스와 O2가스를 포함하는 혼합가스에 의해 에칭하는 것을 특징으로 하는 형태를 채용할 수 있다.Part of removing the silicon film exposed between the electrodes from the surface along the end of the electrode to form a recess along the end of the electrode in the silicon film, the at least H ( mixed gas containing gas and oxygen gas consisting of a molecule comprising the elements of hydrogen), and F (fluorine) specifically, the mixed gas containing CHF 3 gas and the O 2 gas or HF gas, and O 2 gas The aspect characterized by etching with a mixed gas can be employ | adopted.
여기서, 상기 혼합가스가 CHF3가스와 O2가스를 포함하는 혼합가스일 때, O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위가 되는 구성의 혼합가스가, 사용 가능하며, 특히, O2가스의 CHF3가스에 대한 함유율이 80 내지 300%의 범위가 되는 구성의 혼합가스인 경우에 적합하게 된다.Here, when the mixed gas is a mixed gas containing a CHF 3 gas and an O 2 gas, a mixed gas having a configuration in which the content ratio of the O 2 gas to the CHF 3 gas is in the range of 30 to 500% can be used. in particular, the content of the CHF 3 gas, O 2 gas is suitable in the case where a mixed gas of configuration in which the range of 80 to 300%.
상기 제2 박막 트랜지스터의 제조방법 및 그 한 적용 형태의 박막 트랜지스터의 제조방법은, 상기 금속막을 패터닝하는 공정이, 상기 금속막의 윗쪽에 형성된 레지스트 패턴을 마스크로 하여 상기 금속막을 에칭 제거함으로써 행하여지는 공정으로서, 상기 실리콘막을 적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스 구체적으로는, 상기 혼합가스가 CHF3가스와 O2가스, 또는 HF가스와 O2가스를 포함하는 혼합가스로 에칭하는 공정이, 상기 금속막의 윗쪽의 상기 레지스트 패턴을 제거한 상태 또는, 상기 금속막의 윗쪽에 상기 레지스트 패턴을 갖는 상태에서 행하여지는 형태도 채용할 수 있다.In the method of manufacturing the second thin film transistor and the method of manufacturing the thin film transistor of one application mode, the step of patterning the metal film is performed by etching off the metal film using a resist pattern formed on the upper part of the metal film as a mask. As the silicon film, a mixed gas containing an oxygen gas and a gas composed of molecules containing at least H (hydrogen) and F (fluorine) elements, specifically, the mixed gas is a CHF 3 gas and an O 2 gas, or HF. form which is a step of etching with a mixed gas including a gas and O 2 gas, is performed in the state, or the metal film above the removal of the resist pattern of the upper side of the metal film in a state in which the resist pattern may also be employed.
또한, 상기 제2 박막 트랜지스터의 제조방법 및 그 한 적용 형태의 박막 트랜지스터의 제조방법에 있어서, 상기 혼합가스가 CHF3가스와 O2가스를 포함하는 혼합가스일 때, O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위가 되는 구성의 혼합가스이며, 바람직하게는 O2가스의 CHF3가스에 대한 함유율이 80 내지 300% 범위가 되는 구성의 혼합가스이다.In addition, the second method of manufacturing a thin film transistor and that according to the application method of manufacturing a TFT of the embodiment, the gas mixture one time, O CHF 3 gas in the second gas to the mixed gas containing the CHF 3 gas and O 2 gas the content of the gas mixture is of a configuration that is in the range of 30 to 500%, preferably a mixture gas of configuring the content for the CHF 3 gas of O 2 gas is 80 to 300% range.
상기 제1, 2의 박막 트랜지스터의 제조방법에 있어서, 상기 혼합가스에 의해, 상기 실리콘막을 에칭하는 공정에 있어서, 상기 실리콘막 외에 절연막의 표면이 상기 혼합가스에 노출되며, 또한, 상기 절연막은 실리콘 질화막(SiNx)이며, 나아가 상기 실리콘막은, 아래로부터 차례로 논도프 실리콘막, 도프 실리콘막으로 이루어지는 형태도 가능하다.In the method of manufacturing the first and second thin film transistors, in the step of etching the silicon film with the mixed gas, the surface of the insulating film in addition to the silicon film is exposed to the mixed gas, and the insulating film is silicon It is a nitride film (SiNx), Furthermore, the said silicon film can also be a form which consists of a non-doped silicon film and a dope silicon film from the bottom.
마지막으로, 상기 제1, 2의 박막 트랜지스터의 제조방법에 있어서, 상기 금속막을 패터닝하는 공정이, 상기 금속막의 위에 형성된 투명 도전막의 패턴에 따라상기 금속막을 에칭함으로써 행하여지며 또는, 상기 금속막이 Cr막 또는 투명 도전막으로 이루어지는 형태도 채용할 수 있다.Finally, in the method for manufacturing the first and second thin film transistors, the step of patterning the metal film is performed by etching the metal film according to the pattern of the transparent conductive film formed on the metal film, or the metal film is a Cr film. Or the form which consists of a transparent conductive film is also employable.
도 1은 본 발명 제1 실시형태의 박막 트랜지스터의 제조방법을 제조공정 순으로 도시한 평면도 및 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a plan view and a cross-sectional view showing the manufacturing method of the thin film transistor according to the first embodiment of the present invention in the order of manufacturing steps.
도 2는 도 1에 계속되는 제조공정을 도시한 평면도 및 단면도.2 is a plan view and a sectional view of a manufacturing process following FIG. 1;
도 3은 도 2에 계속되는 제조공정을 도시한 평면도 및 단면도.3 is a plan view and a sectional view of a manufacturing process following FIG. 2;
도 4는 본 발명 제2 실시형태의 박막 트랜지스터의 제조방법을 제조공정 순으로 도시한 평면도 및 단면도.4 is a plan view and a sectional view of the method of manufacturing the thin film transistor of the second embodiment of the present invention, in the order of manufacturing steps;
도 5는 도 4에 계속되는 제조공정을 도시한 평면도 및 단면도.5 is a plan view and a sectional view of a manufacturing process following FIG. 4;
도 6은 도 5에 계속되는 제조공정을 도시한 평면도 및 단면도.6 is a plan view and a sectional view of a manufacturing process following FIG. 5;
도 7은 본 발명 제2 실시형태의 효과를, 채널 에칭량의 에칭시간 의존성에 의해 도시한 그래프.Fig. 7 is a graph showing the effect of the second embodiment of the present invention by the etching time dependency of the channel etching amount.
도 8은 본 발명 제2 실시형태의 효과를, 채널에 있어서의 에칭 균일성의 에칭시간 의존성에 의해 도시한 그래프.Fig. 8 is a graph showing the effect of the second embodiment of the present invention by the etching time dependency of the etching uniformity in the channel.
도 9는 본 발명 제3 실시형태의 박막 트랜지스터의 제조방법을 공정 순으로 도시한 평면도 및 단면도.9 is a plan view and a sectional view of a method of manufacturing the thin film transistor according to the third embodiment of the present invention in order of process.
도 10은 도 9에 계속되는 제조공정을 도시한 평면도 및 단면도.10 is a plan view and a cross-sectional view of a manufacturing process following FIG. 9;
도 11은 도 10에 계속되는 제조공정을 도시한 평면도 및 단면도.FIG. 11 is a plan view and a cross sectional view of a manufacturing process following FIG. 10; FIG.
도 12는 종래 박막 트랜지스터의 제조방법의 문제가 되는 제조공정을 도시한 단면도.12 is a cross-sectional view showing a manufacturing process that is a problem of the conventional method for manufacturing a thin film transistor.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
1, 31, 61, 101 : 유리기판 2, 32, 62, 102 : 게이트 전극1, 31, 61, 101: glass substrate 2, 32, 62, 102: gate electrode
3, 4, 33, 34, 63, 64, 103, 104 : 절연막3, 4, 33, 34, 63, 64, 103, 104: insulating film
5 : a-Si막 6 : n+a-Si막5: a-Si film 6: n + a-Si film
7, 107 : Cr전극 배선7, 107: Cr electrode wiring
8, 18, 38, 48, 68, 78, 108 : 레지스트 패턴8, 18, 38, 48, 68, 78, 108: resist pattern
15 : 실리콘 아일랜드 17, 47, 87 : 소스 ·드레인 전극 배선15: silicon island 17, 47, 87: source and drain electrode wiring
27 : 전극 사이 영역 45, 75 : a-Si 아일랜드27: region between electrodes 45, 75: a-Si island
46, 76 : n+a-Si 아일랜드 55, 85 : 아일랜드46, 76: n + a-Si Ireland 55, 85: Ireland
58, 88 : 채널부 77 : Cr막 아일랜드58, 88 channel portion 77: Cr film island
79 : ITO막 패턴 87 : 소스 ·드레인 전극79 ITO film pattern 87 source and drain electrodes
111 : 잔여부 112 : 필러111: remaining part 112: filler
본 발명 실시형태의 설명에 들어 가기 전에, 본 발명의 특징을 간략히 설명한다.Before entering the description of the embodiments of the present invention, the features of the present invention will be briefly described.
본 발명의 박막 트랜지스터의 제조방법에서는, 금속막 및 실리콘막의 적층막에 대한 금속막과 실리콘막의 연속 에칭에 있어서, 상 하층 계면에 형성되는 변질막을 적어도 H(수소)와 F(플루오르)의 원소를 포함하는 분자로 이루어지는 가스와 산소가스를 포함하는 혼합가스, 구체적으로는, 상기 혼합가스가 CHF3가스와 O2가스 또는 HF가스와 O2가스를 포함하는 혼합가스를 사용하는 것을 특징으로 하지만, 여기서는, 특히 CHF3가스 및 O2가스를 포함하는 혼합가스를 사용하며, 특히 O2가스의 함유율이 CHF3가스에 대하여 30 내지 500%의 혼합가스를 사용한 경우에 관해서 설명한다.In the method for manufacturing the thin film transistor of the present invention, in the continuous etching of the metal film and the silicon film with respect to the laminated film of the metal film and the silicon film, at least H (hydrogen) and F (fluorine) elements are formed in the altered film formed at the interface between the upper and lower layers. Although the mixed gas containing the gas and the oxygen gas consisting of molecules, specifically, the mixed gas is characterized by using a mixed gas containing a CHF 3 gas and O 2 gas or HF gas and O 2 gas, here, a description will be given as to the case in particular CHF 3 gas and O 2 using a gas mixture including a gas and, in particular, the content of O 2 gas using a mixed gas of 30 to 500% with respect to the CHF 3 gas.
이 변질막을 에칭 제거하는 프로세스를 추가함으로써, 금속막과 실리콘막의 적층막의 에칭을 매끈하고, 균일성, 재현성이 양호한 연속 에칭을 가능하게 하는 것을 특징으로 한다.By adding the process of etching-removing this altered film, the etching of the laminated film of a metal film and a silicon film is smooth, and it can be characterized by the continuous etching which is excellent in uniformity and reproducibility.
또한, 그 드라이 에칭 프로세스에 있어서, 에칭시에 노출되어 있는 하층막에 대하여 변질막을 선택적으로 에칭 제거하는 RF 파워, 압력조건을 채용함으로써, 변질막의 에칭 제거중에 하층 실리콘막도 일부 동시에 에칭되는 것을 억제(하층 실리콘막의 막 감소 등이 작아진다.)하면, 그 후의 하층 실리콘막의 에칭시에는, 하층 실리콘막에 대하여 단독으로 에칭량, 균일성 제어가 가능하게 된다.Further, in the dry etching process, by adopting RF power and pressure conditions for selectively etching away the altered film with respect to the lower layer film exposed at the time of etching, the lower silicon film is also partially prevented from being etched simultaneously during the etching removal of the altered film. (The film reduction of the lower layer silicon film, etc. becomes small.) Then, at the time of etching the subsequent lower layer silicon film, the etching amount and the uniformity control can be independently performed with respect to the lower layer silicon film.
적층막의 상층에 이용되는 금속막의 예로서, ① Cr막, ② 투명 도전막 등(이하, ITO막이라고 부른다.)을 들 수 있다. 이 경우의 변질막으로서는, 금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막 등을 들 수 있다.As an example of the metal film used for the upper layer of a laminated film, (1) Cr film, (2) a transparent conductive film, etc. (henceforth an ITO film | membrane) is mentioned. Examples of the altered film in this case include the remainder of the metal film, the silicide of the metal film, the silicon oxide film and the like.
또한, 플루오르계 가스로서 CHF3가스를 사용하는 경우에는, 예를 들면, 실리콘막 아래의 게이트 절연막 등을 구성하는 질화막에 대한 에칭 선택성도 취할 수 있기 때문에, 주변에 질화막이 노출된 패턴으로 상기 변질막의 에칭 제거 프로세스를 행할 수도 있다.In addition, when CHF 3 gas is used as the fluorine-based gas, for example, etching selectivity can be obtained for the nitride film constituting the gate insulating film or the like under the silicon film. An etching removal process of a film may also be performed.
다음에, 본 발명의 제1 실시형태의 실리콘막 및 금속막의 적층막 에칭방법에 관하여 도 1 내지 도 3을 이용하여 설명한다. 각각의 도면에 있어서, (a)는 평면도이며, (b)는 평면도(a)의 절단선 X-X'에 따른 단면도이다.Next, the laminated film etching method of the silicon film and the metal film of 1st Embodiment of this invention is demonstrated using FIGS. In each figure, (a) is a top view, (b) is sectional drawing along the cutting line X-X 'of the top view (a).
최초로, 유리기판(1)의 표면에, 게이트 전극(2)이 되는 알루미늄막을 스퍼터 성막 및 포토리소그래피에 의해 형성된다.First, an aluminum film to be the gate electrode 2 is formed on the surface of the glass substrate 1 by sputter film formation and photolithography.
게다가, 플라즈마 CVD법에 의해, 실리콘 산화막(SiO2)으로 이루어지는 절연막(3)을 약 100nm, 또한, 그 위에, 실리콘 질화막(SiNx)으로 이루어지는 절연막(4)을 약 350nm, 비정질 실리콘(a-Si) 박막(5)을 약 200nm, n형 비정질 실리콘(n+a-Si) 박막(6)을 약 30nm의 두께로 차례로 퇴적된다. 또한, 스퍼터법으로 Cr막(7)을 약100nm 형성한다.In addition, by the plasma CVD method, the insulating film 3 made of silicon oxide film (SiO 2 ) is about 100 nm, and the insulating film 4 made of silicon nitride film (SiNx) is about 350 nm and amorphous silicon (a-Si). A thin film 5 is deposited to a thickness of about 200 nm, and an n-type amorphous silicon (n + a-Si) thin film 6 to a thickness of about 30 nm. Further, the Cr film 7 is formed by about 100 nm by the sputtering method.
다음에, 포토리소그래피법으로 형성된 레지스트 패턴(8)을 마스크로서, Cr막을 패터닝하여 Cr전극 배선(7)을 형성하지만, 이 패터닝에는, 질산 제2 세륨암모늄계 에칭액의 웨트 에칭을 이용하거나 또는, Cl2/O2/He= 150/300/200(가스 혼합조건, 단위: cc/min), 20Pa, 1500W의 플라즈마 방전상태에서의 드라이 에칭을 이용한다(도 1).Next, the Cr electrode wiring 7 is formed by patterning the Cr film using the resist pattern 8 formed by the photolithography method as a mask, but wet etching of the dicerium ammonium nitrate-based etching solution is used for this patterning, or Dry etching in a plasma discharge state of Cl 2 / O 2 / He = 150/300/200 (gas mixing condition, unit: cc / min), 20 Pa, 1500 W is used (FIG. 1).
그 후 다시, Cr전극 배선(7)을 셀프 얼라인먼트용의 마스크로서, n+a-Si박막(6)의 모든 막 두께 및 a-Si박막(5)의 일부인 약 20nm을 드라이 에칭에 의해 제거한다. 이 경우의 에칭처리에 관해서, 이하에 상세히 설명한다.After that, as a mask for self-alignment, the Cr electrode wiring 7 again removes all the film thicknesses of the n + a-Si thin film 6 and about 20 nm which is a part of the a-Si thin film 5 by dry etching. . The etching process in this case will be described in detail below.
우선, 1스텝째에, n+a-Si박막(6)의 노출 표면상의 Cr막의 잔여부, 실리사이드 금속막의 잔여부, 실리콘 산화막 등을 제거하기 위해, 본 발명의 특징인 CHF3가스 및 O2가스를 포함하는 혼합가스를 이용하여, 이하의 조건으로 에칭처리한다.First, in order to remove the remainder of the Cr film, the remainder of the silicide metal film, the silicon oxide film, and the like on the exposed surface of the n + a-Si thin film 6, the CHF 3 gas and O 2 , which are the features of the present invention, are removed in the first step. Using the mixed gas containing gas, the etching is carried out under the following conditions.
가스: CHF3/O2/He= 200/200/100sccmGas: CHF 3 / O 2 / He = 200/200 / 100sccm
압력: 10PaPressure: 10Pa
파워: 1000WPower: 1000 W
처리시간: 30초Processing time: 30 seconds
또한, 상기에 나타낸 CHF3가스 및 O2가스의 구체적인 가스 유량은, 한 예로서, 발명자들의 다양한 실험으로부터, O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위 또한, 바람직하게는 80 내지 300%의 범위의 혼합가스라면, n+a-Si박막(6)의 노출 표면상의 잔여부를, 상기 혼합가스에 의한 에칭과 동일하게 제거할 수 있는 것이 판명되었다. 계속해서, 2스텝째에 n+a-Si박막(6)의 모든 막 두께 및 a-Si박막(5)의 일부인 약 20nm을 제거하기 위해, 예로서,In addition, the specific gas flow rates of the CHF 3 gas and the O 2 gas shown above, as an example, from the inventors' various experiments, the content rate of the O 2 gas in the CHF 3 gas in the range of 30 to 500%, preferably, It was found that with the mixed gas in the range of 80 to 300%, the remaining portion on the exposed surface of the n + a-Si thin film 6 can be removed in the same manner as the etching with the mixed gas. Subsequently, in order to remove all the film thicknesses of the n + a-Si thin film 6 and about 20 nm which is part of the a-Si thin film 5 in the second step, for example,
가스: SF6/HCl/He= 150/150/200sccmGas: SF 6 / HCl / He = 150/150 / 200sccm
압력: 10PaPressure: 10Pa
파워: 600WPower: 600 W
처리시간: 30초Processing time: 30 seconds
의 조건으로 에칭한다.It is etched under the conditions of.
또한, 레지스트 패턴(8)의 박리성을 높이기 위해 O2애싱처리를 시행하지만, 예로서,In addition, in order to improve the peelability of the resist pattern 8, O 2 ashing treatment is performed.
가스: O2= 300sccmGas: O 2 = 300 sccm
압력: 50PaPressure: 50Pa
파워: 1000WPower: 1000 W
처리시간: 60초Processing time: 60 seconds
의 조건을 이용한다. 그 후, 레지스트 패턴(8)을 웨트 박리 처리한다.Use the conditions of Thereafter, the resist pattern 8 is wet peeled off.
다음에, 다시 포토리소그래피법으로 레지스트 패턴(18)을 형성하고a-Si박막(5)의 잔여부를 줄무늬 모양으로 드라이 에칭함으로써 TFT를 구성하는 실리콘 아일랜드(15)를 형성한다.Next, the resist pattern 18 is again formed by photolithography, and the silicon island 15 constituting the TFT is formed by dry etching the remaining portion of the a-Si thin film 5 in a stripe pattern.
이 때, 레지스트 패턴(18)은, Cr전극 배선(7)의 소스 ·드레인 전극(17)간의 전극 사이 영역(27)(박막 트랜지스터의 채널부)을 적어도 덮도록 형성되고(도면중 실선으로 도시한다), 레지스트 패턴(18)에 덮이지 않은 a-Si박막(5)은, 소스 ·드레인 전극(17)을 마스크로서 에칭 제거된다. a-Si박막(5)을 에칭할 때, 소스 ·드레인 전극(17)이 마스크가 되는 소스 ·드레인 전극(17)의 영역은, 에칭 가스에 노출되어 손상을 적지 않게 받기 때문에, 이 손상을 막기 위해 보다 바람직한 형으로 도면중 일점쇄선으로 도시한, 소스 ·드레인 전극(17), Cr전극 배선(7) 및 전극 사이 영역(27)(그물 패턴으로 도시한다)을 완전히 덮는 레지스트 패턴을 이용하는 것도, 본 실시형태의 변형예로서 적용 가능하다.At this time, the resist pattern 18 is formed so as to cover at least the inter-electrode region 27 (channel portion of the thin film transistor) between the source and drain electrodes 17 of the Cr electrode wiring 7 (illustrated by a solid line in the figure). The a-Si thin film 5 which is not covered by the resist pattern 18 is etched away using the source and drain electrodes 17 as a mask. When the a-Si thin film 5 is etched, the region of the source / drain electrode 17 on which the source / drain electrode 17 serves as a mask is exposed to the etching gas and receives little damage, thereby preventing this damage. It is also preferable to use a resist pattern that completely covers the source / drain electrodes 17, the Cr electrode wirings 7, and the interelectrode region 27 (shown in a net pattern), which is shown by a dashed line in the figure in a more preferable form. It is applicable as a modification of this embodiment.
이 때의 드라이 에칭처리는 예를 들면,The dry etching process at this time is, for example,
가스: SF6/HCl/He=150/150/200sccmGas: SF 6 / HCl / He = 150/150 / 200sccm
압력: 10PaPressure: 10Pa
파워: 1000WPower: 1000 W
처리시간: 100초Processing time: 100 seconds
의 조건으로 행한다(도 3).It is performed on condition of (FIG. 3).
그 후, 레지스트 패턴(18)을 웨트 박리처리하고, 또한, 플라즈마 CVD법으로 SiNx 막을 성막하고, 포토에칭 프로세스에 의해 패터닝하고, SiNx막을 보호막으로함으로써 TFT부 및 금속 Cr막 전극 배선이 형성된다(도시 생략).Thereafter, the resist pattern 18 is wet peeled off, and a SiNx film is formed by a plasma CVD method, patterned by a photoetching process, and the SiNx film is used as a protective film to form a TFT portion and a metal Cr film electrode wiring ( Not shown).
본 발명의 제1 실시형태의 효과로서, 우선 제1, 금속막과 실리콘막의 계면에 형성되는 변질막을 완전히 에칭 제거하는 프로세스를, 실리콘막(a-Si박막(5) 및 n+a-Si박막(6))의 에칭처리 전에, O2가스의 CHF3가스에 대한 함유율이 30 내지 500%의 범위가 되는 구성의 혼합가스에 의해 행함으로써 이종막 사이에 형성되어 에칭을 소외하는 변질막(금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막 등)이 모두 제거되기 때문에, 상층의 금속막의 에칭 후에 행하는 하층의 실리콘막의 에칭에 있어서, 매끈하고, 균일성이 좋은 에칭이 가능하게 된다.As an effect of the first embodiment of the present invention, first, the process of completely etching away the altered film formed at the interface between the metal film and the silicon film is carried out by the silicon film (a-Si thin film 5 and n + a-Si thin film). Before the etching treatment of (6), a deteriorated film formed between dissimilar films by performing a mixed gas having a composition in which the content of O 2 gas to CHF 3 gas is in a range of 30 to 500% (extra-etched metal) Since the remainder of the film, the silicide of the metal film, the silicon oxide film, etc.) are all removed, the etching of the lower silicon film performed after the etching of the upper metal film can be performed smoothly and with good uniformity.
다음에, 본 발명의 제2 실시형태의 제1 실시예에 관하여, 도 4 내지 도 8을 참조하여 설명한다. 도 4 내지 도 6의 각각의 도면에 있어서, (a)는 평면도이며, (b)는 평면도(a)의 절단선 Y-Y'에 따른 단면도이다.Next, a first example of a second embodiment of the present invention will be described with reference to FIGS. 4 to 8. In each of FIGS. 4-6, (a) is a top view, (b) is sectional drawing along the cutting line Y-Y 'of the top view (a).
본 실시형태의 에칭방법에서는, 역 스태거 구조의 TFT 제조공정을 대상으로 하지만, 백 채널 에칭 전처리에 소스 ·드레인 전극이 되는 금속과 오믹 실리콘층의 계면에 생성되어 에칭의 소외 요인이 되는 변질막, 즉 금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막 등을 동시에 제거하고, 또한, 에칭 대상이 아닌 실리콘 질화막에 대해서는 에칭 선택성을 갖는 에칭처리로서, CHF3/O2가스계로, O2가스의 함유율이 CHF3에 대하여 30 내지 500%의 범위가 되는 혼합가스를 이용한 드라이 에칭처리를 이용한다.In the etching method of the present embodiment, a TFT manufacturing process having an inverse stagger structure is intended, but a deteriorated film formed at an interface between a metal serving as a source and a drain electrode and an ohmic silicon layer in a back channel etching pretreatment, which becomes an alienation factor of etching. , that is removing the metal film is the remainder, the metal film silicide cargo, silicon oxide film or the like at the same time, and also, as an etching process having an etch selectivity for the silicon nitride film instead of etching the target, the CHF 3 / O 2 gas to step, O 2 gas content is used a dry etching process using a gas mixture which is in the range of 30 to 500% with respect to the CHF 3.
이와 같이 오믹 실리콘층 표면의 에칭 소외 요인을 제거한 후의 백 채널 에칭처리에서는 에칭 균일성, 재현성이 향상된다.As described above, in the back channel etching treatment after removing the etching alienation factor on the surface of the ohmic silicon layer, etching uniformity and reproducibility are improved.
또한, 상기의 혼합가스에 있어서, 특히, O2가스의 함유율이 CHF3에 대하여 80% 이상 포함되는 혼합가스를 이용하면, 표면 변질층을 완전히 제거할 수 있으며, 백 채널 에칭처리가 대폭으로 향상된다.In the mixed gas described above, in particular, when a mixed gas containing 80% or more of O 2 gas is contained in CHF 3 , the surface altered layer can be completely removed, and the back channel etching process is greatly improved. do.
본 실시형태의 제1 실시예에서는, 이하의 점에서 종래 예에 비교하여, 이점이 있다.In the 1st Example of this Embodiment, there exists an advantage compared with the conventional example in the following points.
우선 제1, 이 CHF3가스에 의한 처리의 경우, 다른 플루오르계 가스(CF4, SF6등) 사용의 경우에 비교하여, 질화막의 에칭 선택성이 크고, 백 채널 에칭시에, 주변에 노출되는 질화막 등의 절연막은, 에칭되지 않고 주변부에 악영향을 주지 않는 에칭인 점에서 효과가 발견된다.First, in the case of treatment with this CHF 3 gas, the etching selectivity of the nitride film is higher than that in the case of using other fluorine-based gases (CF 4 , SF 6, etc.) and exposed to the surroundings during back channel etching. An insulating film such as a nitride film is found to be effective in that etching is not etched and does not adversely affect the peripheral portion.
제2, 종래 예의 플루오르계 가스(CF4) 사용의 경우에는, 백 채널 에칭처리중에 소스 ·드레인 금속막을 보호하는 PR(레지스트)막의 에칭이 크고, 백 채널 에칭중에 소스 ·드레인 금속막이 에칭 손상을 받기 쉽다고 하는 문제점이 있으나, CHF3가스 사용의 경우에는 PR막에 대한 선택성(PR막을 에칭하지 않는 에칭 선택성)이 크고, 소스 ·드레인 금속막에 에칭 손상을 미치게 하지 않은 점에서 효과가 발견된다.In the case of using the fluorine-based gas (CF 4 ) of the second and conventional examples, the etching of the PR (resist) film that protects the source / drain metal film during the back channel etching process is large, and the source / drain metal film is subjected to etching damage during the back channel etching. Although there is a problem that it is easy to receive, the use of CHF 3 gas has a high selectivity to the PR film (etch selectivity not to etch the PR film), and an effect is found in that etching damage is not caused to the source / drain metal film.
이상 2점이, 종래의 다른 플루오르계 가스(CF4, SF6등) 사용의 경우에 비교하여 유리하다.The above two points are advantageous compared with the case of using other conventional fluorine-based gases (CF 4 , SF 6, etc.).
본 실시형태의 제1 실시예의 백 채널 에칭 처리공정 전에, CHF3/O2가스계에서, O2가스의 함유율을 CHF3에 대하여 30% 이상 포함되는 혼합가스를 이용한 드라이 에칭처리하는 방법을 이용한 박막 트랜지스터의 제조방법에 관하여, 도 4 내지 6을 이용하여 설명한다. 각각의 도면에 있어서, (a)는 평면도이며, (b)는 평면도(a)의 절단선 Y-Y'에 따른 단면도이다.Prior to the back channel etching treatment step of the first example of the present embodiment, in the CHF 3 / O 2 gas system, a dry etching treatment using a mixed gas containing 30% or more of O 2 gas relative to CHF 3 is used. The manufacturing method of a thin film transistor is demonstrated using FIGS. In each figure, (a) is a top view, (b) is sectional drawing along the cutting line Y-Y 'of the top view (a).
최초로, 유리기판(31)의 표면에, 게이트 전극(32)이 되는 알루미늄막을 스퍼터 성막 및 포토리소그래피에 의해 형성한다.First, an aluminum film serving as the gate electrode 32 is formed on the surface of the glass substrate 31 by sputter film formation and photolithography.
게다가 플라즈마 CVD법에 의해, 실리콘 산화막(SiO2)으로 이루어지는 절연막(33)을 약 100nm, 또한, 그 위에, 실리콘 질화막(SiNx)으로 이루어지는 절연막(34)을 약 350nm, 비정질 실리콘(a-Si) 박막을 약 200nm, n형 비정질 실리콘(n+a-Si) 박막을 약 30nm의 두께로 차례로 퇴적한다. 그 후, n+a-Si 박막과 a-Si 박막을 동일한 마스크 패턴으로 에칭하고, a-Si TFT의 활성영역을 줄무늬로 분리시키고, n+a-Si 아일랜드(46) 및 a-S아일랜드(45)로 이루어지는 아일랜드(55)를 형성한다(도 4).In addition, by the plasma CVD method, the insulating film 33 made of silicon oxide film (SiO 2 ) is about 100 nm, and the insulating film 34 made of silicon nitride film (SiNx) is about 350 nm and amorphous silicon (a-Si). A thin film is deposited about 200 nm, and an n-type amorphous silicon (n + a-Si) thin film is sequentially deposited to a thickness of about 30 nm. Thereafter, the n + a-Si thin film and the a-Si thin film are etched with the same mask pattern, the active region of the a-Si TFT is separated by stripes, and the n + a-Si island 46 and aS island 45 The island 55 which consists of these is formed (FIG. 4).
또한, 스퍼터법으로 Cr막을 약 100nm 형성하고, 포토리소그래피법으로 형성한 레지스트 패턴(48)을 마스크로서, Cr막을 패터닝하고 소스 ·드레인 전극 배선(47)을 형성하지만, 이 패터닝에는, 질산 제2 세륨암모늄계 에칭액의 웨트 에칭을 이용하거나 또는, Cl2/O2/He=150/300/200(가스 혼합조건, 단위: cc/min),20Pa, 1500W의 플라즈마 방전상태에서의 드라이 에칭을 이용한다(도 5).The Cr film is formed by the sputtering method, and the Cr film is patterned using the resist pattern 48 formed by the photolithography method, and the source-drain electrode wiring 47 is formed using the photolithography method. Wet etching of cerium ammonium-based etching solution is used, or dry etching in a plasma discharge state of 20 Pa, 1500 W, Cl 2 / O 2 / He = 150/300/200 (gas mixing condition, unit: cc / min) is used. (FIG. 5).
또한, 레지스트막의 박리성을 높이기 위해,Moreover, in order to improve the peelability of a resist film,
가스: O2=300sccmGas: O 2 = 300sccm
압력: 50PaPressure: 50Pa
파워: 1000WPower: 1000 W
처리시간: 60초Processing time: 60 seconds
의 조건의 O2애싱처리를 행한다. 그 후, 레지스트 패턴(48)을 웨트 박리처리한다.O 2 ashing treatment is performed under the following conditions. Thereafter, the resist pattern 48 is wet peeled off.
다음에, n+a-Si 아일랜드(46)의 노출 표면상의 전극 금속, 실리사이드 금속막의 잔여부, 실리콘 산화막 등을 제거하기 위해, 본 실시형태의 제1 실시예의 특징인 백 채널부의 에칭 전처리로서, CHF3/O2를 주로 포함하는 플라즈마 가스처리를 행한다. 처리조건은,Next, in order to remove the electrode metal on the exposed surface of the n + a-Si island 46, the remainder of the silicide metal film, the silicon oxide film, and the like, as the etching pretreatment, which is a feature of the first embodiment of the present embodiment, Plasma gas treatment mainly comprising CHF 3 / O 2 is performed. Treatment conditions are
가스: CHF3/O2/He=100/100/50sccmGas: CHF 3 / O 2 / He = 100/100 / 50sccm
압력: 30PaPressure: 30Pa
파워: 500WPower: 500 W
처리시간: 20초Processing time: 20 seconds
로서, 에칭 전처리한 후, 채널부의 에칭처리를 행한다. 채널부의 에칭처리 조건으로서,After the etching pretreatment, the channel portion is etched. As the etching conditions for the channel portion,
가스: SF6/Cl2= 50/100sccmGas: SF 6 / Cl 2 = 50/100 sccm
압력: 30PaPressure: 30Pa
파워: 500WPower: 500 W
처리시간: 60초Processing time: 60 seconds
를 이용한다.Use
여기까지의 방법에 있어서는, n+a-Si 아일랜드(46)의 노출 표면상의 잔여부와, n+a-Si 아일랜드(46)의 모든 막 두께 및 a-Si 아일랜드(45)의 일부를 제거하기 위해 각각 가스 조건이 다른 2스텝의 에칭에 의해 행하였지만, 다음의 에칭조건을 이용하면, n+a-Si 아일랜드(46)의 노출 표면상의 잔여부와, n+a-Si 아일랜드(46)의 모든 막 두께 및 a-Si 아일랜드(45)의 일부의 합계 150nm을 한번에 에칭처리 및 제거하고, 채널부(58)를 형성하는 것도 가능하다.In the method described so far, to remove a portion of the n + a-Si island and the remainder on the exposed surface of 46, n + a-Si island 46 all film thicknesses and the a-Si island 45 of the for each gas condition is made on by the etching of the other two steps, using the following etching conditions, n + a-Si and the remainder on the exposed surface of the island (46), n + a-Si island 46 It is also possible to etch and remove all the film thicknesses and a total of 150 nm of a part of the a-Si islands 45 at once and form the channel portion 58.
또한, 이 한번에 에칭처리 및 제거하는 방법은, 후술하는 제2 실시형태의 제2 실시예와 같이, Cr 에칭 직후에 행하는 경우에 대해서도, 적용할 수 있는 것은 말할 필요도 없다.It goes without saying that the method of etching and removing at once is also applicable to the case where the etching is performed immediately after Cr etching, as in the second example of the second embodiment described later.
가스: CHF3/O2=100/100sccmGas: CHF 3 / O 2 = 100 / 100sccm
압력: 30PaPressure: 30Pa
파워: 500WPower: 500 W
처리시간: 100초Processing time: 100 seconds
상기에 나타낸 CHF3및 O2의 구체적인 가스 유량은 일례이며, 필자들의 다양한 실험에서, O2가스의 CHF3가스에 대한 함유율이 30 내지 50O%의 범위, 보다 바람직하게는 80 내지 300%의 범위의 혼합 가스라면, 이와 같이 한번의 에칭에 의해, n+a-Si 아일랜드(46)의 노출 표면상의 잔여부와, n+a-Si 아일랜드(46)의 모든 막 두께 및 a-Si 아일랜드(45)의 일부를 제거하는 것이 가능하다.Specific gas flow rates of CHF 3 and O 2 shown above are one example, and in our various experiments, the content of O 2 gas in CHF 3 gas is in the range of 30-50%, more preferably in the range of 80-300%. of the gas mixture, if, on the other, as by etching with one, n + a-Si island 46, all the thickness of the exposed surface of the remainder and, n + a-Si island 46 on a, and a-Si island (45 It is possible to remove a part of).
다음에, 제2 실시형태의 제2 실시예로서, CHF3가스와 CHF3가스에 대하여 30 내지 500%의 범위, 보다 바람직하게는 80 내지 300%의 범위의 함유율의 O2가스를 주로 포함하는 혼합가스 플라즈마로 처리하는 방법을 Cr 에칭 직후에 행하는 경우에 관해서 설명한다. 제조공정은 제1 실시예와 거의 같기 때문에, 실시예 1의 설명에 이용한 도 4 내지 도 6을 참조하여 설명한다.Next, as a second example of the second embodiment, mainly containing O 2 gas having a content rate in the range of 30 to 500%, more preferably in the range of 80 to 300%, relative to the CHF 3 gas and the CHF 3 gas. The case where the method of treatment with the mixed gas plasma is performed immediately after Cr etching will be described. Since the manufacturing process is almost the same as in the first embodiment, it will be described with reference to Figs. 4 to 6 used in the description of the first embodiment.
이 경우, 스퍼터법으로 Cr막을 형성한 후, 소스 ·드레인 전극 배선(47)을 웨트 에칭 또는, 드라이 에칭으로 형성하기(도 5) 까지는 제1 실시예와 동일하지만, 그 후 레지스트막의 박리성을 높이기 위한 02애싱처리 및 박리처리를 행하기 전에, 본 실시예의 특징인 처리로서, CHF3/O2를 주로 포함하는 플라즈마가스 처리를 행한다. 처리조건은,In this case, after the Cr film is formed by the sputtering method, the source and drain electrode wirings 47 are formed by wet etching or dry etching (FIG. 5), but are the same as those in the first embodiment. Before performing the 0 2 ashing treatment and the peeling treatment to increase, the plasma gas treatment mainly comprising CHF 3 / O 2 is performed as the treatment characteristic of the present embodiment. Treatment conditions are
가스: CHF3/O2/He=100/100/50sccmGas: CHF 3 / O 2 / He = 100/100 / 50sccm
압력: 30PaPressure: 30Pa
파워: 500WPower: 500 W
처리시간: 20 내지 60초를Treatment time: 20 to 60 seconds
이용한다. 이로써, n+a-Si 아일랜드(46)의 노출 표면상의 전극 금속, 실리사이드 금속막의 잔여부, 실리콘 산화막 등을 제거할 수 있다.I use it. Thereby, the electrode metal on the exposed surface of the n + a-Si island 46, the remainder of the silicide metal film, the silicon oxide film and the like can be removed.
그 후, 레지스트막의 박리성을 높이기 위한 02애싱처리를 행하고, 포토레지스트 패턴(48)을 웨트 박리처리한다.Thereafter, 0 2 ashing is performed to increase the peelability of the resist film, and the photoresist pattern 48 is wet peeled.
이 후의 채널부의 에칭처리는, 조건으로서,Subsequent etching of the channel portion is a condition.
가스: SF6/Cl2= 50/100sccmGas: SF 6 / Cl 2 = 50/100 sccm
압력: 30PaPressure: 30Pa
파워: 500WPower: 500 W
처리시간: 60초를Processing time: 60 seconds
이용한다. 이로 인하여 제1 실시예와 같이, n+a-Si 아일랜드(46)의 모든 막 두께 및 a-Si 아일랜드(45)의 일부의 합계 150nm을 에칭 제거하고, 채널부(58)를 형성한다(도 6).I use it. Thus, as in the first embodiment, 150 nm of the total of all the film thicknesses of the n + a-Si islands 46 and a part of the a-Si islands 45 is etched away to form the channel portion 58 (Fig. 6).
본 실시형태의 효과로서, 우선 제1, 백 채널부의 에칭 전처리, 또는 백 채널 에칭처리 자체에, CHF3/O2가스계에서, O2가스의 함유율이 CHF3가스에 대하여 30 내지 500%의 범위, 보다 바람직하게는 80 내지 300%의 범위의 혼합가스를 이용한 드라이 에칭처리를 이용함으로써 소스 ·드레인 전극이 되는 금속과 오믹 실리콘층의 계면에 생성되고, 에칭의 소외 요인이 되는 변질막, 즉 금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막 등을 동시에 제거하는 것으로 오믹 실리콘층 표면의에칭 소외 요인을 모두 제거한 후 또는 동시에 백 채널 에칭처리하도록 했기 때문에, 백 채널 에칭의 균일성, 재현성이 비약적으로 향상된다.As an effect of the present embodiment, first, in the CHF 3 / O 2 gas system, the content of O 2 gas is 30 to 500% of the CHF 3 gas in the etching pretreatment of the first, back channel portion, or the back channel etching process itself. By using the dry etching treatment using a mixed gas in the range, more preferably in the range of 80 to 300%, a deteriorated film which is formed at the interface between the metal serving as the source and drain electrodes and the ohmic silicon layer, and which becomes an alienation factor of the etching, namely Simultaneous removal of the remaining portions of the metal film, silicides of the metal film, and silicon oxide film removes all the etching exclusion factors on the surface of the ohmic silicon layer or simultaneously performs the back channel etching. Thus, uniformity and reproducibility of the back channel etching are remarkable. Is improved.
도 7에, 본 실시형태의 백 채널 에칭 전처리에, CHF3/O2가스계에서, O2가스의 함유율이 CHF3가스에 대하여 10O% 포함되는 혼합가스(즉 CHF3/O2/He= 100/100/50sccm)를 이용한 드라이 에칭처리를 행한 경우와 행하지 않은 경우의 채널 에칭시간과 에칭량의 관계를 도시한다.7, in the back channel etching pretreatment of the present embodiment, in a CHF 3 / O 2 gas system, a mixed gas containing 100% of O 2 gas relative to CHF 3 gas (that is, CHF 3 / O 2 / He = The relationship between the channel etching time and the etching amount in the case of performing dry etching treatment using 100/100/50 sccm) or not is shown.
또한, 도 8에, 본 실시형태의 백 채널 에칭전처리에, CHF3/O2가스계로, O2가스의 함유율이 CHF3가스에 대하여 100% 포함되는 혼합가스(즉 CHF3/O2/He= 100/100/50sccm)를 이용한 드라이 에칭처리를 행한 경우와 행하지 않은 경우의 채널 에칭시간과 채널에 있어서의 에칭 균일성을 도시한다.8, in the back channel etching pretreatment of this embodiment, the mixed gas (that is, CHF 3 / O 2 / He) containing 100% of the O 2 gas in the CHF 3 / O 2 gas system relative to the CHF 3 gas = 100/100/50 sccm) shows the channel etching time and the etching uniformity in the channel with and without the dry etching treatment.
제2 효과로서, 본 실시형태의 처리에 사용하는 플루오르계 가스로서, CF4, SF6등이 아니라, CHF3가스를 선택함으로써, 백 채널 에칭시에 에칭 대상이 아닌 주변부의 실리콘 질화막에 대해서는 높은 에칭 선택성을 갖게 할 수 있기 때문에, 주변부에 악영향, 손상을 주지 않는 채널부만의 선택적 처리가 가능하다. CF4, SF6등을 이용한 경우에는, 이 선택성이 없고, 주변부에 큰 악영향, 손상을 주고, TFT 특성, 소자 성능(절연막 내압 등)이 열화하는 문제가 생긴다.As a second effect, by selecting the CHF 3 gas instead of CF 4 , SF 6, etc. as the fluorine-based gas used in the treatment of the present embodiment, the silicon nitride film at the periphery not etched at the time of back channel etching is high. Since etching selectivity can be provided, selective processing of only the channel portion that does not adversely affect or damage the peripheral portion is possible. In the case of using CF 4 , SF 6, or the like, this selectivity is not provided, causing a large adverse effect and damage to the peripheral portion, and a problem of deterioration of TFT characteristics and device performance (insulation voltage, etc.).
다음에, 본 발명의 제3 실시형태에 관하여, 도 9 내지 11을 참조하여 설명한다. 각각의 도면에 있어서, (a)는 평면도이며, (b)는 평면도(a)의 절단선 Z-Z'에따른 단면도이다.Next, a third embodiment of the present invention will be described with reference to FIGS. 9 to 11. In each figure, (a) is a top view, (b) is sectional drawing along the cutting line Z-Z 'of the top view (a).
최초로, 유리기판(61)의 표면에, 게이트 전극(62)이 되는 알루미늄막을 스퍼터 성막 및 포토리소그래피에 의해 형성된다.First, an aluminum film to be the gate electrode 62 is formed on the surface of the glass substrate 61 by sputter film formation and photolithography.
게다가, 플라즈마 CVD법에 의해, 실리콘 산화막(SiO2)으로 이루어지는 절연막(63)을 약 100nm, 또한, 그 위에, 실리콘 질화막(SiNx)으로 이루어지는 절연막(64)을 약 350nm, 비정질 실리콘(a-Si) 박막(65)을 약 200nm, n형 비정질 실리콘(n+a-Si) 박막(66)을 약 30nm의 두께로 차례로 퇴적한다. 또한, 스퍼터법으로 Cr막을 약 100nm 형성한다.In addition, by the plasma CVD method, the insulating film 63 made of silicon oxide film (SiO 2 ) is about 100 nm, and the insulating film 64 made of silicon nitride film (SiNx) is about 350 nm and amorphous silicon (a-Si). A thin film 65 is deposited in a thickness of about 200 nm, and an n-type amorphous silicon (n + a-Si) thin film 66 is sequentially deposited to a thickness of about 30 nm. Further, about 100 nm of Cr film is formed by the sputtering method.
다음에, 포토리소그래피법으로 형성한 레지스트 패턴(68)을 마스크로서, Cr막, n+a-Si박막(66), a-Si박막(65)을 차례로 에칭 제거하고 위에서부터 차례로 Cr막 아일랜드(77), n+a-Si 아일랜드(76), a-Si 아일랜드(75)로 이루어지는 아일랜드(85)를 형성하지만 이 패터닝에는, 질산 제2 세륨암모늄계 에칭액의 웨트 에칭을 이용하거나 또는 Cl2/O2/He=150/300/200(가스 혼합조건, 단위: cc/min), 20Pa, 1500W의 플라즈마 방전상태에서의 드라이 에칭을 이용한다(도 9).Next, using the resist pattern 68 formed by the photolithography method as a mask, the Cr film, the n + a-Si thin film 66, and the a-Si thin film 65 are sequentially removed by etching, and the Cr film islands (from the top) are sequentially removed. 77), an island 85 consisting of n + a-Si islands 76 and a-Si islands 75 is formed, but for this patterning, wet etching of a dicerium ammonium nitrate-based etching solution is used or Cl 2 / Dry etching in a plasma discharge state of O 2 / He = 150/300/200 (gas mixing condition, unit: cc / min), 20 Pa, 1500 W is used (FIG. 9).
그 후, 레지스트 패턴(68)을 웨트 박리처리한다. 계속해서, 스퍼터법으로 ITO막을 형성한 후, 다시 레지스트 패턴(78)을 이용하여 ITO막 패턴(79)을 형성한다(도 10).Thereafter, the resist pattern 68 is wet peeled off. Subsequently, after forming an ITO film by a sputtering method, the ITO film pattern 79 is again formed using the resist pattern 78 (FIG. 10).
또한, 그 ITO막 패턴(79)을 셀프 얼라인먼트 마스크에 이용하고, 하층의 Cr막 아일랜드(77)를 패터닝하여, Cr전극 배선을 형성하지만, 이 패터닝에는 질산 제2 세륨암모늄계 에칭액의 웨트 에칭을 이용하는지 또는, Cl2/O2/He= 150/300/200(가스 혼합조건, 단위: cc/min), 20Pa, 1500W의 플라즈마 방전상태에서의 드라이 에칭을 이용한다. Cr전극 배선은, TFT부의 a-Si 아일랜드(77)의 위에 있어서는, 소스 ·드레인 전극(87)을 구성한다.The ITO film pattern 79 is used as a self-alignment mask, and the lower Cr film islands 77 are patterned to form Cr electrode wirings. However, the patterning is performed by wet etching of the second cerium ammonium nitrate-based etching solution. Or dry etching in a plasma discharge state of 20 Pa, 1500 W, using Cl 2 / O 2 / He = 150/300/200 (gas mixing condition, unit: cc / min). The Cr electrode wirings constitute the source / drain electrodes 87 on the a-Si island 77 of the TFT portion.
또한, 그 소스 ·드레인 전극(87)을 셀프 얼라인먼트에 이용하고, 하층의 n+a-Si 아일랜드(76)의 모든 막 두께 및 a-Si 아일랜드(77)의 일부를 드라이 에칭함으로써 TFT의 채널부(88)를 형성한다.In addition, the source and drain electrodes 87 are used for self-alignment, and all the film thicknesses of the n + a-Si islands 76 in the lower layer and a portion of the a-Si islands 77 are dry-etched to form the channel portion of the TFT. Form 88.
이 채널부(88)를 형성할 때 에칭처리시에는, 1스텝째에 예를 들면,In forming the channel portion 88, during the etching process, for example, at the first step,
가스: CHF3/O2/He= 180/180/100sccmGas: CHF 3 / O 2 / He = 180/180 / 100sccm
압력: 10PaPressure: 10Pa
파워: 1000WPower: 1000 W
처리시간: 20초Processing time: 20 seconds
의 조건을 이용하여, 2스텝째에 예를 들면,By using the conditions of, for example, in the second step,
가스: SF6/HCl/He= 150/150/200sccmGas: SF 6 / HCl / He = 150/150 / 200sccm
압력: 10PaPressure: 10Pa
파워: 1000WPower: 1000 W
처리시간: 30초Processing time: 30 seconds
의 조건을 이용한다. 그 후, 레지스트 패턴(78)을 웨트 박리처리한다(도 11).Use the conditions of Thereafter, the resist pattern 78 is wet peeled off (FIG. 11).
또한, 플라즈마 CVD법으로 SiNx막을 성막하고, 포토에칭프로세스에 의해 패터닝하고, SiNx막을 보호막으로 함으로써 TFT부 및 금속 Cr막 전극 배선이 형성된다(도시 생략).Further, a SiNx film is formed by a plasma CVD method, patterned by a photoetching process, and the SiNx film is used as a protective film to form a TFT portion and metal Cr film electrode wiring (not shown).
이와 같이, Cr막 위에 ITO막을 적층한 구조에 대해서도, CHF3/O2가스계의 혼합가스를 이용하여, Cr전극 배선 형성 후에 n+a-Si박막의 표면의 잔여부를 제거함으로써, 하층의 실리콘막의 에칭에 있어서, 매끈하고, 균일성이 좋은 에칭이 가능하게 된다.In this manner, the structure in which the ITO film was stacked on the Cr film was also removed by using a mixed gas of CHF 3 / O 2 gas to remove the remaining portion of the surface of the n + a-Si thin film after the formation of the Cr electrode wiring. In the etching of the film, a smooth and uniformity etching can be performed.
이 제3 실시형태의, 금속막 위에 ITO막을 적층한 구조에 있어서, 패터닝한 ITO막을 마스크로서 금속막 및 그 아래의 실리콘막을 에칭하는 방법을, 이미 설명한 제1, 2의 실시형태의 구조에 대해서도 적용할 수 있는 것은 물론이며, 제1, 2의 실시형태에 있어서의 금속막 및 그 아래의 실리콘막을 에칭하는 방법을, 금속막 위의 패터닝된 ITO막을 마스크로서 금속막 및 그 아래의 실리콘막을 에칭하는 방법으로 치환할 수 있는 제조방법이라면, 본 발명의 제1, 2의 실시형태의 변형예로서의 에칭방법으로서 채용할 수 있는 것은 물론이다.In the structure in which the ITO film is laminated on the metal film of this third embodiment, the method of etching the metal film and the silicon film below thereof using the patterned ITO film as a mask is also described in the structures of the first and second embodiments described above. As a matter of course, the metal film in the first and second embodiments and the method of etching the silicon film thereunder may be applied by etching the metal film and the silicon film below the patterned ITO film on the metal film as a mask. Of course, if it is a manufacturing method which can be substituted by the method to make it, of course, it can employ | adopt as an etching method as a modification of 1st, 2nd embodiment of this invention.
최후로, 상술한 다양한 본 발명의 실시형태 및 실시예는, 그들을 서로 조합시켜 여러가지의 본 발명의 별도의 실시형태로 하는 것도 가능하다는 것은 물론이다.Finally, it goes without saying that the various embodiments and examples of the present invention described above can also be combined with each other to form different embodiments of the present invention.
상술한 바와 같이, 본 발명의 박막 트랜지스터의 제조방법에 의하면, 실리콘막 및 금속막의 적층막에 대하여 금속막을 패터닝한 후, 금속막과 실리콘막의 계면에 형성되는 변질막을 완전히 에칭 제거하는 프로세스를, 실리콘막의 에칭처리 전에 CHF3/O2가스계에서 O2가스의 함유율이 CHF3에 대하여 30 내지 500%의 범위, 보다 바람직하게는 80 내지 300%의 범위가 되는 혼합가스를 이용하여 에칭함으로써, 이종막 사이에 형성되어 에칭을 소외하는 변질막(금속막의 잔여부, 금속막의 실리사이드화물, 실리콘 산화막 등)이 모두 제거되어, 상층의 금속막의 에칭 후에 행하는 하층의 실리콘막의 에칭에 있어서, 매끈하고, 균일성, 선택성이 좋은 에칭이 가능하게 된다.As described above, according to the manufacturing method of the thin film transistor of the present invention, after the metal film is patterned with respect to the laminated film of the silicon film and the metal film, the process of completely etching away the altered film formed at the interface between the metal film and the silicon film is performed. Prior to etching, the film is etched using a mixed gas in which the content of O 2 gas is in the range of 30 to 500%, more preferably in the range of 80 to 300%, with respect to CHF 3 in the CHF 3 / O 2 gas system. All the deteriorated films (remaining portions of the metal film, silicides of the metal film, silicon oxide film, etc.) formed between the films and removed from etching are removed to smooth and uniformly etch the underlying silicon film after etching the upper metal film. Etching with good properties and selectivity becomes possible.
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