KR100467017B1 - Load transistor circuit having variable size for providing stable current and voltage to sense amplifier - Google Patents
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Abstract
증폭 회로로 안정적인 전류와 전압을 공급하기 위해 가변적인 크기를 갖는 로드 트랜지스터 회로가 개시된다. 본 발명의 로드 트랜지스터 회로는 증폭 회로와 연결되어 그 데이터 값이 감지 증폭되는 제1 및 제2 라인과, 전원 전압과 제1 라인 사이에 연결되고 로드 인에이블 신호에 응답하여 증폭 회로로 제1 공급 전류를 제공하는 제1 드라이버부와, 그리고 전원 전압과 제2 라인 사이에 연결되고 로드 인에이블 신호와 제어 신호에 응답하여 증폭 회로로 제2 공급 전류를 제공하는 제2 드라이버부를 포함한다. 제어 신호는 퓨즈 정보에 의해 설정되거나 소정의 테스트 신호 또는 전압 감지 신호에 의해 발생되며, 사용자 정의에 의해 선택적으로 활성화되는 신호이다.따라서, 본 발명의 로드 트랜지스터 회로에 의하면, 제어 신호에 따라 로드 트랜지스터 회로의 전류를 선택적으로 조절하여 증폭 회로로 제공하기 때문에, 전압 변동, 온도 변화 그리고 공정 변화에 의해 로드 트랜지스터 회로의 전류 변동이 생기더라도 선택적으로 그 전류 레벨을 가변시켜 일정하고 안정적으로 로드 트랜지스터 회로의 전류를 공급할 수 있다.A load transistor circuit having a variable size is disclosed to supply stable current and voltage to an amplifying circuit. The load transistor circuit of the present invention is connected to the amplifying circuit and the first and second lines for sensing and amplifying their data values, and are connected between the power supply voltage and the first line and supplied to the amplifying circuit in response to the load enable signal. A first driver section providing a current and a second driver section coupled between the power supply voltage and the second line and providing a second supply current to the amplifying circuit in response to a load enable signal and a control signal. The control signal is a signal set by the fuse information or generated by a predetermined test signal or voltage sensing signal and selectively activated by user definition. Thus, according to the load transistor circuit of the present invention, the load transistor according to the control signal Since the current of the circuit is selectively controlled and provided to the amplifying circuit, even if a current variation of the load transistor circuit occurs due to voltage fluctuations, temperature changes, and process changes, the current level is selectively changed to constantly and stably Can supply current.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 증폭 회로로 안정적인 전류와 전압을 공급하기 위해 가변적인 크기를 갖는 로드 트랜지스터 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a load transistor circuit having a variable size for supplying stable current and voltage to an amplifier circuit.
반도체 메모리 장치에 내장되는 전류 감지 증폭 회로는 선택된 메모리 셀 데이터가 실리는 비트라인 또는 입출력 데이터 라인 상의 데이터를 감지 증폭한다. 전류 감지 증폭 회로는 비트라인과 상보 비트라인 또는 입출력 데이터 라인과 상보 입출력 데이터 라인으로 흐르는 전류를 감지 증폭하여 데이터를 판정하게 되는 데, 전류 감지 증폭 회로로 흐르는 전류는 로드 트랜지스터 회로를 통해 공급된다.The current sensing amplifier circuit embedded in the semiconductor memory device senses and amplifies data on a bit line or an input / output data line on which the selected memory cell data is loaded. The current sensing amplifier circuit senses and amplifies the current flowing through the bit line and the complementary bit line or the input / output data line and the complementary input / output data line to determine the data. The current flowing to the current sensing amplifier circuit is supplied through the load transistor circuit.
도 1은 전류 감지 증폭 회로와 연결되는 종래의 로드 트랜지스터 회로를 나타내는 도면이다. 도 1을 참조하면, 로드 트랜지스터 회로(110)와 전류 감지 증폭 회로(120)가 비트라인쌍(BL, BLB)과 입출력 데이터 라인쌍(IO, IOB)과 연결된다. 로드 트랜지스터 회로(110)는 전원 전압(VDD)과 비트라인(BL) 사이에, 그리고 전원 전압(VDD)과 상보 비트라인(BLB) 사이에 로딩 인에이블 신호(LEN)에 게이팅되는 피모스 트랜지스터들(LP1, LP2)을 포함한다. 로딩 인에이블 신호(LEN)가 로우레벨로 활성화되면 피모스 트랜지스터들(LP1, LP2)이 턴온되어 전류 감지 증폭 회로(120)로 전류(IL)를 공급한다. 전류 감지 증폭 회로(120)는 비트라인(BL, BLB) 또는 입출력 데이터 라인(IO, IOB)에 실리는 데이터를 감지 증폭하는 데, 설명의 편의를 위하여 비트라인(BL, BLB)의 데이터를 감지 증폭하는 예에 대하여 기술한다. 전류 감지 증폭 회로(120)는 비트라인(BL)과 상보 비트라인(BLB)에 그 소스가 각각 연결되고 그 드레인에 출력 신호들(OUT, OUTB)이 각각 연결되고 그 게이트에 출력 신호들(OUT, OUTB)이 교차 연결된 제1 및 제2 피모스 트랜지스터(MP1, MP2), 출력 신호들(OUT, OUTB)에 각각 연결된 다이오드형의 제1 및 제2 엔모스 트랜지스터(MN1, MN2), 그리고 제1 및 제2 엔모스 트랜지스터(MN1, MN2)의 소스와 접지 전압(VSS) 사이에 연결되고 센스앰프 인에이블 신호(SEN)에 게이팅되어 전류 감지 증폭 회로의 전류 싱크(current sink) 역활을 하는 제3 엔모스 트랜지스터(MN3)를 포함한다.1 is a diagram illustrating a conventional load transistor circuit connected to a current sense amplifier circuit. Referring to FIG. 1, the load transistor circuit 110 and the current sense amplifier circuit 120 are connected to the bit line pairs BL and BLB and the input / output data line pairs IO and IOB. The load transistor circuit 110 includes PMOS transistors gated to the load enable signal LEN between the power supply voltage VDD and the bit line BL and between the power supply voltage VDD and the complementary bit line BLB. (LP1, LP2). When the loading enable signal LEN is activated at a low level, the PMOS transistors LP1 and LP2 are turned on to supply the current IL to the current sensing amplifier circuit 120. The current sensing amplifier circuit 120 senses and amplifies data carried on the bit lines BL and BLB or the input / output data lines IO and IOB, and senses data of the bit lines BL and BLB for convenience of description. An example of amplification is described. The current sensing amplifying circuit 120 has its source connected to the bit line BL and the complementary bit line BLB, respectively, and output signals OUT and OUTB connected to the drain thereof, and output signals OUT to the gate thereof. , First and second PMOS transistors MP1 and MP2 having OUTB connected to each other, diode type first and second NMOS transistors MN1 and MN2 connected to output signals OUT and OUTB, respectively, and The first and second NMOS transistors MN1 and MN2 are connected between the source and the ground voltage VSS and gated to the sense amplifier enable signal SEN to act as a current sink of the current sensing amplifier circuit. 3 NMOS transistor MN3 is included.
비트라인(BL, BLB) 데이터에 따라 로드 트랜지스터 회로(110)의 전류(IL)가 입력 전류(I1, I2)로 나타나는 데, 전류 감지 증폭 회로(120)는 입력 전류(I1, I2)의 차이를 감지 증폭하여 출력(OUT, OUTB) 전압으로 발생시킨다. 그러므로, 메모리 셀 데이터에 따른 비트라인(BL. BLB) 상의 미세한 차이를 감지하기 위해서, 로드 트랜지스터 회로(110)의 전류(IL)는 항상 일정 값으로 흐를 것이 요구된다.According to the bit line BL and BLB data, the current IL of the load transistor circuit 110 is represented by the input currents I1 and I2. The current sensing amplifier circuit 120 has a difference between the input currents I1 and I2. Sense and amplify and generate as output (OUT, OUTB) voltage. Therefore, in order to detect a minute difference on the bit line BL. BLB according to the memory cell data, the current IL of the load transistor circuit 110 is always required to flow at a constant value.
그런데, 로드 트랜지스터 회로(110)의 전류(IL)는 전원 전압(VDD)의 변동, 온도 변화 또는 반도체 공정 변화에 따라 변하게 된다. 그리고 로드 트랜지스터 회로(110)의 전류(IL)는 옵션 처리에 따른 메모리 뱅크수와 DQ 수, 그리고 SDR(Single Data Rate) 또는 DDR(Double Data Rate) 방식에 따라 그 전류 레벨의 변화가 요구되는 데, 도 1과 같이 고정된 로드 트랜지스터 회로(110)를 갖는 반도체 메모리 장치는 새로운 마스크 제작이 필요한 문제점을 지닌다.However, the current IL of the load transistor circuit 110 is changed according to the variation of the power supply voltage VDD, the temperature change, or the semiconductor process change. The current IL of the load transistor circuit 110 requires a change in the current level according to the number of memory banks and the number of DQs and the single data rate (DDR) or double data rate (DDR) scheme according to an optional process. As shown in FIG. 1, a semiconductor memory device having a fixed load transistor circuit 110 has a problem of requiring a new mask.
따라서, 전압 변동, 온도 변화 그리고 공정 변화에 대하여 일정하고 안정적인 전류(IL)를 공급하며 선택적으로 그 전류 레벨을 가변시킬 수 있는 로드 트랜지스터 회로가 요구된다.Therefore, there is a need for a load transistor circuit that can provide a constant and stable current IL against voltage fluctuations, temperature changes, and process changes and can selectively vary its current level.
본 발명의 목적은 일정하고 안정적인 전류를 공급하며 선택적으로 그 전류 레벨을 가변시킬 수 있는 로드 트랜지스터 회로를 제공하는 데 있다.It is an object of the present invention to provide a load transistor circuit capable of supplying a constant and stable current and optionally varying its current level.
도 1은 전류 감지 증폭 회로와 연결되는 종래의 로드 트랜지스터 회로를 나타내는 도면이다.1 is a diagram illustrating a conventional load transistor circuit connected to a current sense amplifier circuit.
도 2는 본 발명의 제1 실시예에 따른 로드 트랜지스터 회로를 나타내는 도면이다.2 is a diagram illustrating a load transistor circuit according to a first embodiment of the present invention.
도 3은 본 발명의 제2 실시예에 따른 로드 트랜지스터 회로를 나타내는 도면이다.3 is a diagram illustrating a load transistor circuit according to a second embodiment of the present invention.
상기 목적을 달성하기 위하여, 본 발명의 로드 트랜지스터 회로는 전류 감지증폭 회로와 연결되어 그 데이터 값이 감지 증폭되는 제1 및 제2 라인과, 전원 전압과 제1 라인 사이에 연결되고 로드 인에이블 신호에 응답하여 전류 감지 증폭 회로로 제1 공급 전류를 제공하는 제1 드라이버부와, 그리고 전원 전압과 제2 라인 사이에 연결되고 로드 인에이블 신호와 제어 신호에 응답하여 전류 감지 증폭 회로로 제2 공급 전류를 제공하는 제2 드라이버부를 포함한다. 제어 신호는 퓨즈 정보에 의해 설정되거나 소정의 테스트 신호에 의해 발생되며, 사용자 정의에 의해 선택적으로 활성화되는 신호이다.In order to achieve the above object, the load transistor circuit of the present invention is connected to the current sense amplifier circuit and the first and second lines, the data value is sensed and amplified, and the load enable signal connected between the power supply voltage and the first line A first driver section for providing a first supply current to the current sense amplification circuit in response thereto, and a second supply to the current sense amplification circuit connected between the power supply voltage and the second line and in response to a load enable signal and a control signal. And a second driver portion for providing a current. The control signal is a signal set by the fuse information or generated by a predetermined test signal and selectively activated by a user definition.
본 발명의 제1실시예에 따른 제2 드라이버부는 전원 전압에 그 소스가 연결되고 로드 인에이블 신호에 그 게이트가 연결되는 제1 및 제2 피모스 트랜지스터와, 제1 및 제2 피모스 트랜지스터의 드레인에 그 소스들이, 제어 신호에 그 게이트들에, 그리고 그 드레인들이 제1 및 제2 라인에 각각 연결되는 제3 및 제4 피모스 트랜지스터를 포함한다.According to a first embodiment of the present invention, a second driver unit includes a first and a second PMOS transistor having a source connected to a power supply voltage and a gate thereof connected to a load enable signal, and a first PMOS transistor. And third and fourth PMOS transistors whose sources are connected to their drains, their gates to their control signals, and their drains to their first and second lines, respectively.
본 발명의 제2 실시예에 따른 제2 드라이버부는 전원 전압에 그 소스들이 연결되고 제어 신호에 그 게이트들이 연결되는 제1 및 제2 피모스 트랜지스터와, 제1 및 제2 피모스 트랜지스터의 드레인에 그 소스들이, 로드 인에이블 신호에 그 게이트들이, 그리고 그 드레인들이 상기 제1 및 제2 라인에 각각 연결되는 제3 및 제4 피모스 트랜지스터를 포함한다.According to a second embodiment of the present invention, a second driver unit may include first and second PMOS transistors whose sources are connected to a power supply voltage and their gates are connected to a control signal, and drains of the first and second PMOS transistors. The sources include third and fourth PMOS transistors whose gates and their drains are connected to the first and second lines, respectively, in a load enable signal.
따라서, 본 발명의 로드 트랜지스터 회로에 의하면, 제어 신호에 따라 로드 트랜지스터 회로의 전류를 선택적으로 조절하여 전류 감지 증폭 회로로 제공하기 때문에, 전압 변동, 온도 변화 그리고 공정 변화에 의해 로드 트랜지스터 회로의전류 변동이 생기더라도 선택적으로 그 전류 레벨을 가변시켜 일정하고 안정적으로 로드 트랜지스터 회로의 전류를 공급할 수 있다.Therefore, according to the load transistor circuit of the present invention, since the current of the load transistor circuit is selectively adjusted according to a control signal and provided to the current sensing amplifier circuit, the current variation of the load transistor circuit due to voltage fluctuations, temperature changes, and process changes. Even if this occurs, it is possible to selectively and stably supply the current of the load transistor circuit by varying its current level.
도 2는 본 발명의 제1 실시예에 따른 로드 트랜지스터 회로를 나타내는 도면이다. 도 2를 참조하면, 로드 트랜지스터 회로(210)는 도 1에서 이미 설명한 전류 감지 증폭 회로(120)과 연결된다. 로드 트랜지스터 회로(210)는 제1 드라이버부(212)와 제2 드라이버부(214)를 포하마한다. 제1 드라이버부(212)의 제1 및 제2 피모스 트랜지스터(LP1, LP2)는 전원 전압(VDD)과 비트라인 그리고 상보 비트라인 사이에 각각 연결되고 로드 인에이블 신호(LEN)에 게이팅되어 전류 감지 증폭 회로(210)로 제1 공급 전류(IL1)를 제공한다. 제2 드라이버부(214) 의 제3 및 제4 피모스 트랜지스터(LP3, LP4)는 전원 전압(VDD)과 비트라인(BL) 사이에 직렬 연결되고, 제3 피모스 트랜지스터(LP3)은 로드 인에이블 신호(LEN)에 게이팅되고 제4 피모스 트랜지스터(LP4)는 제어 신호(CTRL)에 게이팅된다. 제2 드라이버부(214)의 제5 및 제6 피모스 트랜지스터(LP5, LP6)는 전원 전압(VDD)과 상보 비트라인(BLB) 사이에 직렬 연결되고, 제5 피모스 트랜지스터(LP5)은 로드 인에이블 신호(LEN)에 게이팅되고 제6 피모스 트랜지스터(LP6)는 제어 신호(CTRL)에 게이팅된다. 제3 및 제4 피모스 트랜지스터(LP3, LP4)와 제5 및 제6 피모스 트랜지스터(LP5, LP6)는 로드 인에이블 신호(LEN)와 제어 신호(CTRL)에 응답하여 전류 감지 증폭 회로(120)로 제2 공급 전류(IL2)를 제공한다.2 is a diagram illustrating a load transistor circuit according to a first embodiment of the present invention. Referring to FIG. 2, the load transistor circuit 210 is connected to the current sense amplifier circuit 120 described above with reference to FIG. 1. The load transistor circuit 210 includes a first driver part 212 and a second driver part 214. The first and second PMOS transistors LP1 and LP2 of the first driver unit 212 are connected between the power supply voltage VDD, the bit line, and the complementary bit line, respectively, and are gated to the load enable signal LEN to supply current. The sense amplifier circuit 210 provides a first supply current IL1. The third and fourth PMOS transistors LP3 and LP4 of the second driver unit 214 are connected in series between the power supply voltage VDD and the bit line BL, and the third PMOS transistor LP3 is loaded in. The fourth PMOS transistor LP4 is gated to the control signal CTRL. The fifth and sixth PMOS transistors LP5 and LP6 of the second driver unit 214 are connected in series between the power supply voltage VDD and the complementary bit line BLB, and the fifth PMOS transistor LP5 is loaded. The sixth PMOS transistor LP6 is gated to the enable signal LEN and the control signal CTRL. The third and fourth PMOS transistors LP3 and LP4 and the fifth and sixth PMOS transistors LP5 and LP6 are configured to detect the current sense amplifier 120 in response to the load enable signal LEN and the control signal CTRL. ) Provides a second supply current IL2.
제어 신호(CTRL)는 퓨즈 정보(fuse inform)에 의해 설정되거나 소정의 테스트 신호에 의해 발생되고, 사용자 정의에 의해 선택적으로 활성화되는 신호이다.제어 신호(CTRL)가 로우레벨로 활성화되면 제4 피모스 트랜지스터(LP4)와 제6 피모스 트랜지스터(LP6)가 턴온된다. 이 때, 미리 로드 인에이블 신호(LEN)가 로우레벨로 활성화되어 있기 때문에 제1, 제2, 제3, 그리고 제5 피모스 트랜지스터들(LP1, LP2, LP3, LP5)이 턴온되어 있다. 그리하여 로드 트랜지스터 회로(210)에서 전류 감지 증폭 회로(120)로 제공되는 전류는 제1 공급 전류(IL1)와 제2 공급 전류(Il2)를 합한 전류가 된다. 한편, 제어 신호(CTRL)가 하이레벨로 비활성화되면 제4 피모스 트랜지스터(LP4)와 제6 피모스 트랜지스터(LP6)가 턴오프되기 때문에, 로드 트랜지스터 회로(210)에서 전류 감지 증폭 회로(120)로 제공되는 전류는 제1 공급 전류(IL1) 만이다.The control signal CTRL is a signal set by fuse information or generated by a predetermined test signal and selectively activated by a user definition. When the control signal CTRL is activated to a low level, the fourth avoided control signal CTRL is activated. The MOS transistor LP4 and the sixth PMOS transistor LP6 are turned on. In this case, since the load enable signal LEN is activated at a low level, the first, second, third, and fifth PMOS transistors LP1, LP2, LP3, and LP5 are turned on. Thus, the current provided from the load transistor circuit 210 to the current sense amplifier circuit 120 becomes a sum of the first supply current IL1 and the second supply current Il2. On the other hand, when the control signal CTRL is inactivated to the high level, since the fourth PMOS transistor LP4 and the sixth PMOS transistor LP6 are turned off, the current sensing amplifier circuit 120 is loaded in the load transistor circuit 210. The current provided by is the first supply current IL1 only.
따라서, 제어 신호(CTRL)에 따라 로드 트랜지스터 회로(210)의 전류(IL1, IL2)를 선택적으로 조절하여 전류 감지 증폭 회로(120)로 제공하기 때문에, 전압 변동, 온도 변화 그리고 공정 변화에 의해 로드 트랜지스터 회로(210)의 전류 변동이 생기더라도 선택적으로 그 전류 레벨을 가변시켜 일정하고 안정적으로 로드 트랜지스터 회로(210)의 전류(IL)를 공급할 수 있다.Accordingly, since the currents IL1 and IL2 of the load transistor circuit 210 are selectively adjusted according to the control signal CTRL and provided to the current sensing amplifier circuit 120, the load may be changed by voltage fluctuations, temperature changes, and process changes. Even if the current variation of the transistor circuit 210 occurs, the current level of the load transistor circuit 210 can be supplied constantly and stably by selectively varying the current level.
도 3은 본 발명의 제2 실시예에 따른 로드 트랜지스터 회로를 나타내는 도면이다. 도 3을 참조하면, 로드 트랜지스터 회로(310)는 도 2의 로드 트랜지스터 회로(210)와 비교하여, 제2 드라이버부(314)의 제3 피모스 트랜지스터(LP3)와 제4 피모스 트랜지스터(LP4)의 위치와 제5 피모스 트랜지스터(LP5)와 제6 피모스 트랜지스터(LP6)의 위치가 서로 바뀌어 있다는 점에서 차이가 있다. 설명의 중복을 피하기 위하여 로드 트랜지스터 회로(310)의 설명은 생략된다.3 is a diagram illustrating a load transistor circuit according to a second embodiment of the present invention. Referring to FIG. 3, the load transistor circuit 310 is compared with the load transistor circuit 210 of FIG. 2, and the third PMOS transistor LP3 and the fourth PMOS transistor LP4 of the second driver unit 314 may be used. ) And the positions of the fifth PMOS transistor LP5 and the sixth PMOS transistor LP6 are different from each other. The description of the load transistor circuit 310 is omitted in order to avoid duplication of description.
이상에서, 본 발명은 실시예들을 들어 기술하였지만 이는 예시적인 것에 불과하며 본 발명의 기술적 사상 및 범위를 제한하거나 한정하는 것은 아니다. 따라서, 본 명세서에서는 전류 감지 증폭 회로와 연결되는 로드 트랜지스터 회로에 대하여 기술하고 있지만 이는 예로써 설명하는 것으로, 본 발명의 로드 트랜지스터 회로가 전류 감지 증폭 회로 이외에 다른 종류의 증폭 회로에 연결될 수 있음은 물론이다. 그러므로, 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한도 내에서 다양한 변화 및 변경이 가능하다.In the above, the present invention has been described with reference to the embodiments, which are merely exemplary and do not limit or limit the technical spirit and scope of the present invention. Therefore, although the description of the load transistor circuit connected to the current sense amplification circuit in the present specification, which is described by way of example, the load transistor circuit of the present invention can be connected to other types of amplification circuit in addition to the current sense amplification circuit. to be. Therefore, various changes and modifications are possible without departing from the spirit and scope of the present invention.
상술한 본 발명의 로드 트랜지스터 회로에 의하면, 제어 신호에 따라 로드 트랜지스터 회로의 전류를 선택적으로 조절하여 전류 감지 증폭 회로로 제공하기 때문에, 전압 변동, 온도 변화 그리고 공정 변화에 의해 로드 트랜지스터 회로의 전류 변동이 생기더라도 선택적으로 그 전류 레벨을 가변시켜 일정하고 안정적으로 로드 트랜지스터 회로의 전류를 공급할 수 있다.According to the above-described load transistor circuit of the present invention, since the current of the load transistor circuit is selectively adjusted according to a control signal and provided to the current sensing amplifier circuit, the current variation of the load transistor circuit due to voltage fluctuations, temperature changes, and process changes. Even if this occurs, it is possible to selectively and stably supply the current of the load transistor circuit by varying its current level.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091214 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |