KR100464950B1 - Method for forming semiconductor device having rectangular spacer - Google Patents
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Abstract
본 발명은 실리사이드 형성과정에서 실리콘의 확산 경로를 증가시킬 수 있는, 수직 형상의 스페이서 형성 방법에 관한 것으로, 제1 도전층, 절연막 및 제2 도전층의 적층 구조로 이루어지는 패턴을 형성하면서 트랜지스터 등과 같은 전도막 패턴의 측벽에 수직 형상의 스페이서를 형성하는데 그 특징이 있다.The present invention relates to a method of forming a spacer having a vertical shape that can increase the diffusion path of silicon in the process of silicide formation. It is characteristic to form a spacer having a vertical shape on the sidewall of the conductive film pattern.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 수직 형상의 스페이서를 구비하는 반도체 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a method of manufacturing a semiconductor device having a vertical spacer.
도 1은 종래 실리사이드 게이트 전극 측벽에 형성된 곡선형 스페이서를 보이는 단면도로서, 반도체 기판(10) 상에 게이트 절연막(11) 및 폴리실리콘 게이트 전극(12)을 형성하고, 전체 구조 상에 절연막을 형성하고 전면식각하여 폴리실리콘 게이트 전극(12) 측벽에 곡선형 스페이서(14)를 형성한 다음, 400 Å 두께의 Ti막 증착, 질소분위기에서 급속열처리(rapid thermal anneal), TiN막 제거, 2차 Ti막 열처리 공정을 실시하여 폴리실리콘 게이트 전극(12) 상에 Ti 실리사이드층(14)을 형성한 것을 보이고 있다.1 is a cross-sectional view illustrating a curved spacer formed on a sidewall of a conventional silicide gate electrode, forming a gate insulating layer 11 and a polysilicon gate electrode 12 on a semiconductor substrate 10, and forming an insulating layer on an entire structure. After etching, the curved spacers 14 are formed on the sidewalls of the polysilicon gate electrode 12. Then, a 400 nm thick Ti film is deposited, a rapid thermal anneal in a nitrogen atmosphere, a TiN film is removed, and a second Ti film. It is shown that the Ti silicide layer 14 is formed on the polysilicon gate electrode 12 by performing a heat treatment process.
Ti막의 열처리 과정에서 폴리실리콘 게이트 전극(12)으로부터 스페이서로 실리콘(Si)의 확산이 발생하는데, 도 1에 보이는 바와 같이 종래 게이트 전극(12) 측벽에 형성되는 스페이서는 게이트 전극 상부로 갈수록 그 길이가 짧은 곡선형을 갖기 때문에 Ti막의 열처리 과정에서 실리사이드간의 브릿지가 발생하는 문제점이 있다.During the heat treatment of the Ti film, diffusion of silicon (Si) occurs from the polysilicon gate electrode 12 to the spacer. As shown in FIG. 1, the spacer formed on the sidewall of the conventional gate electrode 12 has a length that gradually increases toward the top of the gate electrode. Has a short curved shape, there is a problem that a bridge between silicides occurs in the heat treatment process of the Ti film.
이는 도 2에 보이는 바와 같이 곡선형 스페이서(13)는 스페이서 길이가 계속적으로 변화하고, 확산 경로 길이(diffusion path length) 상대적으로 짧은 부분(L')에 실리콘이 보다 많이 확산되고 상대적으로 확산 경로 길이가 긴 부분(L)에는 실리콘이 적게 확산되기 때문에 발생한다.As shown in FIG. 2, the curved spacer 13 continuously varies in spacer length, more silicon is diffused in a relatively short portion L ′ of the diffusion path length, and the diffusion path length is relatively larger. This occurs because less silicon diffuses in the longer portion L.
상기와 같은 문제점을 해결하기 위한 본 발명은 실리사이드 형성과정에서 실리콘의 확산 경로를 증가시킬 수 있는, 수직 형상의 스페이서를 구비하는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device having a spacer having a vertical shape, which can increase a diffusion path of silicon in a silicide formation process.
도 1은 종래 실리사이드 게이트 전극 측벽에 형성된 곡선형 스페이서를 보이는 단면도,1 is a cross-sectional view showing a curved spacer formed on a sidewall of a conventional silicide gate electrode;
도 2는 곡선형 스페이서의 길이 변화에 따른 확산량 변화를 설명하기 위한 개략도,2 is a schematic diagram for explaining a change in diffusion amount according to a change in length of a curved spacer;
도 3a 내지 도 3e는 본 발명의 실시예에 따른 수직형상의 스페이서 형성 공정 단면도.3A to 3E are cross-sectional views of a vertical spacer forming process according to an embodiment of the present invention.
*도면의 주요부분에 대한 도면 부호의 설명** Description of reference numerals for the main parts of the drawings *
33: 제1 폴리실리콘막 34: 폴리층간 산화막33: first polysilicon film 34: polylayer oxide film
35: 제2 폴리실리콘막 36: 산화막35: second polysilicon film 36: oxide film
36A: 곡선형 산화막 스페이서 36B: 수직형 산화막 스페이서36A: Curved Oxide Spacer 36B: Vertical Oxide Spacer
상기와 같은 목적을 달성하기 위한 본 발명은 제1 영역 및 제2 영역 각각에 각기 다른 소자를 구비하는 반도체 소자 제조 방법에 있어서, 반도체 기판 상에 제1 전도막, 제1 절연막 및 제2 전도막을 차례로 적층하는 제1 단계; 상기 제2 전도막, 상기 제1 절연막 및 상기 제1 전도막을 선택적으로 식각하여, 제1 영역 및 제2 영역 각각에 상기 제1 전도막, 제1 절연막 및 제2 전도막으로 이루어지는 적층패턴을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제2 절연막을 형성하는 제3 단계; 상기 제2 절연막을 전면식각하여 상기 제1 영역 및 상기 제2 영역 각각의 상기 적층패턴 측벽에 곡선형 절연막 스페이서를 형성하는 제4 단계; 상기 제1 영역을 덮는 식각마스크를 형성하는 제5 단계; 제1 식각제를 이용하여 상기 제2 영역 상기 적층패턴의 제2 전도막을 제거하는 제6 단계; 제2 식각제를 이용하여 상기 제2 영역 상기 적층 패턴의 상기 제1 절연막을 제거하면서 상기 곡선형 절연막 스페이서의 상부를 함께 제거하여 상기 제2 영역 상기 제1 전도막 패턴의 측벽에 수직형 절연막 스페이서를 형성하는 제7 단계; 및 상기 식각마스크를 제거하는 제8 단계를 포함하는 반도체 소자 제조 방법을 제공한다.The present invention for achieving the above object is a semiconductor device manufacturing method comprising a different element in each of the first region and the second region, the first conductive film, the first insulating film and the second conductive film on the semiconductor substrate A first step of sequentially stacking; The second conductive film, the first insulating film, and the first conductive film are selectively etched to form a stacked pattern including the first conductive film, the first insulating film, and the second conductive film in each of the first and second regions. A second step of doing; A third step of forming a second insulating film on the entire structure of which the second step is completed; Forming a curved insulating film spacer on the sidewalls of each of the first and second regions by etching the entire surface of the second insulating film; A fifth step of forming an etching mask covering the first region; A sixth step of removing a second conductive film of the stacked pattern of the second region using a first etchant; A vertical insulating film spacer is formed on a sidewall of the first conductive film pattern by removing the upper portion of the curved insulating film spacer while removing the first insulating film of the second region and the stacked pattern using a second etchant. Forming a seventh step; And an eighth step of removing the etching mask.
또한 상기 목적을 달성하기 위한 본 발명은, 제1 영역 및 제2 영역 각각에 각기 다른 소자를 구비하는 반도체 소자 제조 방법에 있어서, 반도체 기판 상에 제1 폴리실리콘막, 제1 절연막 및 제2 폴리실리콘막을 차례로 적층하는 제1 단계; 상기 제2 폴리실리콘막, 상기 제1 절연막 및 상기 제1 폴리실리콘막을 선택적으로 식각하여, 제1 영역 및 제2 영역 각각에 상기 제1 폴리실리콘막, 제1 절연막 및 제2 폴리실리콘막으로 이루어지는 적층패턴을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제2 절연막을 형성하는 제3 단계; 상기 제2 절연막을 전면식각하여 상기 제1 영역 및 상기 제2 영역 각각의 상기 적층패턴 측벽에 곡선형 절연막 스페이서를 형성하는 제4 단계; 상기 제1 영역을 덮는 식각마스크를 형성하는 제5 단계; 제1 식각제를 이용하여 상기 제2 영역 상기 적층패턴의 제2 폴리실리콘막을 제거하는 제6 단계; 제2 식각제를 이용하여 상기 제2 영역 상기 적층 패턴의 상기 제1 절연막을 제거하면서 상기 곡선형 절연막 스페이서의 상부를 함께 제거하여 상기 제2 영역 상기 제1 폴리실리콘막 패턴의 측벽에 수직형 절연막 스페이서를 형성하는 제7 단계; 및 상기 식각마스크를 제거하는 제8 단계를 포함하는 반도체 소자 제조 방법을 제공한다.In addition, the present invention for achieving the above object is a semiconductor device manufacturing method comprising a different element in each of the first region and the second region, the first polysilicon film, the first insulating film and the second poly on a semiconductor substrate A first step of sequentially stacking silicon films; The second polysilicon film, the first insulating film, and the first polysilicon film are selectively etched to form the first polysilicon film, the first insulating film, and the second polysilicon film in each of the first and second regions. Forming a stacked pattern; A third step of forming a second insulating film on the entire structure of which the second step is completed; Forming a curved insulating film spacer on the sidewalls of each of the first and second regions by etching the entire surface of the second insulating film; A fifth step of forming an etching mask covering the first region; A sixth step of removing the second polysilicon film of the second region and the stacked pattern using a first etchant; A vertical insulating film is formed on a sidewall of the first polysilicon film pattern by removing the upper portion of the curved insulating film spacer while removing the first insulating film of the second region and the stacked pattern using a second etchant. A seventh step of forming a spacer; And an eighth step of removing the etching mask.
본 발명은 제1 도전층, 절연막 및 제2 도전층의 적층 구조로 이루어지는 패턴을 형성하면서 트랜지스터 등과 같은 전도막 패턴의 측벽에 수직 형상의 스페이서를 형성하는데 그 특징이 있다. 상기 적층 구조의 패턴은 그로부터 0, 1의 이진 논리값이 아닌 연속적인 데이터 값을 얻을 수 있는 아날로그(analog) 소자일 수 있으며, 본 발명은 이와 같은 아날로그 소자 제조 공정을 이용하여 트랜지스터와 같은 디지탈(digital) 소자의 측벽에 수직 형상의 스페이서를 형성하는데 그 특징이 있다. 상기 아날로그 소자는 캐패시터일 수도 있다.The present invention is characterized in that a vertical spacer is formed on sidewalls of a conductive film pattern such as a transistor while forming a pattern composed of a laminated structure of a first conductive layer, an insulating film, and a second conductive layer. The pattern of the stacked structure may be an analog device capable of obtaining continuous data values instead of binary logic values of 0 and 1, and the present invention uses a digital device such as a transistor using such an analog device manufacturing process. digital) It is characterized by the formation of vertical spacers on the sidewalls of the device. The analog device may be a capacitor.
이하, 도 3a 내지 도 3e를 참조하여 본 발명의 실시예에 따른 수직형상의 스페이서 형성 방법을 상세하게 설명한다.Hereinafter, a vertical spacer forming method according to an embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3E.
먼저 도 3a에 도시한 바와 같이, 필드산화막(21)이 형성된 반도체 기판(30) 상에 아날로그 소자 및 트랜지스터를 형성하기 위하여 게이트 산화막(32), 제1 폴리실리콘막(33), 폴리층간 산화막(inter poly oxide, 34) 및 제2 폴리실리콘막(35)을 차례로 적층한다.First, as shown in FIG. 3A, in order to form an analog device and a transistor on the semiconductor substrate 30 on which the field oxide film 21 is formed, the gate oxide film 32, the first polysilicon film 33, and the interlayer oxide film ( inter poly oxide 34 and second polysilicon film 35 are sequentially stacked.
다음으로 도 3b에 보이는 바와 같이, 제2 폴리실리콘막(35), 폴리층간 산화막(34) 및 제1 폴리실리콘막(33)을 선택적으로 식각하여, 아날로그 소자 영역(A)과 디지탈 소자 영역(B) 각각에 제1 폴리실리콘막(33), 폴리층간 산화막(34) 및 제2 폴리실리콘막(35)으로 이루어지는 적층 패턴을 형성한 다음, 전체 구조 상에 산화막(36)을 형성한다.Next, as shown in FIG. 3B, the second polysilicon film 35, the polylayer oxide film 34, and the first polysilicon film 33 are selectively etched to form an analog device region A and a digital device region ( B) A laminate pattern composed of the first polysilicon film 33, the poly interlayer oxide film 34, and the second polysilicon film 35 is formed on each, and then an oxide film 36 is formed over the entire structure.
이어서 도 3c에 도시한 바와 같이, 산화막(36)을 전면식각하여 아날로그 소자 영역(A)과 디지탈 소자 영역(B) 각각의 적층 패턴 측벽에 곡선형 산화막 스페이서(36A)를 형성하고, 아날로그 소자영역(A)을 덮는 포토레지스트 패턴(PR)을 형성한다.Subsequently, as shown in FIG. 3C, the oxide film 36 is fully etched to form curved oxide film spacers 36A on the sidewalls of the stacked patterns of the analog device region A and the digital device region B, respectively. Photoresist pattern PR covering (A) is formed.
다음으로 도 3d에 보이는 바와 같이, 산화막에 대해 높은 식각선택비를 갖는폴리실리콘막 식각제를 이용하여 디지탈 영역(B) 적층 패턴의 제2 폴리실리콘막(35)을 제거한다.Next, as shown in FIG. 3D, the second polysilicon film 35 of the digital region B stacking pattern is removed using a polysilicon film etchant having a high etching selectivity with respect to the oxide film.
이어서 도 3e에 도시한 바와 같이, 폴리실리콘막에 대해 높은 식각선택비를 갖는 산화막 식각제를 이용하여 디지탈 영역(B) 적층 패턴의 폴리층간 산화막(34)을 제거하면서 곡선형 산화막 스페이서(36A)의 상부를 함께 식각하여 트랜지스터의 게이트 전극을 이룰 제1 폴리실리콘막(33) 패턴 측벽에 수직형 산화막 스페이서(37B)를 형성하고, 폴리실리콘막 패턴을 제거한다.Next, as shown in FIG. 3E, the curved oxide film spacer 36A is removed using an oxide film etchant having a high etching selectivity with respect to the polysilicon film while removing the interlayer polylayer oxide film 34 of the digital region (B) lamination pattern. The upper portions of the portions are etched together to form vertical oxide spacers 37B on the sidewalls of the first polysilicon layer 33 patterned to form the gate electrode of the transistor, and the polysilicon layer pattern is removed.
이후, 실리사이드 형성 공정을 실시한다.Thereafter, a silicide formation process is performed.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명의 실시예에서는 전도층의 예로서 폴리실리콘막을 형성하고 절연막의 예로서 산화막을 형성하는 경우를 설명하였지만, 각기 다른 식각 특성을 갖는 전도층과 절연막의 다양한 조합으로 대신할 수 있다.In the above-described embodiment of the present invention, the polysilicon film is formed as an example of the conductive layer and the oxide film is formed as an example of the insulating film, but it can be replaced by various combinations of the conductive layer and the insulating film having different etching characteristics.
상기와 같이 이루어지는 본 발명은 간단한 마스크 공정의 추가로 스페이서를 수직형상으로 형성하여 실리콘의 확산 경로를 증가시킴으로써 열처리 공정에서 발생할 수 있는 실리사이드 간의 브릿지 발생을 효과적으로 방지할 수 있다.The present invention made as described above can effectively prevent the occurrence of bridges between silicides that may occur in the heat treatment process by increasing the diffusion path of silicon by forming the spacer in a vertical shape by the addition of a simple mask process.
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