KR100460756B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 게이트 산화막의 국부적 박막화를 방지하여 게이트 산화막의 신뢰성을 향상시키고 문턱전압변동 및 역협폭 효과 등을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.The present invention provides a method of manufacturing a semiconductor device capable of preventing local thinning of the gate oxide film, thereby improving reliability of the gate oxide film, and preventing a threshold voltage variation and an inverse narrowing effect.
본 발명은 소자분리막에 의해 서로 분리된 액티브 영역이 정의된 반도체 기판을 준비하는 단계; 액티브 영역 표면으로 실리콘 이온을 주입하여 액티브 영역 표면에 비정질 실리콘층을 형성하는 단계; 및 비정질 실리콘층을 산화시켜 액티브 영역 표면 상에 실질적으로 균일한 두께를 가지는 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다. 여기서, 비정질 실리콘층은 실리콘 플라즈마 처리 또는 실리콘 이온주입 공정에 의해 형성한다.The present invention provides a method of preparing a semiconductor substrate, comprising: preparing a semiconductor substrate in which active regions separated from each other by an isolation layer are defined; Implanting silicon ions into the active region surface to form an amorphous silicon layer on the active region surface; And oxidizing the amorphous silicon layer to form a gate oxide film having a substantially uniform thickness on the surface of the active region. Here, the amorphous silicon layer is formed by a silicon plasma treatment or a silicon ion implantation process.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 게이트 산화막의 국부적 박막화를 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device capable of preventing local thinning of a gate oxide film.
반도체 소자의 고집적화에 대응하기 위하여, 최근에는 기판에 얕은 깊이의 트렌치를 형성하고, 이 트렌치에 산화막을 매립시키는 STI(Sallow Trench Isolation) 기술로 소자분리막을 형성하고 있다.In order to cope with high integration of semiconductor devices, in recent years, device isolation films are formed by a shallow trench isolation (STI) technique in which a shallow depth trench is formed in a substrate and an oxide film is buried in the trench.
그러나, STI 적용에 따른 트렌치 형성으로 인하여 소자분리막의 형성 후 액티브 영역의 에지(edge)에 경사가 발생하게 되고, 이러한 경사로 인하여 후속 게이트 산화막 형성시 스트레스(stress)에 의한 게이트 산화막의 국부적 박막화(thinning)가 발생하게 된다. 이에 따라, 게이트 산화막의 신뢰성이 저하될 뿐만 아니라 문턱전압(threshold voltage; Vt) 변동 등의 문제가 야기된다. 또한, 모스펫(MOSFET; Metal Oxide Silicon Field Effect Transistor) 소자의 폭(width)이 작아질수록 게이트 산화막의 박막 영역이 전체 액티브 영역에서 차지하는 비율은 더욱 더 커지기 때문에, 게이트 산화막의 박막화가 일어나는 영역에 전계(electric-field)가 집중되어 역협폭 효과(inverse-narrow width effect)가 발생됨으로써, 결국 소자의 특성 및 신뢰성을 저하시키게 된다.However, due to the trench formation due to the STI application, an inclination occurs at the edge of the active region after formation of the isolation layer, and the inclination causes local thinning of the gate oxide layer due to stress in the subsequent formation of the gate oxide layer. ) Will occur. As a result, not only the reliability of the gate oxide film is deteriorated, but also a problem such as a change in a threshold voltage (Vt) is caused. In addition, the smaller the width of the MOSFET (MOSFET) device is, the greater the proportion of the thin film region of the gate oxide layer in the entire active region becomes, so that the electric field is formed in the region where the thin gate oxide layer is formed. (electric-field) is concentrated and an inverse-narrow width effect is generated, resulting in deterioration of device characteristics and reliability.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 게이트 산화막의 국부적 박막화를 방지하여 게이트 산화막의 신뢰성을 향상시키고 문턱전압변동 및 역협폭 효과 등을 방지할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art as described above, to prevent the localized thinning of the gate oxide film to improve the reliability of the gate oxide film and to fabricate a semiconductor device that can prevent the threshold voltage fluctuation and inverse narrowing effect, etc. The purpose is to provide a method.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.1A to 1I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2는 도 1i의 100 부분에 대한 확대도.FIG. 2 is an enlarged view of a portion 100 of FIG. 1I. FIG.
도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with another embodiment of the present invention.
도 4는 도 3c의 200 부분에 대한 확대도.4 is an enlarged view of a portion 200 of FIG. 3C.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
10 : 반도체 기판 11 : 패드 산화막10 semiconductor substrate 11 pad oxide film
12 : 질화막 13 : 트렌치12: nitride film 13: trench
14 : 월산화막 15 : 갭매립용 산화막14: month oxide film 15: oxide film for gap filling
15A : 소자분리막 16 : 희생산화막15A: device isolation layer 16: sacrificial oxide film
17A, 17B : 비정질 실리콘층17A, 17B: amorphous silicon layer
18A. 18B : 게이트 산화막18A. 18B: gate oxide film
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 소자분리막에 의해 서로 분리된 액티브 영역이 정의된 반도체 기판을 준비하는 단계; 액티브 영역 표면으로 실리콘 이온을 주입하여 액티브 영역 표면에 비정질 실리콘층을 형성하는 단계; 및 비정질 실리콘층을 산화시켜 액티브 영역 표면 상에 실질적으로 균일한 두께를 가지는 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, an object of the present invention comprises the steps of preparing a semiconductor substrate defined in the active region separated from each other by the device isolation film; Implanting silicon ions into the active region surface to form an amorphous silicon layer on the active region surface; And oxidizing the amorphous silicon layer to form a gate oxide film having a substantially uniform thickness on the surface of the active region.
여기서, 비정질 실리콘층은 실리콘 플라즈마 처리 또는 실리콘 이온주입 공정에 의해 형성하는데, 실리콘 플라즈마 처리는 0.1 내지 5kW의 RF 소오스 전력과 0 내지 3kW의 RF 바이어스 전력하에서 실리콘 플라즈마 소오스 기체로서 SiH4, SiCl2H2, SiF6등 실리콘 함유 기체를 사용하여 수행하고, 실리콘 이온주입공정은 1 내지 20keV의 이온주입 에너지로 수행한다. 또한, 비정질 실리콘층의 실리콘 이온주입량은 1E14 내지 5E16/㎠ 이다.Here, the amorphous silicon layer is formed by a silicon plasma treatment or a silicon ion implantation process, wherein the silicon plasma treatment is SiH 4 , SiCl 2 H as a silicon plasma source gas under an RF source power of 0.1 to 5 kW and an RF bias power of 0 to 3 kW. 2 , using a silicon-containing gas such as SiF 6 , the silicon ion implantation process is carried out with an ion implantation energy of 1 to 20keV. In addition, the silicon ion implantation amount of an amorphous silicon layer is 1E14-5E16 / cm <2>.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 1a 내지 도 1i는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.1A to 1I are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(11) 및 질화막(12)을 순차적으로 증착하고, 포토리소그라피 및 식각공정에 의해 기판(10)의 일부가 노출되도록 질화막(12)과 패드 산화막(11)을 패터닝한다. 여기서, 패드 산화막(11)은 질화막(12)에 의한 스트레스를 완화하는 완충막으로서 작용하고, 질화막(12)은 트렌치 형성을 위한 식각시 하드 마스크로서 작용한다. 그 다음, 질화막(12)을 하드 마스크로하여 노출된 기판(10)을 식각하여 소정 깊이의 트렌치(13)를 형성한 후, 도 1b에 도시된 바와 같이, 트렌치(13) 표면에 월(wall)산화막(14)을 형성한다.Referring to FIG. 1A, the pad oxide layer 11 and the nitride layer 12 are sequentially deposited on the semiconductor substrate 10, and the nitride layer 12 and the nitride layer 12 are exposed to expose a portion of the substrate 10 by photolithography and etching processes. The pad oxide film 11 is patterned. Here, the pad oxide film 11 serves as a buffer film to alleviate stress caused by the nitride film 12, and the nitride film 12 serves as a hard mask during etching for forming trenches. Next, the exposed substrate 10 is etched using the nitride film 12 as a hard mask to form a trench 13 having a predetermined depth, and as shown in FIG. 1B, a wall is formed on the surface of the trench 13. An oxide film 14 is formed.
도 1c를 참조하면, 월산화막(14)이 형성된 트렌치(13)에 매립되도록 기판 전면 상에 갭매립용 산화막(15)을 형성한 소정의 열처리를 수행한다. 한편, 도시되지는 않았지만, 월산화막(14)을 형성한 후 갭매립용 산화막(15)을 형성하기 전에, 소자의 리프레시(refresh) 특성을 향상시키기 위하여 기판 전체 표면 상에 라이너(liner) 질화막을 얇게 형성할 수도 있다. 그 다음, 도 1d에 도시된 바와 같이, 질화막(12)의 표면이 노출되도록 화학기계연마(Chemical Mechanical Polishing; CMP) 공정에 의해 산화막(15)을 전면식각하여 기판 표면을 평탄화한다. 이때, 질화막(12)도 소정 부분 제거된다.Referring to FIG. 1C, a predetermined heat treatment is performed in which a gap filling oxide film 15 is formed on the entire surface of the substrate so as to be embedded in the trench 13 in which the monthly oxide film 14 is formed. Although not shown, a liner nitride film is formed on the entire surface of the substrate in order to improve the refresh characteristics of the device after forming the oxide film 14 and before forming the gap filling oxide film 15. It can also be formed thin. Next, as illustrated in FIG. 1D, the surface of the nitride film 12 is exposed to the entire surface by etching the oxide film 15 by a chemical mechanical polishing (CMP) process. At this time, the nitride film 12 is also removed.
도 1e를 참조하면, 질화막(12) 및 패드 산화막(11)을 순차적으로 제거하여 STI 구조의 소자분리막(15A)을 완성하여 소자분리막(15A)에 의해 분리된 액티브 영역을 정의한다. 여기서, 패드 산화막(11)은 세정공정에 의해 제거되는데, 이 세정공정에 의해 소자분리막(15A)과 액티브 영역 사이의 단차도 거의 없어지게 된다. 그 다음, 도 1f에 도시된 바와 같이, 액티브 영역 표면에 약 100Å 이내의 두께로 희생산화막(16)을 형성한다.Referring to FIG. 1E, the nitride film 12 and the pad oxide film 11 are sequentially removed to complete the device isolation film 15A having the STI structure, thereby defining an active region separated by the device isolation film 15A. Here, the pad oxide film 11 is removed by a cleaning process, and the step between the device isolation film 15A and the active region is almost eliminated by this cleaning process. Next, as shown in FIG. 1F, the sacrificial oxide film 16 is formed on the surface of the active region to a thickness of about 100 GPa.
도 1g를 참조하면, 실리콘 플라즈마 처리에 의해 액티브 영역 표면으로 실리콘(Si) 이온을 주입하여 액티브 영역의 표면을 비정질화시킴으로써, 액티브 영역 표면에 균일한 실리콘 이온주입량을 가지는 비정질 실리콘층(17A)을 형성한다. 바람직하게, 실리콘 플라즈마 처리는 0.1 내지 5kW의 RF 소오스 전력(source power)과 0 내지 3kW의 RF 바이어스 전력(bias power)하에서, 실리콘 플라즈마 소오스 기체로서 SiH4, SiCl2H2, SiF6등 실리콘 함유 기체를 사용하여 실리콘 이온주입량이 1E14 내지 5E16/㎠ 가 되도록 수행한다.Referring to FIG. 1G, by implanting silicon (Si) ions into the surface of the active region by a silicon plasma process to amorphous the surface of the active region, an amorphous silicon layer 17A having a uniform silicon ion implantation amount on the surface of the active region is formed. Form. Preferably, the silicon plasma treatment contains silicon, such as SiH 4 , SiCl 2 H 2 , SiF 6 , as a silicon plasma source gas under an RF source power of 0.1 to 5 kW and an RF bias power of 0 to 3 kW. The gas is used so that the silicon ion implantation amount is 1E14 to 5E16 / cm 2.
그 다음, 도 1h에 도시된 바와 같이, 희생산화막(16)을 제거한 후, 비정질 실리콘층(17A)을 산화시켜 도 1i에 도시된 바와 같이, 액티브 영역 표면에 게이트 산화막(18A)을 형성한다. 이때, 비정질 실리콘층(17A)의 균일한 실리콘 이온주입량에 의해, 도 2에 도시된 바와 같이, 게이트 산화막(18A)의 두께가 액티브 영역의 에지 및 중앙에서 동일하게, 즉 A ＝B ＝C로 나타나게 된다. 그 후, 도시되지는 않았지만, 게이트 산화막(18A) 상부에 게이트 및 게이트 스페이서를 형성하고, LDD(Lightly Doped Drain) 공정, 소오스/드레인 공정 및 배선 공정 등의 후속 공정을 수행한다.Next, as shown in FIG. 1H, after the sacrificial oxide film 16 is removed, the amorphous silicon layer 17A is oxidized to form a gate oxide film 18A on the surface of the active region, as shown in FIG. 1I. At this time, by the uniform silicon ion implantation amount of the amorphous silicon layer 17A, as shown in FIG. 2, the thickness of the gate oxide film 18A is the same at the edge and the center of the active region, that is, A = B = C. Will appear. Thereafter, although not shown, a gate and a gate spacer are formed on the gate oxide film 18A, and subsequent processes such as a lightly doped drain (LDD) process, a source / drain process, and a wiring process are performed.
상기 실시예에 의하면, 기판과 동일한 원소인 실리콘 이온을 이용하여 게이트 산화막 예정영역의 기판만을 비정질화시킴으로써, 게이트 산화막 형성시 게이트 산화막의 국부적 박막화 없이 액티브 영역 에지 및 중앙에서 균일한 두께로 게이트 산화막이 형성될 수 있다. 이에 따라, 게이트 산화막의 신뢰성이 향상될 뿐만 아니라 게이트 산화막의 국부적 박막화로 인해 야기되는 문턱전압변동 및 역협폭 효과 등을 방지할 수 있게 된다.According to the above embodiment, only the substrate in the predetermined region of the gate oxide film is amorphous by using silicon ions which are the same element as the substrate, so that the gate oxide film is uniformly formed at the edges and centers of the active region at the edges and at the center of the gate oxide film without locally thinning the gate oxide film. Can be formed. As a result, not only the reliability of the gate oxide film is improved, but also the threshold voltage fluctuation and the inverse narrow effect caused by the local thinning of the gate oxide film can be prevented.
한편, 상기 일 실시예에서는 STI에 의한 소자분리막을 적용한 경우에 대해서만 설명하였지만, LOCOS(LOCal Oxidation of Silicon)에 의한 소자분리막의 경우에도 동일하게 적용할 수도 있다. 또한, 상기 실시예에서는 실리콘 플라즈마 처리에 의해 액티브 영역 표면을 비정질화시켰지만, 실리콘 플라즈마 처리 대신 실리콘 이온주입공정에 의해서도 이를 구현할 수 있는데, 이러한 방법을 도 3a 내지 도 3c를 참조하여 설명한다. 도 3a 내지 도 3c에서 상기 일 실시예에서와 동일한 구성 요소에 대해서는 동일한 도면부호를 부여한다.Meanwhile, in the above embodiment, only the case of applying the device isolation film by STI is described, but the same may be applied to the device isolation film by LOCOS (LOCal Oxidation of Silicon). In addition, in the above embodiment, the surface of the active region is amorphous by silicon plasma treatment, but this may be implemented by a silicon ion implantation process instead of the silicon plasma treatment, which will be described with reference to FIGS. 3A to 3C. In Figs. 3A to 3C, the same reference numerals are assigned to the same components as in the above embodiment.
도 3a를 참조하면, 상기 일 실시예의 도 1a 내지 도 1f에 도시된 공정과 동일한 공정에 의해 STI 구조의 소자분리막(15A)을 형성하여 소자분리막(15A)에 의해 분리된 액티브 영역을 정의한 후, 액티브 영역 표면에 약 100Å 이내의 두께로 희생산화막(16)을 형성한다. 그 다음, 이온주입(ion-implantation) 공정에 의해 액티브 영역 표면으로 실리콘 이온을 주입하여 액티브 영역의 표면을 비정질화시킴으로써, 액티브 영역 표면에 비정질 실리콘층(17B)을 형성한다. 이때, 비정질 실리콘층(17B)이 일 실시예에서와는 달리 액티브 영역 중앙에서는 게이트 산화막 예정영역보다 약간 아래에 위치하게 된다. 이는 실리콘 이온의 주입방향이 기판(10)에 수직방향이기 때문에 액티브 영역 중앙보다 경사를 가지는 액티브 영역 에지으로 실리콘이온이 더 많이 주입될 수 있으므로, 이를 감안하여 액티브 영역 중앙으로 실리콘 이온이 많이 주입될 수 있도록 이온주입 에너지를 적절하게 조절하여 이온주입을 실시하기 때문이다. 바람직하게, 이온주입공정시 이온주입 에너지는 1 내지 20keV로 조절하고, 실리콘 이온주입량은 1E14 내지 5E16/㎠ 가 되도록 한다.Referring to FIG. 3A, after the device isolation film 15A having the STI structure is formed by the same process as that shown in FIGS. 1A to 1F of the above embodiment, an active region separated by the device isolation film 15A is defined. The sacrificial oxide film 16 is formed on the surface of the active region to a thickness of about 100 GPa. Next, silicon ions are implanted into the active region surface by an ion-implantation process to make the surface of the active region amorphous, thereby forming the amorphous silicon layer 17B on the surface of the active region. In this case, unlike in the exemplary embodiment, the amorphous silicon layer 17B is positioned slightly below the predetermined area of the gate oxide film in the center of the active region. Since the implantation direction of the silicon ions is perpendicular to the substrate 10, more silicon ions may be implanted into the active region edge having the inclination than the center of the active region. This is because the ion implantation energy is appropriately adjusted so that the ion implantation can be performed. Preferably, the ion implantation energy in the ion implantation process is adjusted to 1 to 20 keV, and the silicon ion implantation amount is 1E14 to 5E16 / ㎠.
도 3b에 도시된 바와 같이, 일 실시예에서와 마찬가지로, 희생산화막(16)을 제거한 후, 도 3c에 도시된 바와 같이, 비정질 실리콘층(17B)을 산화시켜 액티브 영역 표면에 게이트 산화막(18B)을 형성한다. 이때, 액티브 영역 중앙의 게이트 산화막 예정영역보다 약간 아래에 위치한 비정질 실리콘층(17B)에 의해, 도 4에 도시된 바와 같이, 게이트 산화막(18B)의 액티브 영역 에지로 갈수록 약간 두껍거나 거의 동일하게, 즉 A ≤B ≤C 로 나타나며 종래와 같은 게이트 산화막의 국부적 박막과 현상은 발생되지 않는다.As shown in FIG. 3B, as in one embodiment, after the sacrificial oxide film 16 is removed, as shown in FIG. 3C, the amorphous silicon layer 17B is oxidized to form a gate oxide film 18B on the surface of the active region. To form. At this time, by the amorphous silicon layer 17B located slightly below the gate oxide film predetermined region in the center of the active region, as shown in FIG. 4, slightly thicker or almost the same as the edge of the active region of the gate oxide film 18B. That is, A? B? C, and the local thin film and the phenomenon of the gate oxide film as in the prior art do not occur.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 게이트 산화막 예정영역의 기판을 비정질화시켜 게이트 산화막 형성시 게이트 산화막의 국부적 박막화를 효과적으로 방지함으로써, 게이트 산화막의 신뢰성을 향상시키고 문턱전압변동 및 역협폭 효과 등을 방지할 수 있다.The present invention described above can effectively prevent the localized thinning of the gate oxide film when the gate oxide film is formed by amorphizing the substrate of the predetermined region of the gate oxide film, thereby improving the reliability of the gate oxide film and preventing a threshold voltage variation and an inverse narrowing effect.
Claims (6)
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